阅读说明：本技术 半导体存储装置及检查方法 (Semiconductor memory device and inspection method ) 是由 津川明彦 于 2019-08-13 设计创作，主要内容包括：本发明涉及一种半导体存储装置及检查方法。本发明的实施方式的半导体存储装置具备：积层体,隔着绝缘层而积层多个导电层,且具有多个导电层的端部成阶梯状的阶梯部；多个柱,在积层体内沿着积层体的积层方向延伸,且在与多个导电层的至少一部分的交叉部形成多个存储单元；以及多个接点,对应于阶梯部的各阶配置,且与各阶的导电层分别导通；多个接点中,在与从下层起算第(n-1)层(n为2以上的整数)导电层连接的接点之上配置有第1插塞,在第1插塞之上配置有第2插塞,多个接点中,在与从下层起算第n层导电层连接的接点之上未配置有第1插塞而配置有第2插塞。(The invention relates to a semiconductor memory device and an inspection method. A semiconductor memory device according to an embodiment of the present invention includes: a multilayer body having a plurality of conductive layers laminated with an insulating layer interposed therebetween and having stepped portions at ends of the plurality of conductive layers; a plurality of pillars extending in a lamination direction of the multilayer body in the multilayer body, and forming a plurality of memory cells at intersections with at least a part of the plurality of conductive layers; and a plurality of contacts disposed corresponding to each step of the step portion and respectively connected to the conductive layers of each step; in the plurality of contacts, a 1 st plug is arranged on a contact connected to an (n-1) th conductive layer (n is an integer of 2 or more) from the lower layer, a 2 nd plug is arranged on the 1 st plug, and in the plurality of contacts, the 1 st plug is not arranged on a contact connected to the n-th conductive layer from the lower layer, and the 2 nd plug is arranged.)

半导体存储装置及检查方法

[相关申请]

本申请享有2019年2月19日提出申请的日本专利申请号2019-027850的优先权的利益，该日本专利申请的全部内容引用于本申请中。

技术领域

本发明的实施方式涉及一种半导体存储装置及检查方法。

背景技术

在三维非易失性存储器中，为了将积层所得的多个导电层引出，而将导电层的端部设为阶梯状，并在该端部配置多个接点。在此情况下，理想的是精度良好地检查接点是否未贯通连接对象导电层与下层的导电层发生短路。

发明内容

一实施方式提供一种可以精度良好地检测因贯通导电层的接点导致的短路的半导体存储装置及检查方法。

实施方式的半导体存储装置具备：积层体，隔着绝缘层而积层多个导电层，且具有所述多个导电层的端部成阶梯状的阶梯部；多个柱，在所述积层体内沿着所述积层体的积层方向延伸，且在与所述多个导电层的至少一部分的交叉部形成多个存储单元；以及多个接点，对应于所述阶梯部的各阶配置，且与所述各阶的所述导电层分别导通；所述多个接点中，在与从下层起算第(n-1)层(n为2以上的整数)导电层连接的接点上配置有第1插塞，在所述第1插塞上配置有第2插塞，所述多个接点中，在与从下层起算第n层导电层连接的接点上未配置有所述第1插塞而配置有所述第2插塞。

附图说明

图1A及图1B是表示实施方式的半导体存储装置的构成例的图。

图2A及图2B是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。

图3A及图3B是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。

图4A及图4B是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。

图5A及图5B是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。

图6是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。

图7是表示实施方式的半导体存储装置的制造处理的顺序的一例的流程图。

图8A及图8B是对实施方式的VC检查的原理进行说明的示意图。

图9A及图9B是表示实施方式的VC检查中的各部分的观测图像的示意图。

图10是表示实施方式的VC检查的顺序的一例的流程图。

图11A及图11B是对实施方式的变化例的半导体存储装置进行说明的图。

具体实施方式

以下，一边参照附图一边对本发明详细地进行说明。此外，并非通过下述实施方式来限定本发明。另外，下述实施方式中的构成要素中包含业者可容易地设想的构成要素或实质上相同的构成要素。

(半导体存储装置的构成例)

图1A及图1B是表示实施方式的半导体存储装置1的构成例的图。图1A是半导体存储装置1的沿X方向的剖视图，图1B是半导体存储装置1的俯视图。其中，在图1B中，将积层体LM上方的绝缘层UL、插塞V0、以及上层配线M0及位线BL等上层配线层省略。

另外，在本说明书中，上下方向是基于下述阶梯部SR的形状而规定。具体来说，将阶梯部SR的阶面部分、也就是说阶梯部SR的各阶中的层间绝缘层IL的露出面所朝向的方向设为上方向。

像图1A及图1B所示的那样，半导体存储装置1构成为具备具有多个存储单元MC的存储部MEM、及配置于存储部MEM的下方的周边电路CUA的三维非易失性存储器。

存储部MEM具备将作为导电层的字线WL及层间绝缘层IL交替地积层多个而成的积层体LM。字线WL与层间绝缘层IL的积层数不限于图1A的例子而是任意的。另外，积层体LM也可以在最上层的字线WL的上方或最下层的字线WL的下方配置选择栅极线(未图示)而构成。积层体LM具备三维配置有多个存储单元MC的单元阵列部AR、及构成积层体LM的字线WL(及选择栅极线)的端部成阶梯状的阶梯部SR。

积层体LM以从积层体LM的最上层的字线WL贯通至最下层的字线WL的方式，由X方向及积层体LM的积层方向上延伸的多个狭缝ST断开。由此，单元阵列部AR的多个存储单元MC分割为Y方向上排列的多个区块BLK。在狭缝ST内例如填充有绝缘层。也可以在狭缝ST内以绝缘层为衬层进而填充导电层，由此，将狭缝ST例如用作源极线接点。

在单元阵列部AR以从积层体LM的最上层的字线WL贯通至最下层的字线WL的方式，配置在积层体LM的积层方向延伸的柱PL。柱PL具备核心层、通道层、及存储器层，通道层连接于积层体LM下方的源极线SL。由此，在沿着柱PL的高度方向与字线WL交叉的位置三维排列存储单元MC。存储单元MC通过从处于相同高度位置的字线WL供给特定电压而保持数据，并且输出所保持的数据。

在各个柱PL的上表面配置有与柱PL所具备的通道层连接的作为下侧插塞的插塞CH。在这些插塞CH上配置有作为上侧插塞的插塞V0。插塞CH的直径大于插塞V0的直径。也就是说，沿着积层体LM的各层延伸的方向的方向上的插塞CH的截面积大于沿着积层体LM的各层延伸的方向的方向上的插塞V0的截面积。柱PL的通道层至少经由这些插塞CH、V0而与作为上层配线的位线BL电连接。

在阶梯部SR设置有朝向X方向的单元阵列AR侧不断升阶的多个阶。阶梯部SR的各阶例如包含1层字线WL及处于所述字线WL的上层的1层层间绝缘层IL。在阶梯部SR的各阶分别配置有用来与各阶的字线WL取得导通的接点CC。接点CC也可以例如包含金属材料，且在接点CC的周围配置有阻挡金属。各接点CC将构成配置有自身的阶的层间绝缘层IL贯通，且与所述层间绝缘层的下层的字线WL连接。这些与各层的字线WL连接的接点CC的组例如设置于每个区块BLK。

如此，在相对于不断地逐层升阶字线WL的各阶的接点CC的上表面，每隔1个配置有作为第1插塞的插塞CH。插塞CH也可以例如包含金属材料，且在插塞CH的周围配置有阻挡金属。在这些插塞CH上配置有作为第2插塞的插塞V0。这些插塞CH、V0例如分别存在于与配置在单元阵列AR的柱PL上的插塞CH、V0相同的阶层，且使用相同材料分别配置在大致相同的高度。即，对阶梯部SR的各阶设置的多个接点CC中的相当于半数的一部分接点CC至少经由这些插塞CH、V0而分别与对应的上层配线M0电连接。

另一方面，在未配置插塞CH的接点CC的上表面例如直接配置有作为第2插塞的插塞V0。插塞V0也可以例如包含金属材料，且在插塞V0的周围配置有阻挡金属。这些插塞V0例如横跨地存在于配置在单元阵列AR的柱PL上的插塞CH、V0的阶层，且配置为与从柱PL上的插塞CH的下表面至插塞V0的上表面为止的高度大致相同的高度。即，对阶梯部SR的各阶设置的多个接点CC中的剩余的半数的接点CC至少经由插塞V0而分别与对应的上层配线M0电连接。

换句话说，在与从下层起算第(n-1)层(n为2以上的整数)字线WL连接的接点CC的上表面配置插塞CH、V0。在与从下层起算第n层字线WL连接的接点CC的上表面未配置插塞CH而配置插塞V0。插塞CH的直径大于插塞V0的直径。也就是说，沿着积层体LM的各层延伸的方向的方向上的插塞CH的截面积大于沿着积层体LM的各层延伸的方向的方向上的插塞V0的截面积。

此外，柱PL及接点CC也可以在相同的高度位置分别具有所述插塞CH、V0以外的插塞。也就是说，柱PL及接点CC也可以在较插塞CH更靠下方的阶层具有其它插塞。另外，柱PL及接点CC也可以在插塞CH、V0之间的阶层具有其它插塞。

包含积层体LM、接点CC、及插塞CH的图1B所示的构造的整体由绝缘层UL覆盖。

周边电路CUA包含有助于存储单元MC的动作的晶体管Tr。晶体管Tr具备设置于硅基板等的晶圆Sub的活动区域AA、及在活动区域AA上的栅极电极GE。在栅极电极GE连接栅极接点CG。在栅极电极GE的两侧的活动区域AA、也就是说源极区域及漏极区域连接有源极漏极接点CS。源极漏极接点CS连接于配线层D1，进而经由其它接点，连接于配线层D1的上层的配线层D2等。这些构造的整体由绝缘层LL覆盖。

(半导体存储装置的制造处理的例子)

接下来，使用图2A～图7，对实施方式的半导体存储装置1的制造处理的例子进行说明。图2A～图7是表示实施方式的半导体存储装置1的制造处理的顺序的一例的流程图。

像图2A所示的那样，使杂质扩散至硅基板等的晶圆Sub而形成活动区域AA。在活动区域AA上形成晶体管Tr。形成连接于晶体管Tr的栅极电极GE的栅极接点CG、及连接于活动区域AA的源极漏极接点CS。在源极漏极接点CS上经由其它接点形成配线层D1、D2。在晶圆Sub上形成覆盖这些构造整体的绝缘层LL。在绝缘层LL上形成源极线SL。

像图2B所示的那样，形成将牺牲层SC及层间绝缘层IL交替地积层多层而成的积层体LMs。牺牲层SC是在此后的步骤中能够置换为钨等导电材料的层。

像图3A所示的那样，形成将1对牺牲层SC及层间绝缘层IL设为相当于1阶的阶梯部SRs。以覆盖阶梯部SRs的方式形成绝缘层UL。

像图3B所示的那样，以贯通积层体LMs的方式形成积层体LMs的积层方向上延伸的柱PL。柱PL通过形成贯通积层体LMs的存储孔，且在存储孔内从存储孔的内壁侧依序填充存储器层、通道层、核心层而形成。通道层也形成于存储孔的底部。由此，将通道层与源极线SL连接。

在柱PL形成后，形成X方向上延伸且将积层体LMs在Y方向断开的多个狭缝ST(参照图1B)。在此时点，在狭缝ST内未被填充绝缘层等，狭缝ST是贯通积层体LMs的槽状。

像图4A所示的那样，经由槽状的狭缝ST，将积层体LMs的牺牲层SC去除。在牺牲层SC被去除的层间绝缘层IL间形成间隙。

像图4B所示的那样，经由槽状的狭缝ST，对层间绝缘层IL间的间隙填充导电材料，形成积层于层间绝缘层IL间的多条字线WL。然后，在狭缝ST内填充绝缘层、或绝缘层及导电层。

像图5A所示的那样，在以覆盖积层体LM的最上层的方式进而较厚地形成绝缘层UL之后，形成贯通绝缘层UL且到达构成阶梯部SR的各阶的字线WL的接触孔HL。

像图5B所示的那样，对各个接触孔HL填充钨等导电材料，形成分别连接于各阶的字线WL的多个接点CC。所述多个接点CC也可以将阻挡金属设为衬层而形成。

像图6所示的那样，进而在厚膜化的绝缘层UL的所有柱PL上及每隔1个的接点CC上形成插塞CH。由此，在阶梯部SR，具有在表层露出的插塞CH的接点CC与上表面由绝缘层UL覆盖的接点CC在X方向上交替地排列。此外，插塞CH也可以将阻挡金属设为衬层而形成。另外，覆盖特定的接点CC的上表面的绝缘层UL的厚度例如优选的是100nm～200nm左右。

像图7所示的那样，进而在厚膜化的绝缘层UL的所有柱PL上及所有接点CC上形成插塞V0。插塞V0也可以将阻挡金属设为衬层而形成。另外，形成连接于插塞V0的位线BL及上层配线M0。由此，所有柱PL及所有接点CC至少经由插塞V0而与上层配线M0电连接。即，所有柱PL及所有接点CC经由作为与插塞CH不同的整体的插塞V0或经由作为一个整体的插塞V0而与上层配线M0电连接。

通过以上步骤，实施方式的半导体存储装置1的制造处理结束。

且说在图5A中的接触孔HL形成时，会有发生将设为目标的字线WL贯通且底面到达下层的字线WL之类的接触孔HL的形成不良的情况。如果在这样的接触孔HL中填充导电材料而形成接点CC，那么该接点CC将与连接对象字线WL及该字线WL的下层的字线WL的两者导通，导致这些字线WL间发生短路。

因此，为了检测因将连接对象的字线WL贯通的接点CC导致的字线WL间的短路，而进行利用电位对比的VC(Voltage Contrast，电压对比)检查。VC检查是以在接点CC每隔1个地形成有插塞CH的图6的状态进行。

(VC检查的例子)

接下来，使用图8A～图10，对VC检查的例子进行说明。此后，从积层体LM的下层侧起，将各条字线WL称为字线WL1、WL2、WL3···等。另外，将连接于这些字线WL1、WL2、WL3···的接点CC称为接点CC1、CC2、CC3···等。

用于VC检查的VC检查装置具备：电子枪，使电子线照射；及检测器，检测从晶圆Sub等的表面放出的二次电子。作为此种VC检查装置，例如可以使用缺陷检测用扫描式电子显微镜(DR-SEM：Defect Review Scanning Electron Microscope)、及尺寸测量用扫描式电子显微镜(CD-SEM：Critical Dimension Scanning Electron Microscope)等。

图8A及图8B是对实施方式的VC检查的原理进行说明的示意图。像图8A及图8B所示的那样，在VC检查中，例如实施预带电及作为正式检查的电位对比的观测。

像图8A所示的那样，进行预带电，使晶圆Sub、更具体来说使半导体存储装置1的阶梯部SR的表层部分带正电。更具体来说，将电子线EB的入射能量(Landing Energy)设为例如0.3keV，将照射电流(Probe Current)设为例如250nA的高电流。这样的条件是从晶圆Sub放出的二次电子比照射至晶圆Sub的电子变多的条件。也就是说，在该条件下，作为放出的二次电子与照射的电子的比的二次电子产生效率超过1。由此，阶梯部SR的表层部分带正电。

此时，在具有在表层露出的插塞CH的接点CC1、CC3、CC5、CC7，经由插塞CH，接点CC1、CC3、CC5、CC7、及连接于这些接点的字线WL1、WL3、WL5、WL7也带正电。

另一方面，表层由绝缘层UL覆盖的接点CC2、CC4、CC6、CC8、及连接于这些接点的字线WL2、WL4、WL6、WL8几乎不带正电。

像图8B所示的那样，从阶梯部SR的特定的接点CC放出二次电子SE，并检测该二次电子SE，由此，进行电位对比的观测。更具体来说，将电子线EB的入射能量设为例如2keV～5keV，使阶梯部SR的表层部分带负电。这样的条件是透过覆盖一部分接点CC的厚度为100nm～200nm左右的绝缘层UL获得电位对比的条件。

接点CC1、CC3、CC5、CC7、及字线WL1、WL3、WL5、WL7通过预带电而带正电。因此，在电位对比的观测时，通过电子线EB的照射而在接点CC1、CC3、CC5、CC7的表层部分产生的二次电子SE被带正电的部分捕捉而几乎无放出。由此，在VC检查装置中，应该会较暗地观测到接点CC1、CC3、CC5、CC7的各部分。

另一方面，接点CC2、CC4、CC6、CC8、及字线WL2、WL4、WL6、WL8几乎未通过预带电而带正电。因此，在电位对比的观测时，在接点CC2、CC4、CC6、CC8的表层部分产生的二次电子SE被较多地放出。由此，在VC检查装置中，应该较亮地观测到接点CC2、CC4、CC6、CC8的各部分。

图9A及图9B是表示实施方式的VC检查中的各部分观测图像的示意图。

像图9A所示的那样，在各个接点CC如所期待般只连接于连接对象的字线WL的情况下，在具有插塞CH的接点CC1、CC3、CC5、CC7、及不具有插塞CH的接点CC2、CC4、CC6、CC8，在X方向上交替地观测到因电位对比导致的明暗。

即，在具有插塞CH的接点CCl、CC3、CC5、CC7中，二次电子SE几乎未放出，各观测图像VE1、VE3、VE5、VE7看起来较暗。在不具有插塞CH的接点CC2、CC4、CC6、CC8中，较多地放出二次电子SE，各观测图像VE2、VE4、VE6、VE8看起来较亮。

在像图9B所示的那样，至少任一接点CC贯通连接对象的字线WL，导通至下层的字线WL的情况下，因电位对比导致的明暗的X方向上的规则性失衡。在图9B的例子中，应看起来较明亮的观测图像VE4看起来略暗。在此情况下，推测2种状态。

像图9B的上段所示的那样，第1种状态是将字线WL4设为连接对象的接点CC4贯通字线WL4，且与下层的字线WL3导通的状态。认为在此情况下，当预带电时，接点CC4及字线WL4经由字线WL3而带正电，电位对比的观测时的二次电子SE的放出量减少。

像图9B的下段所示的那样，第2种状态是将字线WL5设为连接对象的接点CC5贯通字线WL5且与下层的字线WL4导通的状态。认为在此情况下，当预带电时，接点CC4及字线WL4经由字线WL5而带正电，电位对比的观测时的二次电子SE的放出量减少。

如此，X方向上的电位对比的规则性失衡，也就是说，应看起来较亮的任一观测图像VE看起来至少较通常变暗，由此，检测出在其上下、即图9B的例子中在字线WL3～WL5附近产生阶层间的短路。

这样的VC检查例如对每个区块BLK实施，对每个区块BLK判定字线WL中有无发生短路。发生短路的区块BLK在已完成的半导体存储装置1中例如作为不可使用的不良区块进行管理。半导体存储装置1例如具备只读存储器保险丝区块RFB作为不良区块信息的登录目的地。

只读存储器保险丝区块RFB是分别只能电性地进行一次信息写入的保险丝元件的集合体，且作为具有多个存储单元MC的存储部MEM的管理区域，设置在半导体存储装置1内。只读存储器保险丝区块RFB存储存储单元MC的冗余处理数据及不良区块信息等与半导体存储装置1相关的各种信息。这些信息在半导体存储装置1的电源接通时读出，用于存储部MEM的各种动作的控制。

图10是表示实施方式的VC检查的顺序的一例的流程图。实施方式的VC检查例如作为半导体存储装置1的制造处理的一步骤实施。

像图10所示的那样，对配置于晶圆Sub整面的整个区块BLK的阶梯部SR的接点CC实施预带电(步骤S101)。对晶圆Sub整面的整个区块BLK中的特定的区块BLK内的接点CC实施电位对比观测(步骤S102)，检测电位对比的规则性是否产生失衡(步骤S103)。

在电位对比的规则性未发生失衡的情况下(步骤S103：否)，设为未产生因接点CC的字线WL贯通导致的短路，将检查对象区块BLK判定为良品区块(步骤S104)。

在电位对比的规则性发生失衡的情况下(步骤S103：是)，设为产生因任一接点CC的字线WL贯通导致的短路，将检查对象区块BLK判定为不良区块(步骤S105)。

判定是否对全部区块BLK实施了VC检查(步骤S106)。在存在未实施VC检查的区块BLK的情况下(步骤S106：否)，重复从步骤S102开始的处理。在已实施过全部区块BLK的VC检查的情况下(步骤S106：是)，结束VC检查。

如上所述，在半导体存储装置中，在形成阶梯部的接点的处理中，存在多个字线间发生短路的情况。对接点刚形成之后的状态下、也就是说相当于所述图5B的阶段通过VC检查而检测此种字线的阶层间的短路的情况进行考察。

在各个接点中，从接点的上表面至底面为止的深度不同。也认为在全部接点在阶梯部上方的表层部分露出的状态下进行VC检查的情况下，如果以适当的深度形成各个接点，那么从较浅的接点朝向较深的接点，接点所保持的带正电量增加，由此，可以获得逐渐变暗的观测图像。

然而，实际上，如上所述，不仅接点，而且字线也带正电。字线可以保持带正电的容量远大于接点，因此，因接点深度的不同导致的电位对比大致上不可检测。

在实施方式的半导体存储装置1中，每隔阶梯部SR的1个接点CC形成插塞CH。可以通过以此种状态进行VC检查，而根据是否能够在X方向上获得规则的电位对比的观测图像而检测短路的产生。

此外，在实施方式的半导体存储装置1中，为了检测因接触孔HL未到达成为连接对象的字线WL而形成所产生的接点CC的开路，也可以在相当于所述图5B的阶段实施VC检查。在此情况下，例如，在成为开路的接点CC中，相应于预带电时字线WL也不带正电，进行电位对比的观测时对二次电子SE的放出量减少的影响也较小，VC检查中的观测图像看起来较亮，由此可以检测接点CC的开路。

在实施方式的半导体存储装置1中，可以通过VC检查而简便且精度良好地检测短路的产生。例如，与制造处理结束后的电气特性检查等不同，可在相对较早的阶段进行良品或不良品的判别。另外，与由剖面SEM等进行的破坏检查等不同，能够进行全部检查，从而可以更确实地检测短路的产生。

在实施方式的半导体存储装置1中，在其制造处理中，本来包含插塞CH的形成步骤。可设为只通过以每隔1个接点CC交替地形成该插塞CH的方式调整制造处理，便可以在VC检查中检测因接点CC导致的短路的产生的构造。也不需要在制造处理中追加新步骤，便可以抑制制造处理的繁杂或成本增大。

在实施方式的半导体存储装置1中，在阶梯部SR的所有接点CC形成插塞V0。由此，即使不具有插塞CH的接点CC，也可以与上层配线M0取得导通。也不需要在制造处理追加新步骤，便可以抑制制造处理的繁杂或成本增大。

(变化例)

接下来，使用图11A及图11B对实施方式的变化例的半导体存储装置进行说明。图11A及图11B是对实施方式的变化例的半导体存储装置2进行说明的图。在变化例的半导体存储装置2中，利用VC检查所得的观测图像VE的明暗在Y方向上交替地排列方面与所述实施方式不同。

像图11A的立体图所示的那样，在变化例的半导体存储装置2中，不仅在X方向上，而且在Y方向上，阶梯部的各阶也不断升阶。在Y方向上，例如字线WL以1层为单位升阶，在X方向上例如字线WL以2层为单位升阶。

也就是说，从最下层的字线WLa起以字线WLb、WLc、WLd···的方式积层数逐渐增加。与这些字线WLa、WLb、WLc、WLd···对应地，将接点CCa、CCb、CCc、CCd···配置于各阶。这些接点中的每隔1个接点CCa、CCc···分别具有作为第1插塞的插塞Cha、CHc···。此外，所有接点CC具有连接于上层配线M0之第2插塞(未图示)。

像图11B的俯视图所示的那样，在变化例的半导体存储装置2中，在VC检查中，以与具有插塞Cha的接点CCa对应的观测图像VEa较暗，与不具有插塞的接点CCb对应的观测图像VEb较亮，与具有插塞CHc的接点CCc对应的观测图像VEc较暗的方式，明暗在Y方向上交替地排列。另一方面，X方向上排列的观测图像VEa、VEc、VEe、VEg···看起来较暗，观测图像VEb、VEd、VEf、VEh···看起来较亮。

即便变化例的半导体存储装置2中，也在VC检查的观测图像VEa、VEb、VEc···存在特定的规则性，可以根据这些规则性是否被保持，而检测任一字线WLWLa、WLb、WLc···间是否发生短路。

如上所述，观测图像的规则性的模式可因阶梯部的各阶的配置而各不相同。因为观测图像具有某种规则性，所以可以检测字线中的短路。

已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其它多种方式实施，可以在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。