阅读说明：本技术 一种三维无结半导体存储器件及其制造方法、操作方法 (Three-dimensional junction-free semiconductor memory device and manufacturing method and operating method thereof ) 是由 肖德元 张汝京 于 2019-02-15 设计创作，主要内容包括：本发明提供一种三维无结半导体存储器件及其制造方法、操作方法,该三维无结半导体存储器件包括衬底、多个垂直沟道结构及多个栅极层,其中,垂直沟道结构包括在X方向上相对设置的一对平面侧面及在Y方向上相对设置的一对弧面侧面,使得垂直沟道结构的横截面形状呈跑道型,栅极层环绕于垂直沟道结构四周,相邻栅极层之间通过绝缘层隔离。跑道型沟道相对较大的周长使得栅极层与信息储存层的接触面积相应增大,在相同的栅极电压下,栅极层对电荷俘获层中电荷的束缚能力增强,电荷不易泄露,可有效延长存储单元中电荷的保持时间,提高存储单元的存储性能。栅极层三侧的电荷俘获层进一步增加了被俘获电子的可分布区域,有利于实现优秀的三位控制能力。(The invention provides a three-dimensional junctionless semiconductor memory device, a manufacturing method and an operation method thereof, wherein the three-dimensional junctionless semiconductor memory device comprises a substrate, a plurality of vertical channel structures and a plurality of gate layers, wherein each vertical channel structure comprises a pair of plane side surfaces which are oppositely arranged in an X direction and a pair of cambered surface side surfaces which are oppositely arranged in a Y direction, so that the cross section of each vertical channel structure is in a runway shape, the gate layers surround the periphery of the vertical channel structures, and adjacent gate layers are isolated by insulating layers. The relatively larger circumference of the runway-type channel enables the contact area between the grid layer and the information storage layer to be correspondingly increased, under the same grid voltage, the constraint capacity of the grid layer on charges in the charge trapping layer is enhanced, the charges are not easy to leak, the retention time of the charges in the storage unit can be effectively prolonged, and the storage performance of the storage unit is improved. The charge trapping layer on three sides of the gate layer further increases the distributable area of trapped electrons, which is beneficial to realizing excellent three-dimensional control capability.)

一种三维无结半导体存储器件及其制造方法、操作方法

技术领域

本发明属于半导体集成电路技术领域，涉及一种三维无结半导体存储器件及其制造方法、操作方法。

背景技术

对具有高性能的廉价半导体器件的需求继续推动集成密度。反过来，增加的集成密度对半导体制造工艺提出了更高的要求。二维(2D)或平面型半导体器件的集成密度部分地由构成组成集成电路的各个元件(例如，存储器单元)占据的面积确定。各个元件占据的面积很大程度上由用于定义各个元件及其互连的图案化技术的尺寸参数(例如，宽度，长度，间距，窄度，相邻间隔等)确定。近年来，提供越来越“精细”的图案需要开发和使用非常昂贵的图案形成设备。因此，当代半导体器件的集成密度的显著改进已经付出了相当大的代价，然而设计者仍然在与精细图案开发和制造的实际边界相抗衡。

由于前述和许多相关的制造挑战，最近增加的集成密度要求开发多层或所谓的三维(3D)半导体器件。例如，传统上与二维(2D)半导体存储器件的存储器单元阵列相关联的单个制造层正由存储器单元的多制造层或三维(3D)布置代替。其中，单层单元(Single-Level Cell，简称SLC)意味着每个存储单元只存放1位(1bit)讯息，靠浮置栅里电子捕获状态的有或无来输出成数据(即使在0的状态，浮置栅里其实还是有电子，但不多)，也就是最简单的0与1。多层单元(Multi-Level Cell，简称MLC)意味着每个存储单元可存放两位(2bit)讯息，浮置栅里电子的量会分为高、中、低与无四种状态，转换为二进制后变成00、01、10、11。三层单元(Triple-Level Cell，简称TLC)更进一步将浮置闸里的电子捕获状态分成八种，换算成二进制的000、001、010、011、100、101、110、111，也就是三位(3bit)。

存储器经历了1971年的ETOX浮栅电荷存储闪存，到2006年的电荷俘获闪存(Charge Trap Flash，简称CTF)，或者称为SONOS单元-Si/SiO/SiN/SiO/Si，直至2013年的三维垂直NAND，其使用多晶硅圆柱体作为衬底硅，将SONOS堆叠垂直定向，并将其他层绕在中心圆柱体周围。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维无结半导体存储器件及其制造方法、操作方法，用于解决现有半导体存储器件集成密度有待提高的问题。

为实现上述目的及其他相关目的，本发明提供一种三维无结半导体存储器件的制造方法，包括以下步骤：

提供一衬底，形成多个从所述衬底往上延伸的垂直沟道结构，所述垂直沟道结构包括在X方向上相对设置的一对平面侧面及在Y方向上相对设置的一对弧面侧面，使得所述垂直沟道结构的横截面形状呈跑道型，其中，所述垂直沟道结构往上延伸的方向设定为Z方向，所述X方向、所述Y方向及所述Z方向之间相互垂直；

形成多个在所述Z方向上堆叠的栅极层，所述栅极层环绕于所述垂直沟道结构四周，相邻所述栅极层之间通过绝缘层隔离。

可选地，形成所述垂直沟道结构包括以下步骤：

形成复合叠层结构于所述衬底上，所述复合叠层结构包括在所述Z方向上交替堆叠的所述绝缘层301与牺牲层302，且所述复合叠层结构的最上面一层为所述绝缘层；

形成沟道孔于所述复合叠层结构中，所述沟道孔自所述复合叠层结构顶面开口，并往下延伸至所述衬底表面，所述沟道孔的横截面轮廓呈跑道型；

形成沟道材料层于所述沟道孔内，得到所述垂直沟道结构。

可选地，采用导电层替换所述牺牲层以得到所述栅极层。

可选地，形成所述栅极层包括以下步骤：

形成多个字线切口于所述复合叠层结构中，所述字线切口自所述复合叠层结构顶面开口，并往下延伸至所述衬底表面，所述字线切口将多个所述垂直沟道结构分隔为多组；

去除所述牺牲层，得到由所述绝缘层间隔的多个横向间隙；

形成信息储存层于所述垂直沟道结构的被所述横向间隙暴露的侧面；

形成所述导电层于所述字线切口及所述横向间隙中；

去除所述导电层位于所述字线切口中的部分，剩余的位于所述横向间隙中的所述导电层构成所述栅极层。

可选地，所述字线切口沿所述Y方向延伸。

可选地，形成所述信息储存层于所述垂直沟道结构的被所述横向间隙暴露的侧面时，还形成所述信息储存层于所述绝缘层的被所述字线切口及所述横向间隙暴露的表面。

可选地，所述复合叠层结构的最下面一层为所述牺牲层，形成所述信息储存层于所述垂直沟道结构的被所述横向间隙暴露的侧面时，还形成所述信息储存层于所述衬底的被所述字线切口及所述横向间隙暴露的表面。

可选地，所述衬底中设有源极连接线，所述源极连接线及所述垂直沟道结构在水平面上的投影互不交叠。

可选地，所述信息储存层包括隧穿介电层、电荷俘获层及高K介电层，所述隧穿介电层连接于所述垂直沟道结构，所述高K介电层连接于所述栅极层，所述电荷俘获层位于所述隧穿介电层与所述高K介电层之间，所述高K介电层的介电常数K大于4。

可选地，还包括形成隔离介电层于所述垂直沟道结构上方的步骤，所述隔离介电层封闭所述字线切口的顶部开口。

可选地，所述隔离介电层还填充进所述字线切口。

可选地，还包括刻蚀所述绝缘层及所述栅极层的步骤，以在由多个所述栅极层及多个所述绝缘层所构成的堆叠结构的至少一侧形成阶梯台阶结构。

可选地，还包括形成多个字线连接柱与多条字线连接线的步骤，所述字线连接线连接于所述字线连接柱的上端，所述阶梯台阶结构的台阶台面包括所述绝缘层的露出表面，所述字线连接柱的下端穿过所述台阶台面，并往下延伸至所述栅极层表面，或者所述阶梯台阶结构的台阶台面包括所述栅极层的露出表面，所述字线连接柱的下端连接于所述台阶台面。

可选地，利用依次减小或增大的掩膜依次刻蚀多个所述绝缘层及多个所述栅极层，得到所述阶梯台阶结构。

可选地，还包括形成位线接触及位线的步骤，所述位线接触连接于所述垂直沟道结构的顶端，所述位线连接于所述位线接触的顶端。

可选地，还包括形成上导电连接部或下导电连接部的步骤，所述上导电连接部将位于最顶层及位于次顶层的两层所述栅极层连接，所述下导电连接部将位于最底层及位于次底层的两层所述栅极层连接。

本发明还提供一种三维无结半导体存储器件，包括：

衬底；

多个垂直沟道结构，从所述衬底往上延伸，所述垂直沟道结构包括在X方向上相对设置的一对平面侧面及在Y方向上相对设置的一对弧面侧面，使得所述垂直沟道结构的横截面形状呈跑道型，其中，所述垂直沟道结构往上延伸的方向设定为Z方向，所述X方向、所述Y方向及所述Z方向之间相互垂直；

多个栅极层，在Z方向上堆叠，所述栅极层环绕于所述垂直沟道结构四周，相邻所述栅极层之间通过绝缘层隔离。

可选地，所述三维无结半导体存储器件还包括字线切口，所述字线切口上下贯穿所述栅极层及所述绝缘层，将多个所述垂直沟道结构分隔为多组。

可选地，所述字线切口沿所述Y方向延伸。

根据权利要求18所述的三维无结半导体存储器件，其特征在于：所述三维无结半导体存储器件还包括隔离介电层，所述隔离介电层位于所述垂直沟道结构上方并封闭所述字线切口的顶部开口。

可选地，所述隔离介电层还填充进所述字线切口。

可选地，所述三维无结半导体存储器件还包括多个字线连接柱与多条字线连接线，所述字线连接线连接于所述字线连接柱的上端，多个所述栅极层及多个所述绝缘层所构成的堆叠结构的至少一侧形成阶梯台阶结构，所述阶梯台阶结构的台阶台面包括所述绝缘层的露出表面，所述字线连接柱的下端穿过所述台阶台面，并往下延伸至所述栅极层表面，或者所述阶梯台阶结构的台阶台面包括所述栅极层的露出表面，所述字线连接柱的下端连接于所述台阶台面。

可选地，所述三维无结半导体存储器件还包括信息储存层，所述信息储存层位于所述垂直沟道结构与所述栅极层之间。

可选地，所述信息储存层还位于所述绝缘层与所述栅极层之间。

可选地，所述信息储存层还位于所述栅极层与所述衬底之间。

可选地，所述三维无结半导体存储器件还包括位线接触及位线，所述位线接触连接于所述垂直沟道结构的顶端，所述位线连接于所述位线接触的顶端。

可选地，所述三维无结半导体存储器件还包括上导电连接部或下导电连接部，所述上导电连接部将位于最顶层及位于次顶层的两层所述栅极层连接，所述下导电连接部将位于最底层及位于次底层的两层所述栅极层连接。

本发明还提供一种三维无结半导体存储器件的操作方法，其中：

在编程操作时，对被选定的存储单元所在存储串的所述垂直沟道结构施加沟道电压V_c，对被选定的存储单元的所述栅极层施加第一栅电压V_g1，对所述存储串中未被选定的存储单元的所述栅极层施加第二栅电压V_g2，其中，V_g1选自第一编程电压V₁、第二编程电压V₂、第三编程电压V₃、第四编程电压V₄、第五编程电压V₅、第六编程电压V₆、第七编程电压V₇及第八编程电压V₈中的任意一种，以获得000、001、010、011、100、101、110、111中的任意一种存储状态，V₁＝0V，0V<V_g2<V₂<V₃<V₄<V₅<V₆<V₇<V₇<V₈，0.5V≤V₈≤10V，-3V≤V_c≤-10V。

可选地，在擦除操作时，对被选定的存储单元所在存储串的所述垂直沟道结构施加沟道电压V_c’，对被选定的存储单元的所述栅极层施加擦除电压V_e，将所述存储串中未被选定的存储单元的所述栅极层浮置，其中3V≤V_c’≤10V，-3V≤V_e≤-10V。

如上所述，本发明的三维无结半导体存储器件具有垂直沟道结构及在垂直方向上堆叠的多个栅极层，其中，所述垂直沟道结构包括在X方向上相对设置的一对平面侧面及在Y方向上相对设置的一对弧面侧面，使得所述垂直沟道结构的横截面形状呈跑道型，所述栅极层环绕于所述垂直沟道结构四周。跑道型沟道相对于圆形等无棱角形状来说，其周长相对较大，使得栅极层与信息储存层的接触面积相应增大，提高控制字线栅与沟道的耦合效率，可以改善器件可靠性。在相同的栅极电压下，栅极层对电荷俘获层中电荷的束缚能力增强，电荷不易泄露，可有效延长存储单元中电荷的保持时间，提高存储单元的存储性能。电荷俘获层被覆栅极层的三侧(上表面、侧面与下表面)，在跑道型结构增加接触面积的基础上，可更进一步增加被俘获电子的可分布区域，使得存储单元可以呈现的电子量状态更多，且不同的电子量状态之间更易区分，从而实现优秀的三位控制能力，增加器件存储容量。

附图说明

图1显示为本发明的三维无结半导体存储器件的制造方法的工艺流程图。

图2显示为本发明的三维无结半导体存储器件的制造方法形成复合叠层结构于所述衬底上的示意图。

图3显示为本发明的三维无结半导体存储器件的制造方法形成沟道孔于所述复合叠层结构中的示意图。

图4显示为本发明的三维无结半导体存储器件的制造方法形成沟道材料层于所述沟道孔内的示意图。

图5显示为本发明的三维无结半导体存储器件的制造方法形成多个字线切口于所述复合叠层结构中的示意图。

图6显示为本发明的三维无结半导体存储器件的制造方法去除所述牺牲层的示意图。

图7显示为本发明的三维无结半导体存储器件的制造方法形成信息储存层于所述垂直沟道结构的被所述横向间隙暴露的侧面的示意图。

图8显示为本发明的三维无结半导体存储器件的制造方法形成导电层于所述字线切口及所述横向间隙中的示意图。

图9显示为本发明的三维无结半导体存储器件的制造方法去除所述导电层位于所述字线切口中的部分的示意图。

图10显示为本发明的三维无结半导体存储器件中存储单元的横截面图。

图11显示为本发明的三维无结半导体存储器件中存储串的纵截面图。

图12显示为本发明的三维无结半导体存储器件的制造方法形成阶梯台阶结构、位线接触及位线示意图。

图13显示为本发明的三维无结半导体存储器件在另一实施例中的立体图。

图14显示为本发明的三维无结半导体存储器件在另一实施例中的剖面图。

元件标号说明

1 衬底

2 源极连接线

3 复合叠层结构

301 绝缘层

302 牺牲层

4 沟道孔

5 垂直沟道结构

6 字线切口

7 横向间隙

8 信息储存层

801 隧穿介电层

802 电荷俘获层

803 高K介电层

9 导电层

10 栅极层

11 位线接触

12 位线

13 字线连接部

14 字线连接线

15 隔离介电层

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图14。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

本实施例中提供一种三维无结半导体存储器件的制造方法，请参阅图1，显示为该方法的工艺流程图，包括以下步骤：

请参阅图2至图4，提供一衬底1，形成多个从所述衬底1往上延伸的垂直沟道结构5，所述垂直沟道结构5包括在X方向上相对设置的一对平面侧面及在Y方向上相对设置的一对弧面侧面，使得所述垂直沟道结构5的横截面形状呈跑道型(完整横截面可参见后续图10)，其中，所述垂直沟道结构5往上延伸的方向设定为Z方向，所述X方向、所述Y方向及所述Z方向之间相互垂直。

作为示例，所述衬底1包括但不限于Si、Ge、SiGe、SiC、III-V族化合物、绝缘体上硅(SOI)等半导体衬底，所述衬底1中设有源极连接线2，用于引出源极。本实施例中，所述源极连接线2及所述垂直沟道结构5在水平面上的投影互不交叠。

作为示例，形成所述垂直沟道结构5包括以下步骤：

如图2所示，采用化学气相沉积法、物理气相沉积法、原子层沉积法等方法形成复合叠层结构3于所述衬底1上，所述复合叠层结构3包括在所述Z方向上交替堆叠的所述绝缘层301与牺牲层302，且所述复合叠层结构3的最上面一层为所述绝缘层301。本实施例中，所述复合叠层结构3的最下面一层为所述牺牲层302，这样，在后续工艺中，位于最底层的栅极层距离衬底很近，可以通过对最底层的栅极层施加电压使得栅极层下方的所述衬底反型，所述源极连接线2无需与所述垂直沟道结构5直接接触即可引出晶体管源极，也就是说，所述源极连接线2及所述垂直沟道结构5在水平面上的投影可互不交叠。

作为示例，所述绝缘层301的材质包括但不限于二氧化硅，所述牺牲层302的材质包括但不限于氮化硅、磷硅玻璃、硼硅玻璃等。

如图3所示，采用刻蚀工艺形成沟道孔4于所述复合叠层结构3中，所述沟道孔4自所述复合叠层结构3顶面开口，并往下延伸至所述衬底1表面，所述沟道孔4的横截面轮廓呈跑道型。

如图4所示，，采用化学气相沉积法、物理气相沉积法、原子层沉积法等方法形成沟道材料层5于所述沟道孔4内，得到所述垂直沟道结构5。所述沟道材料层5的材质包括但不限于掺杂多晶硅。

请参阅图5至图9，形成多个在所述Z方向上堆叠的栅极层10，所述栅极层10环绕于所述垂直沟道结构5四周，相邻所述栅极层10之间通过所述绝缘层301隔离。

作为示例，采用导电层9替换所述牺牲层302以得到所述栅极层10。

作为示例，形成所述栅极层10包括以下步骤：

如图5所示，通过干法刻蚀形成多个字线切口6于所述复合叠层结构3中，所述字线切口6自所述复合叠层结构3顶面开口，并往下延伸至所述衬底1表面，所述字线切口6将多个所述垂直沟道结构5分隔为多组。本实施例中，所述字线切口6沿所述Y方向延伸。

如图6所示，去除所述牺牲层302，得到由所述绝缘层301间隔的多个横向间隙7。

作为示例，采用湿法刻蚀去除所述牺牲层，本实施例中，利用所述字线切口6作为蚀刻剂的入口，将所述牺牲层蚀刻去除。

如图7所示，采用化学气相沉积法、物理气相沉积法、原子层沉积法等方法形成信息储存层8于所述垂直沟道结构5的被所述横向间隙7暴露的侧面。

作为示例，形成所述信息储存层8于所述垂直沟道结构5的被所述横向间隙7暴露的侧面时，还形成所述信息储存层8于所述绝缘层301的被所述字线切口6及所述横向间隙7暴露的表面。

本实施例中，由于所述复合叠层结构3的最下面一层为所述牺牲层302，当所述牺牲层302被去除后，所述衬底1的表面暴露出来，因此，形成所述信息储存层8于所述垂直沟道结构5的被所述横向间隙7暴露的侧面时，还形成所述信息储存层8于所述衬底1的被所述字线切口6及所述横向间隙7暴露的表面。

如图8所示，形成所述导电层9于所述字线切口6及所述横向间隙7中。所述导体层9的材质包括但不限于氮化钽、钨、钴、铜、铝、掺杂多晶硅、掺杂单晶硅、硅化物或其任何组合。本实施例中，所述导电层9选用化学气相沉积法沉积的氮化钽。

如图9所示，采用干法刻蚀去除所述导电层9位于所述字线切口6中的部分，剩余的位于所述横向间隙7中的所述导电层9构成所述栅极层10。

请参阅图10，显示为形成的存储单元的横截面图，可见，所述垂直沟道结构5的横截面形状呈跑道型，所述栅极层10环绕于所述垂直沟道结构5四周，所述信息储存层8位于所述垂直沟道结构5与所述栅极层10之间。

请参阅图11，显示为存储串的纵截面图。

作为示例，所述信息储存层8包括隧穿介电层801、电荷俘获层802及高K介电层803，所述隧穿介电层801连接于所述垂直沟道结构5，所述高K介电层803连接于所述栅极层10，所述电荷俘获层802位于所述隧穿介电层801与所述高K介电层803之间，所述高K介电层803的介电常数K大于4。

作为示例，所述隧穿介电层包括但不限于二氧化硅，所述电荷俘获层包括但不限于氮化硅，所述高K介电层包括但不限于采用原子层沉积法(ALD)或化学气相沉积法(CVD)沉积的氧化铝。

请参阅图12，还包括刻蚀所述绝缘层301及所述栅极层10的步骤，以在由多个所述栅极层10及多个所述绝缘层301所构成的堆叠结构的至少一侧形成阶梯台阶结构。

作为示例，利用依次减小或增大的掩膜依次刻蚀多个所述绝缘层301及多个所述栅极层10，得到所述阶梯台阶结构。

需要指出的是，在其它实施例中，也可以在所述牺牲层去除前就形成阶梯台阶结构，然后采用导电层替换所述牺牲层，得到具有阶梯台阶结构的栅极层堆叠。

具体的，阶梯台阶结构暴露的栅极层区域可以作为焊盘，用于引出各层栅极层。所述阶梯台阶结构可以仅形成于堆叠结构的一侧，也可以同时形成于堆叠结构的相对两侧，或者同时形成于堆叠结构的四侧。所述字线切口也可以进一步往所述阶梯台阶结构方向延伸，上下贯穿所述阶梯台阶结构。

作为示例，还包括形成位线接触11及位线12的步骤，所述位线接触11连接于所述垂直沟道结构5的顶端，所述位线12连接于所述位线接触11的顶端。本实施例中，所述位线12的延伸方向与字线延伸方向垂直。在其它实施例中，所述位线12的延伸方向也可以根据需要进行调整，此处不应过分限制本发明的保护范围。例如图13中显示为所述位线12的延伸方向与字线的延伸方向一致。

作为示例，还包括形成多个字线连接柱13与多条字线连接线14的步骤，所述字线连接线14连接于所述字线连接柱13的上端。本实施例中，所述阶梯台阶结构的台阶台面包括所述栅极层10的露出表面，所述字线连接柱13的下端连接于所述台阶台面。在另一实施例中，所述阶梯台阶结构的台阶台面也可以包括所述绝缘层301的露出表面，所述字线连接柱13的下端穿过所述台阶台面，并往下延伸至所述栅极层10表面。

请参阅图14，还包括形成隔离介电层15于所述垂直沟道结构5上方的步骤，所述隔离介电层15封闭所述字线切口6的顶部开口，但未填充满所述隔离字线切口6。在另一实施例中，所述隔离介电层15也可以填充进所述字线切口6，此处不应过分限制本发明的保护范围。

需要指出的是，所述栅极层10的堆叠层数不限于图13所示的4层，还可以是其它数目，例如可以是8层、16层、32层、64层、128层等。其中，每一垂直沟道结构及环绕该垂直沟道结构的多个栅极层构成在垂直方向上串联连接的多个无结型晶体管，可以应用于3D NAND串单元结构或其它存储结构。

作为示例，在一串晶体管中，最上面一个晶体管和最下面一个晶体管可以是不带存储功能的非存储器单元，中间的多个晶体管可以作为带存储功能的存储器单元。

作为示例，还包括形成上导电连接部或下导电连接部(未图示)的步骤，所述上导电连接部将位于最顶层及位于次顶层的两层所述栅极层10连接，所述下导电连接部将位于最底层及位于次底层的两层所述栅极层10连接。

通过本实施例的方法制作的三维无结半导体存储器件具有垂直沟道结构及在垂直方向上堆叠的多个栅极层，其中，所述垂直沟道结构包括在X方向上相对设置的一对平面侧面及在Y方向上相对设置的一对弧面侧面，使得所述垂直沟道结构的横截面形状呈跑道型，所述栅极层环绕于所述垂直沟道结构四周。跑道型沟道相对于圆形等无棱角形状来说，其周长相对较大，使得栅极层与信息储存层的接触面积相应增大，提高控制字线栅与沟道的耦合效率，可以改善器件可靠性。在相同的栅极电压下，栅极层对电荷俘获层中电荷的束缚能力增强，电荷不易泄露，可有效延长存储单元中电荷的保持时间，提高存储单元的存储性能。电荷俘获层被覆栅极层的三侧(上表面、侧面与下表面)，在跑道型结构增加接触面积的基础上，可更进一步增加被俘获电子的可分布区域，使得存储单元可以呈现的电子量状态更多，且不同的电子量状态之间更易区分，从而实现优秀的三位控制能力，增加器件存储容量。

实施例二

本实施例中提供一种三维无结半导体存储器件，请参阅图13，显示为该三维无结半导体存储器件的立体图，包括衬底1、多个垂直沟道结构5(图13中仅示出了一个垂直沟道结构)及多个栅极层10，其中，所述垂直沟道结构5从所述衬底1往上延伸，所述栅极层10在Z方向上堆叠，并环绕于所述垂直沟道结构5四周，相邻所述栅极层10之间通过绝缘层301隔离。

具体的，所述三维无结半导体存储器件还包括信息储存层8，所述信息储存层8位于所述垂直沟道结构5与所述栅极层10之间。本实施例中，所述信息储存层8还位于所述绝缘层301与所述栅极层10之间。

作为示例，所述衬底1包括但不限于硅、绝缘体上硅(SOI)等半导体衬底，所述衬底1中设有源极连接线2，用于引出源极。本实施例中，所述信息储存层8还位于所述栅极层10与所述衬底1之间，这样，位于最底层的所述栅极层10可以通过施加电压使得栅极层下方的所述衬底反型，所述源极连接线2无需与所述垂直沟道结构5直接接触即可引出晶体管源极，也就是说，所述源极连接线2及所述垂直沟道结构5在水平面上的投影可互不交叠。

请参阅图10，显示为所述三维无结半导体存储器件中存储单元的横截面图，可见，所述垂直沟道结构5包括在X方向上相对设置的一对平面侧面及在Y方向上相对设置的一对弧面侧面，使得所述垂直沟道结构的横截面形状呈跑道型，其中，所述垂直沟道结构往上延伸的方向设定为Z方向，所述X方向、所述Y方向及所述Z方向之间相互垂直。

跑道型相对于圆形等无棱角形状来说，其周长相对较大，使得栅极层与信息储存层的接触面积相应增大，在相同的栅极电压下，栅极层对电荷俘获层中电荷的束缚能力增强，电荷不易泄露，可有效延长存储单元中电荷的保持时间，提高存储单元的存储性能。

此外，电荷俘获层被覆栅极层的三侧(上表面、侧面与下表面)，在跑道型结构增加接触面积的基础上，可更进一步增加被俘获电子的可分布区域，使得存储单元可以呈现的电子量状态更多，且不同的电子量状态之间更易区分，有利于实现优秀的三位编程能力。

请回头参见图13，所述三维无结半导体存储器件还包括字线切口6，所述字线切口6上下贯穿所述栅极层10及所述绝缘层301，将多个所述垂直沟道结构5分隔为多组。

作为示例，所述字线切口6沿所述Y方向延伸。

请参阅图14，显示为所述三维无结半导体存储器件的剖面图，所述三维无结半导体存储器件还包括隔离介电层15，所述隔离介电层15位于所述垂直沟道结构5上方并封闭所述字线切口6的顶部开口。本实施例中，所述隔离介电层15仅封闭所述字线切口6的顶部开口，但未填充满所述隔离字线切口6。在另一实施例中，所述隔离介电层15也可以填充进所述字线切口6，此处不应过分限制本发明的保护范围。

请参阅图12，显示为所述三维无结半导体存储器件的另一角度立体图，可见，所述三维无结半导体存储器件还包括多个字线连接柱13与多条字线连接线14，所述字线连接线14连接于所述字线连接柱13的上端，所述阶梯台阶结构的台阶台面包括所述栅极层10的露出表面，所述字线连接柱13的下端连接于所述台阶台面。

在另一实施例中，所述阶梯台阶结构的台阶台面也可以包括所述绝缘层301的露出表面，所述字线连接柱13的下端穿过所述台阶台面，并往下延伸至所述栅极层10表面。

作为示例，所述三维无结半导体存储器件还包括位线接触11及位线12，所述位线接触11连接于所述垂直沟道结构5的顶端，所述位线12连接于所述位线接触11的顶端。

作为示例，所述三维无结半导体存储器件还包括上导电连接部或下导电连接部(未图示)，所述上导电连接部将位于最顶层及位于次顶层的两层所述栅极层连接，所述下导电连接部将位于最底层及位于次底层的两层所述栅极层连接。

本实施例的三维无结半导体存储器件具有垂直沟道结构及在垂直方向上堆叠的多个栅极层，其中，所述垂直沟道结构包括在X方向上相对设置的一对平面侧面及在Y方向上相对设置的一对弧面侧面，使得所述垂直沟道结构的横截面形状呈跑道型，所述栅极层环绕于所述垂直沟道结构四周。跑道型沟道相对于圆形等无棱角形状来说，其周长相对较大，使得栅极层与信息储存层的接触面积相应增大，提高控制字线栅与沟道的耦合效率，可以改善器件可靠性。在相同的栅极电压下，栅极层对电荷俘获层中电荷的束缚能力增强，电荷不易泄露，可有效延长存储单元中电荷的保持时间，提高存储单元的存储性能。电荷俘获层被覆栅极层的三侧(上表面、侧面与下表面)，在跑道型结构增加接触面积的基础上，可更进一步增加被俘获电子的可分布区域，使得存储单元可以呈现的电子量状态更多，且不同的电子量状态之间更易区分，从而实现优秀的三位控制能力，增加器件存储容量。

实施例三

本实施例中提供一种三维无结半导体存储器件的操作方法，用于实现实施例二中所述的三维无结半导体存储器件的三位存储，其中：在编程操作时，对被选定的存储单元所在存储串的所述垂直沟道结构施加沟道电压V_c，对被选定的存储单元的所述栅极层施加第一栅电压V_g1，对所述存储串中未被选定的存储单元的所述栅极层施加第二栅电压V_g2，其中，V_g1选自第一编程电压V₁、第二编程电压V₂、第三编程电压V₃、第四编程电压V₄、第五编程电压V₅、第六编程电压V₆、第七编程电压V₇及第八编程电压V₈中的任意一种，以获得000、001、010、011、100、101、110、111中的任意一种存储状态，V₁＝0V，0V<V_g2<V₂<V₃<V₄<V₅<V₆<V₇<V₇<V₈，0.5V≤V₈≤10V，-3V≤V_c≤-10V。

作为示例，存储状态000、001、010、011、100、101、110、111分别与第一编程电压V₁、第二编程电压V₂、第三编程电压V₃、第四编程电压V₄、第五编程电压V₅、第六编程电压V₆、第七编程电压V₇及第八编程电压V₈相对应，由于V₁<V₂<V₃<V₄<V₅<V₆<V₇<V₇<V₈，因此，存储状态000、001、010、011、100、101、110、111所对应的电荷俘获量依次增大。

作为示例，在擦除操作时，对被选定的存储单元所在存储串的所述垂直沟道结构施加沟道电压V_c’，对被选定的存储单元的所述栅极层施加擦除电压V_e，将所述存储串中未被选定的存储单元的所述栅极层浮置，其中3V≤V_c’≤10V，-3V≤V_e≤-10V。

本实施例的三维无结半导体存储器件的操作方法可以将存储单元中电荷俘获层里的电子俘获状态分成八种，换算成二进制的000、001、010、011、100、101、110、111，也就是3bit，实现三位存储，提高器件存储容量。相对于常规的三位存储，本发明由于采用了跑道型结构并结合电荷俘获层被覆栅极层三侧的方式，使得不同的电子量状态之间更易区分，从而实现优秀的三位控制能力。

综上所述，本发明的三维无结半导体存储器件具有垂直沟道结构及在垂直方向上堆叠的多个栅极层，其中，所述垂直沟道结构包括在X方向上相对设置的一对平面侧面及在Y方向上相对设置的一对弧面侧面，使得所述垂直沟道结构的横截面形状呈跑道型，所述栅极层环绕于所述垂直沟道结构四周。跑道型沟道相对于圆形等无棱角形状来说，其周长相对较大，使得栅极层与信息储存层的接触面积相应增大，提高控制字线栅与沟道的耦合效率，可以改善器件可靠性。在相同的栅极电压下，栅极层对电荷俘获层中电荷的束缚能力增强，电荷不易泄露，可有效延长存储单元中电荷的保持时间，提高存储单元的存储性能。电荷俘获层被覆栅极层的三侧(上表面、侧面与下表面)，在跑道型结构增加接触面积的基础上，可更进一步增加被俘获电子的可分布区域，使得存储单元可以呈现的电子量状态更多，且不同的电子量状态之间更易区分，从而实现优秀的三位控制能力，增加器件存储容量。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。