阅读说明：本技术 具有应力竖直半导体沟道的三维存储器器件及其制备方法 (Three-dimensional memory device with stressed vertical semiconductor channel and preparation method thereof ) 是由 R.沙朗格帕尼 R.S.马卡拉 A.拉贾谢卡尔 周非 S.朗加纳坦 西田彰男 T.饭冢 于 2019-08-26 设计创作，主要内容包括：本发明题为“具有应力竖直半导体沟道的三维存储器器件及其制备方法”。本发明公开了三维存储器器件,其包括在竖直半导体沟道中引起竖直拉伸应力以增强载流子迁移率的结构。竖直拉伸应力可以由应力源柱结构所施加的横向压缩应力引起。所述应力源柱结构可以包含应力源材料,诸如介电金属氧化物材料、氮化硅、热氧化硅或晶格常数大于沟道晶格常数的半导体材料。竖直拉伸应力可以由横向围绕所述竖直半导体沟道的导电层所施加的压缩应力引起,或者由从牺牲材料层捕获压缩应力的应力记忆技术引起。竖直拉伸应力可以由防止所述竖直半导体沟道的竖直膨胀的源极层级钉扎层生成。可以通过将包括多晶硅和硅锗合金的层堆叠用于所述竖直半导体沟道来引起竖直拉伸应力。(The invention provides a three-dimensional memory device with a stressed vertical semiconductor channel and a preparation method thereof. A three-dimensional memory device includes a structure that induces vertical tensile stress in a vertical semiconductor channel to enhance carrier mobility. The vertical tensile stress may be caused by a lateral compressive stress applied by the stressor pillar structure. The stressor pillar structure may comprise a stressor material such as a dielectric metal oxide material, silicon nitride, thermal silicon oxide, or a semiconductor material having a lattice constant greater than the lattice constant of the channel. The vertical tensile stress may be caused by compressive stress applied by a conductive layer laterally surrounding the vertical semiconductor channel, or by a stress memorization technique that captures the compressive stress from a sacrificial material layer. Vertical tensile stress may be generated by a source level pinning layer that prevents vertical expansion of the vertical semiconductor channel. Vertical tensile stress may be induced by using a layer stack comprising polysilicon and a silicon germanium alloy for the vertical semiconductor channel.)

具有应力竖直半导体沟道的三维存储器器件及其制备方法

相关申请

本申请要求2018年12月17日提交的美国非临时申请号16/221,894以及2018年12月17日提交的美国非临时申请号16/221,942的优先权权益，这些申请的全部内容以引用方式并入本文。

技术领域

本公开整体涉及半导体器件领域，并且具体地讲，涉及使用了应力竖直半导体沟道的三维存储器器件及其制造方法。

背景技术

包括每个单元具有一个位的三维竖直NAND串的三维半导体器件在T.Endoh等人的标题为“Novel Ultra High Density Memory With A Stacked-Surrounding GateTransistor(S-SGT)Structured Cell(具有堆叠的围绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器)”，IEDM Proc.(2001)33-36的文章中公开。

发明内容

根据本公开的一个方面，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠，该交替堆叠定位在衬底上方；存储器堆叠结构，所述存储器堆叠结构竖直延伸穿过所述交替堆叠，其中所述存储器堆叠结构包括存储器膜和竖直半导体沟道，所述存储器膜含有定位在所述导电层的层级处的存储器元件的竖直堆叠，所述竖直半导体沟道接触所述存储器膜；以及应力源柱结构，该应力源柱结构定位在竖直半导体沟道的一侧上。该应力源柱结构向竖直半导体沟道施加竖直拉伸应力；所述应力源柱结构的横向范围由至少一个基本上竖直的介电侧壁表面限定，所述至少一个基本上竖直的介电侧壁表面提供围绕所述应力源柱结构的闭合周边；所述应力源柱结构基本上由应力源材料组成并且其中不包含除所述应力源材料之外的任何固体或液体材料；并且该应力源材料选自介电金属氧化物材料、在应力下沉积的氮化硅、热氧化硅或具有比竖直半导体沟道的晶格常数更大的晶格常数的半导体材料。

根据本公开的另一方面，提供了一种形成三维存储器器件的方法，该方法包括：在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中间隔物材料层形成为导电层或随后被导电层替换；竖直穿过所述交替堆叠形成存储器堆叠结构，其中所述存储器堆叠结构包括存储器膜和竖直半导体沟道，所述存储器膜含有定位在所述间隔物材料层的层级处的存储器元件的竖直堆叠，所述竖直半导体沟道接触所述存储器膜；以及在竖直半导体沟道的一侧上形成应力源柱结构。该应力源柱结构向竖直半导体沟道施加竖直拉伸应力；所述应力源柱结构的横向范围由至少一个基本上竖直的介电侧壁表面限定，所述至少一个基本上竖直的介电侧壁表面提供围绕所述应力源柱结构的闭合周边；所述应力源柱结构基本上由应力源材料组成并且其中不包含除所述应力源材料之外的任何固体或液体材料；并且该应力源材料选自介电金属氧化物材料、在应力下沉积的氮化硅、热氧化硅或具有比竖直半导体沟道的晶格常数更大的晶格常数的半导体材料。

根据本公开的另一方面，提供了一种形成三维存储器器件的方法，该方法包括：在衬底上方形成绝缘层和牺牲材料层的交替堆叠；形成穿过所述交替堆叠的存储器开口；在所述存储器开口中形成存储器堆叠结构，其中所述存储器堆叠结构包括存储器膜和竖直半导体沟道，所述存储器膜含有定位在所述牺牲材料层的层级处的存储器元件的竖直堆叠，所述竖直半导体沟道接触所述存储器膜；用导电层替换所述牺牲材料层；以及向存储器堆叠结构径向施加横向压缩应力。该横向压缩应力在竖直半导体沟道中沿竖直方向引起拉伸应力。通过以下操作来提供施加到存储器堆叠结构的横向压缩应力：通过移除牺牲材料层来形成背侧凹陷部并在背侧凹陷部内沉积生成压缩应力的导电材料；或者将生成压缩应力的牺牲材料用于牺牲材料层以提供横向压缩应力并且通过在用导电层替换牺牲材料层之前记住通过快速热退火(RTA)工艺施加到存储器堆叠结构的横向压缩应力。

根据本公开的另一方面，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠，该交替堆叠定位在衬底上方；存储器堆叠结构，所述存储器堆叠结构竖直延伸穿过所述交替堆叠，其中所述存储器堆叠结构包括存储器膜和竖直半导体沟道，所述存储器膜含有定位在所述导电层的层级处的存储器元件的竖直堆叠，所述竖直半导体沟道接触所述存储器膜；源极接触层，所述源极接触层位于所述交替堆叠下方并且横向围绕所述竖直半导体沟道并接触所述竖直半导体沟道的侧壁；以及介电填充材料层，该介电填充材料层位于源极接触层下方并且包括杨氏模量小于源极接触层的材料的杨氏模量的70％的介电填充材料。

根据本公开的另一方面，提供了一种形成三维存储器器件的方法，该方法包括：在衬底上方形成平面牺牲材料层和过程中源极层级材料层，其中该过程中源极层级材料层包括源极层级牺牲层；在所述过程中源极层级材料层上方形成绝缘层和间隔物材料层的交替堆叠，其中所述间隔物材料层形成为导电层，或者随后被所述导电层替换；竖直延伸穿过所述交替堆叠形成存储器堆叠结构，其中所述存储器堆叠结构包括存储器膜和竖直半导体沟道，所述存储器膜含有定位在所述间隔物材料层的层级处的存储器元件的竖直堆叠，所述竖直半导体沟道接触所述存储器膜；用源极接触层替换所述源极层级牺牲层和所述存储器膜的环形部分，其中所述源极接触层围绕所述竖直半导体沟道并接触所述竖直半导体沟道的侧壁；以及将平面牺牲材料层替换在介电填充材料层内，该介电填充材料层包含杨氏模量小于源极接触层的材料的杨氏模量的70％的介电填充材料。

根据本公开的另一方面，提供了一种形成三维存储器器件的方法，该方法包括：在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中间隔物材料层形成为导电层或随后被导电层替换；形成延伸穿过所述交替堆叠的存储器开口；在所述存储器开口的侧壁上形成存储器膜，其中所述存储器膜包括定位在所述间隔物材料层的层级处的存储器元件的竖直堆叠；在所述存储器膜的内侧壁上形成第一半导体沟道层，其中所述第一竖直半导体层包含原子浓度大于98％的硅并且不含锗或包含原子浓度小于2％的锗；以及在第一半导体沟道层的内侧壁上形成第二半导体沟道层，其中该第二半导体沟道层包含硅锗合金，该硅锗合金包含原子浓度在3％至50％范围内的锗。

附图说明

图1是根据本公开的实施方案的在形成至少一个外围器件和半导体材料层之后的第一示例性结构的示意性竖直剖面图。

图2是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠之后的第一示例性结构的示意性竖直剖面图。

图3是根据本公开的实施方案的在形成阶梯式平台和后向阶梯式介电材料部分之后的第一示例性结构的示意性竖直剖面图。

图4A是根据本公开的实施方案的在形成存储器开口和支撑开口之后的第一示例性结构的示意性竖直剖面图。

图4B是图4A的第一示例性结构的俯视图。竖直平面A-A’为图4A的剖面的平面。

图5A至图5H是根据本公开的实施方案的在形成处于第一构型的存储器开口填充结构期间的第一示例性结构内的存储器开口的顺序示意性竖直剖面图。

图5I是根据本公开的实施方案的处于第一构型的派生构型的存储器开口填充结构的示意性竖直剖面图。

图6是根据本公开的实施方案的处于第二构型的存储器开口填充结构的示意性竖直剖面图。

图7A至图7D是根据本公开的实施方案的在形成处于第三构型的存储器开口填充结构期间的第一示例性结构内的存储器开口的顺序示意性竖直剖面图。

图8是根据本公开的实施方案的处于第四构型的存储器开口填充结构的示意性竖直剖面图。

图9A至图9D是根据本公开的实施方案的在形成处于第五构型的存储器开口填充结构期间的第一示例性结构内的存储器开口的顺序示意性竖直剖面图。

图9E示意性地示出了根据本公开的实施方案的第一半导体沟道层经受竖直拉伸应力的机制。

图10A至图10D是根据本公开的实施方案的在形成处于第六构型的存储器开口填充结构期间的第一示例性结构内的存储器开口的顺序示意性竖直剖面图。

图11示出了氮化硅衬垫所生成的应力作为在氮化硅衬垫的沉积期间所使用的N₂O/NH₃的比率的函数的相关性。

图12A是根据本公开的实施方案的在形成背侧沟槽之后的第一示例性结构的示意性竖直剖面图。

图12B是图12A的第一示例性结构的局部透视俯视图。竖直平面A-A’为图12A的示意性竖直剖面图的平面。

图13是根据本公开的实施方案的在形成背侧凹陷部之后的第一示例性结构的示意性竖直剖面图。

图14A至图14D是根据本公开的实施方案的在形成导电层期间的第一示例性结构的区的顺序竖直剖面图。

图15是图9D的处理步骤处的第一示例性结构的示意性竖直剖面图。

图16A是根据本公开的实施方案的在从背侧沟槽内移除沉积的导电材料之后的第一示例性结构的示意性竖直剖面图。

图16B是图16A的第一示例性结构的局部透视俯视图。竖直平面A-A’为图16A的示意性竖直剖面图的平面。

图17A是根据本公开的实施方案的在形成绝缘间隔物和背侧接触结构之后的第一示例性结构的示意性竖直剖面图。

图17B是图17A的第一示例性结构的区的放大视图。

图18A是根据本公开的实施方案的在形成附加接触通孔结构之后的第一示例性结构的示意性竖直剖面图。

图18B是图18A的第一示例性结构的俯视图。竖直平面A-A’为图18A的示意性竖直剖面图的平面。

图19A是根据本公开的实施方案的包括分裂单元三维存储器元件的第二示例性结构的俯视图。

图19B是沿着图19A的竖直平面B-B’的竖直剖面图。

图20A是根据本公开的实施方案的包括平坦单元三维存储器元件的第三示例性结构的竖直剖面图。

图20B是图20A的示例性结构的俯视图。竖直平面A-A’是图20A的竖直剖面图的平面。

图21A是根据本公开的第一实施方案的在半导体衬底上形成半导体器件、较低层级介电层、较低金属互连结构和过程中源极层级材料层之后的第四示例性结构的竖直剖面图。

图21B是图21A的第四示例性结构的俯视图。铰接竖直平面A-A’是图21A的竖直剖面图的平面。

图21C是沿着图21B的竖直平面C-C’的过程中源极层级材料层的放大视图。

图22是根据本公开的实施方案的在形成第一绝缘层和第一间隔物材料层的第一层交替堆叠之后的第四示例性结构的竖直剖面图。

图23是根据本公开的实施方案的在图案化第一层楼梯区、第一后向阶梯式介电材料部分和层间介电层之后的第四示例性结构的竖直剖面图。

图24A是根据本公开的实施方案的在形成第一层存储器开口和第一层支撑开口之后的第四示例性结构的竖直剖面图。

图24B是图24A的第四示例性结构的俯视图。铰接竖直平面A-A’对应于图24A的竖直剖面图的平面。

图25是根据本公开的实施方案的在形成各种牺牲填充结构之后的第四示例性结构的竖直剖面图。

图26是根据本公开的实施方案的在形成第二绝缘层和第二间隔物材料层的第二层交替堆叠、第二阶梯式表面和第二后向阶梯式介电材料部分之后的第四示例性结构的竖直剖面图。

图27A是根据本公开的实施方案的在形成第二层存储器开口和第二层支撑开口之后的第四示例性结构的竖直剖面图。

图27B是沿着图27A的水平平面B-B’的第四示例性结构的水平剖面图。铰接竖直平面A-A’对应于图27A的竖直剖面图的平面。

图28是根据本公开的实施方案的在形成层间存储器开口和层间支撑开口之后的第四示例性结构的竖直剖面图。

图29A至图29D示出了根据本公开的实施方案的在形成存储器开口填充结构期间的存储器开口的顺序竖直剖面图。

图30是根据本公开的实施方案的在形成存储器开口填充结构和支撑柱结构之后的第四示例性结构的竖直剖面图。

图31A是根据本公开的实施方案的在形成背侧柱腔体之后的第四示例性结构的竖直剖面图。

图31B是沿着图31A的水平平面B-B’的第四示例性结构的水平剖面图。铰接竖直平面A-A’对应于图31A的竖直剖面图的平面。

图32是根据本公开的实施方案的在形成介电柱结构之后的第四示例性结构的竖直剖面图。

图33A是根据本公开的实施方案的在形成第一接触级介电层和背侧沟槽之后的第四示例性结构的竖直剖面图。

图33B是沿着图33A的水平平面B-B’的第四示例性结构的水平剖面图。铰接竖直平面A-A’对应于图33A的竖直剖面图的平面。

图34是根据本公开的实施方案的在形成背侧沟槽间隔物之后的第四示例性结构的竖直剖面图。

图35A至图35H示出了根据本公开的实施方案的在分别用源极接触层和介电填充材料层替换源极层级牺牲层和平面牺牲材料层期间的存储器开口填充结构和背侧沟槽的顺序竖直剖面图。

图36是根据本公开的实施方案的在形成源极层级材料层之后的第四示例性结构的竖直剖面图。

图37是根据本公开的实施方案的在形成背侧凹陷部之后的第四示例性结构的竖直剖面图。

图38是根据本公开的实施方案的在形成导电层之后的第四示例性结构的竖直剖面图。

图39A是根据本公开的实施方案的在背侧沟槽中形成介电壁结构之后的第四示例性结构的竖直剖面图。

图39B是沿着图39A的水平平面B-B’的第四示例性结构的水平剖面图。铰接竖直平面A-A’对应于图39A的竖直剖面图的平面。

图39C是沿着图39B的竖直平面C-C’的第四示例性结构的竖直剖面图。

图39D是在图39A至图39C的处理步骤处的存储器开口填充结构和背侧沟槽的竖直剖面图。

图40A是根据本公开的实施方案的在形成第二接触级介电层和各种接触通孔结构之后的第四示例性结构的竖直剖面图。

图40B是沿着图40A的水平平面B-B’的第四示例性结构的水平剖面图。铰接竖直平面A-A’对应于图40A的竖直剖面图的平面。

图41是根据本公开的实施方案的在形成直通存储器层级通孔结构和上部金属线结构之后的第四示例性结构的竖直剖面图。

具体实施方式

如上面所讨论的，本公开涉及使用了提供增强的载流子迁移率的应力竖直半导体沟道的三维存储器器件及其制造方法，在下面描述了其各个方面。本公开的实施方案可用于形成各种结构，包括多层级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。在三维单体存储器阵列器件中，竖直NAND串的阵列竖直地延伸穿过用作字线的绝缘层和导电层的交替堆叠。每个竖直NAND串的一个端部连接到源极线，并且每个竖直NAND串的另一个端部连接到相应的漏极区，该相应的漏极区连接到相应的位线。随着三维存储器器件中的字线的总数的增加，竖直NAND串的竖直半导体沟道变得更长，从而减小了竖直半导体沟道的导通电流。增大竖直半导体沟道的导通电流允许竖直地缩放三维存储器器件以及堆叠更多数量的字线。通过使用应力竖直半导体沟道，可以提供增强的载流子迁移率，从而改善根据各种实施方案的三维存储器器件的性能。

附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可使用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成。除非另外指明，否则元件之间的“接触”是指在元件之间的提供元件共享的边缘或表面的直接接触。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。

如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。

单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。根据本公开的各种实施方案的三维存储器器件包括单体三维NAND串存储器器件，并且可以使用本文所述的各种实施方案来制造。

一般来讲，半导体管芯或半导体封装可以包括存储器芯片。每个半导体封装包含一个或多个管芯(例如，一个、两个或四个管芯)。管芯是可独立地执行命令或报告状态的最小单元。每个管芯包含一个或多个平面(通常为一个或两个面)。尽管存在一些限制，但在每个平面上均可发生相同的并发操作。每个平面包含多个块，这些块是可通过单个擦除操作擦除的最小单元。每个块包含多个页，这些页是可被编程的最小单元，即，可在其上执行读取操作的最小单元。

参考图1，示出了根据本公开的实施方案的第一示例性结构，其可用于例如制造含有竖直NAND存储器器件的器件结构。第一示例性结构包括衬底(9,10)，该衬底可以是半导体衬底。衬底可包括衬底半导体层9和任选的半导体材料层10。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。

如本文所用，“半导体材料”是指具有在1.0×10^-6S/cm至1.0×10⁵S/cm的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10^-6S/cm至1.0×10⁵S/cm的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/cm至1.0×10⁵S/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×10⁵S/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10^-6S/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0×10⁵S/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0×10^-6S/cm至1.0×10⁵S/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂剂的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。

外围电路的至少一个半导体器件710可以形成在衬底半导体层9的一部分上。至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构720。可以在衬底半导体层9上方形成栅极介电层、至少一个栅极导体层和栅极帽盖介电层，并且可以随后将其图案化以形成至少一个栅极结构750，这些栅极结构中的每一者均可以包括栅极电介质752、栅极电极754和栅极帽盖电介质758。栅极电极754可以包括第一栅极电极部分754A和第二栅极电极部分754B的堆叠。可以通过沉积和各向异性蚀刻介电衬垫来在至少一个栅极结构750周围形成至少一个介电栅极间隔物756。可以例如通过将该至少一个栅极结构750用作掩模结构而引入电掺杂剂来在衬底半导体层9的上部部分中形成有源区730。根据需要可以使用附加掩模。有源区730可以包括场效应晶体管的源极区和漏极区。可以任选地形成第一介电衬垫761和第二介电衬垫762。第一介电衬垫和第二介电衬垫(761,762)中的每一者均可以包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在例示性示例中，第一介电衬垫761可以是氧化硅层，并且第二介电衬垫762可以是氮化硅层。外围电路的至少一个半导体器件可以包含随后形成的存储器器件的驱动器电路，其可以包括至少一个NAND器件。

介电材料诸如氧化硅可以沉积在该至少一个半导体器件上方，并且可以随后被平面化以形成平面化介电层770。在一个实施方案中，平面化介电层770的平面化顶表面可以与介电衬垫(761,762)的顶表面共面。随后，可以从某个区域移除平面化介电层770和介电衬垫(761,762)以物理地暴露衬底半导体层9的顶表面。如本文所用，如果表面与真空或气相材料(诸如空气)物理接触，则表面“物理地暴露”。

任选的半导体材料层10(如果存在)可在形成该至少一个半导体器件710之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)形成在衬底半导体层9的顶表面上。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。沉积的半导体材料可以是可用于衬底半导体层9的任何材料，如上所述。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。可以例如通过化学机械平面化(CMP)移除沉积的半导体材料的定位在平面化介电层770的顶表面上方的部分。在这种情况下，半导体材料层10可以具有与平面化介电层770的顶表面共面的顶表面。

至少一个半导体器件710的区(即，区域)在本文中被称为外围器件区700。随后形成存储器阵列的区在本文中称为存储器阵列区100。用于随后形成导电层的阶梯式平台的楼梯区300可在存储器阵列区100和外围器件区700之间提供。

参考图2，在衬底(9,10)的顶表面上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。

每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。

交替的多个的堆叠在本文中被称为交替堆叠(32,42)。在一个实施方案中，交替堆叠(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。

牺牲材料层42的第二材料为可选择性地对于绝缘层32的第一材料移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。

牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如竖直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包含氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。

在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可使用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。

牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。

绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。绝缘层32和牺牲材料层(例如，控制栅极电极或牺牲材料层)42对的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可使用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替堆叠(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。

虽然使用其中间隔物材料层是随后被导电层替换的牺牲材料层42的实施方案描述了本公开，但其他实施方案将牺牲材料层形成为导电层。在此类实施方案中，可省略用导电层替换间隔物材料层的步骤。

任选地，绝缘帽盖层70可形成在交替堆叠(32,42)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘帽盖层70可以包括如上所述可以用于绝缘层32的介电材料。绝缘帽盖层70可以具有比每个绝缘层32更大的厚度。绝缘帽盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。

参考图3，在交替堆叠(32,42)的外围区处形成阶梯式表面，该外围区在本文被称为平台区。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个垂直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接从水平表面的第二边缘向下延伸的第二垂直表面。通过形成阶梯式表面，在从中移除交替堆叠(32,42)的各部分的体积内形成阶梯式腔体。“阶梯式腔体”是指具有阶梯式表面的腔体。

在楼梯区300中形成平台区，该楼梯区定位在存储器阵列区100与外围器件区700之间，该外围器件区含有用于外围电路的至少一个半导体器件。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度垂直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要垂直地蚀刻的区。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。

在交替堆叠(32,42)内除最顶部牺牲材料层42之外的每个牺牲材料层42比在平台区中的交替堆叠(32,42)内的任何覆盖在上面的牺牲材料层42横向延伸得远。平台区包括交替堆叠(32,42)的阶梯式表面，这些阶梯式表面从交替堆叠(32,42)内的最底部层持续地延伸到交替堆叠(32,42)内的最顶部层。

阶梯式表面的每个竖直阶梯可以具有一对或多对绝缘层32和牺牲材料层的高度。在一个实施方案中，每个竖直阶梯可以具有单对绝缘层32和牺牲材料层42的高度。在另一个实施方案中，可以沿着第一水平方向hd1形成多“列”楼梯，使得每个竖直阶梯具有多对绝缘层32和牺牲材料层42的高度，并且列的数量可至少为多对的数量。每列楼梯可彼此竖直地偏移，使得牺牲材料层42中的每一个都在相应列的楼梯中具有物理上暴露的顶表面。在示例性示例中，针对随后形成的存储器堆叠结构的每个块形成两列楼梯，使得一列楼梯为奇数个牺牲材料层42(如从底部计数)提供物理上暴露的顶表面并且另一列楼梯为偶数个牺牲材料层(如从底部计数)提供物理上暴露的顶表面。也可以使用在牺牲材料层42的物理上暴露的表面之间具有相应的一组竖直偏移的三列、四列或更多列楼梯的构型。每个牺牲材料层42至少沿着一个方向具有比任何覆盖在上面的牺牲材料层42更大的横向范围，使得任何牺牲材料层42的每个物理上暴露的表面不具有悬垂部。在一个实施方案中，每列楼梯内的竖直阶梯可以沿着第一水平方向hd1布置，并且该列楼梯可以沿着垂直于第一水平方向hd1的第二水平方向hd2布置。在一个实施方案中，第一水平方向hd1可以垂直于存储器阵列区100与楼梯区300之间的边界。

通过在其中沉积介电材料，可在阶梯式腔体中形成后向阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。

任选地，漏极选择层级隔离结构72可以通过绝缘帽盖层70和定位在漏极选择层级处的牺牲材料层42的子集形成。漏极选择层级隔离结构72可以例如通过形成漏极选择层级隔离沟槽并且用介电材料诸如氧化硅填充漏极选择层级隔离沟槽形成。可从绝缘帽盖层70的顶表面上方移除介电材料的多余部分。

参考图4A和图4B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可以被光刻图案化以在其中形成开口。开口包括形成在存储器阵列区100上方的第一组开口和形成在楼梯区300上方的第二组开口。光刻材料堆叠中的图案可以通过使用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻而传递穿过绝缘帽盖层70或后向阶梯式介电材料部分65，并且穿过交替堆叠(32,42)。图案化的光刻材料堆叠中开口下方的交替堆叠(32,42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠(32,42)的整体形成。支撑开口19穿过后向阶梯式介电材料部分65以及交替堆叠(32,42)的位于楼梯区300中的阶梯式表面下方的部分来形成。

存储器开口49延伸穿过交替堆叠(32，42)的整体。支撑开口19延伸穿过在交替堆叠(32，42)内的层的子集。用于蚀刻穿过交替堆叠(32,42)的材料的各向异性蚀刻工艺的化学性质可交替以优化交替堆叠(32,42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上垂直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。

存储器开口49和支撑开口19可以从交替堆叠(32,42)的顶表面至少延伸到包括半导体材料层10的最顶表面的水平平面。在一个实施方案中，在半导体材料层10的顶表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可从半导体材料层10的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，但是也可以使用更小和更大的深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶表面共面。

存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区域100中形成存储器开口49的二维阵列。可在楼梯区300中形成支撑开口19的二维阵列。衬底半导体层9和半导体材料层10共同构成衬底(9,10)，衬底可以是半导体衬底。另选地，可以省略半导体材料层10，并且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶表面。

图5A至图5H示出了存储器开口49中的结构变化，该存储器开口是图4A和图4B的第一示例性结构中的存储器开口49之一。相同的结构变化同时发生在每个其他存储器开口49和每个支撑开口19中。

参考图5A，示出了图4A和图4B的第一示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70、交替堆叠(32,42)，并且任选地延伸到半导体材料层10的上部部分中。在该处理步骤中，每个支撑开口19可延伸穿过后向阶梯式介电材料部分65、交替堆叠(32,42)中的层的子集，并且任选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可以使用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。

参考图5B，任选的基座沟道部分(例如，外延基座)11可例如通过选择性外延形成在每个存储器开口49和每个支撑开口19的底部部分处。每个基座沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，基座沟道部分11可掺杂有与半导体材料层10相同的导电类型的电掺杂剂。在一个实施方案中，每个基座沟道部分11的顶表面可形成在包括牺牲材料层42的顶表面的水平平面的上方。在这种情况下，通过用相应导电材料层替换定位在包括基座沟道部分11的顶表面的水平平面的下方的每个牺牲材料层42，可随后形成至少一个源极选择栅极电极。基座沟道部分11可以是晶体管沟道的随后将在衬底(9,10)中形成的源极区和随后将在存储器开口49的上部部分中形成的漏极区之间延伸的部分。存储器腔体49’存在于基座沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，基座沟道部分11可包括单晶硅。在一个实施方案中，基座沟道部分11可具有第一导电类型的掺杂，该第一导电类型与基座沟道部分接触的半导体材料层10的导电类型相同。如果不存在半导体材料层10，则基座沟道部分11可直接形成在衬底半导体层9上，其可具有第一导电类型的掺杂。

参考图5C，包括阻挡介电层52、电荷存储层54、隧穿介电层56和任选的第一半导体沟道层601的层堆叠可以顺序地沉积在存储器开口49中。

阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。

介电金属氧化物的非限制性示例包括氧化铝(Al₂O₃)、氧化铪(HfO₂)、氧化镧(LaO₂)、氧化钇(Y₂O₃)、氧化钽(Ta₂O₅)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。

另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)来形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。

随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有垂直地重合的侧壁，并且电荷存储层54可形成为单个连续层。

在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可以使用沉积工艺和各向异性蚀刻工艺的组合来将电荷存储层54形成为竖直地间隔开的多个存储器材料部分。虽然使用其中电荷存储层54是单个连续层的实施方案描述了本公开，但其他实施方案将电荷存储层54用竖直间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换。

电荷存储层54可以形成为均匀组成的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。多个电荷存储层(如果使用的话)可以包括多个间隔开的浮栅材料层，该多个间隔开的浮栅材料层包含导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌及其合金，或金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适沉积技术形成。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。

隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。

任选的第一半导体沟道层601包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第一半导体沟道层601包括非晶硅或多晶硅。第一半导体沟道层601可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第一半导体沟道层601的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。存储器腔体49’形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。

参考图5D，使用至少一种各向异性蚀刻工艺按顺序各向异性地蚀刻任选的第一半导体沟道层601、隧穿介电层56、电荷存储层54、阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除定位在绝缘帽盖层70的顶表面上方的第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的部分。此外，可移除第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的在每个存储器腔体49’的底部处的水平部分，以在其剩余部分中形成开口。可以通过使用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。

第一半导体沟道层601的每个剩余部分可以具有管状构型。电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，电荷存储层54可为电荷存储层，其中与牺牲材料层42相邻的每个部分构成电荷存储区。

基座沟道部分11的表面(或在不使用基座沟道部分11的情况下的半导体材料层10的表面)可穿过第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52物理地暴露在开口下面。任选地，在每个存储器腔体49’的底部处的物理地暴露的半导体表面可竖直地凹陷，使得在存储器腔体49’下面的凹陷半导体表面竖直地从基座沟道部分11(或在不使用基座沟道部分11的情况下的半导体材料层10)的最顶表面偏移凹陷距离。隧穿介电层56定位在电荷存储层54上方。存储器开口49中的阻挡介电层52、电荷存储层54和隧穿介电层56的组构成存储器膜50，该存储器膜包括多个电荷存储区(包括电荷存储层54)，多个电荷存储区通过阻挡介电层52和隧穿介电层56与围绕材料绝缘。在一个实施方案中，第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52可以具有竖直重合的侧壁。

参考图5E，第二半导体沟道层602可直接沉积在基座沟道部分11的半导体表面上或者半导体材料层10上(如果基座沟道部分11被省略的话)，并且直接沉积在第一半导体沟道层601上。第二半导体沟道层602包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第二半导体沟道层602包括非晶硅或多晶硅。第二半导体沟道层602可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第二半导体沟道层602的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。第二半导体沟道层602可以部分地填充每个存储器开口中的存储器腔体49’，或者可以完全地填充每个存储器开口中的腔体。

第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。定位在存储器开口49中的第一半导体沟道层601与第二半导体沟道层602的竖直延伸部分的每一组都构成竖直半导体沟道60。

参考图5F，可在每个竖直半导体沟道60上形成氧化硅衬垫161。氧化硅衬垫161可以钝化竖直半导体沟道60的内侧壁的表面状态并增强竖直半导体沟道60中的载流子的迁移率。氧化硅衬垫161可以通过第二半导体沟道层602的物理上暴露的表面的热氧化来形成，和/或可以通过氧化硅材料(例如，通过低压化学气相沉积(LPCVD))的保形沉积来形成。氧化硅衬垫161的厚度可以在1nm至6nm的范围内，诸如1nm至3nm，但是也可以使用更小和更大的厚度。

在形成氧化硅衬垫161之后，可在存储器开口49的剩余体积中保形地沉积应力源材料以形成应力源材料层162L。应力源材料包括向周围材料部分施加压缩应力作为一次效应的材料。由于其中沉积有应力源材料的每个腔体都为与纵横比大于5(诸如大于20)的情况下的最大横向尺寸相比竖直尺寸更大的伸长腔体，因此由于泊松效应，应力源材料在半导体沟道60上引起竖直拉伸应力作为二次效应。泊松效应是其中材料在垂直于一次应变的方向的方向上表现出相反类型的二次应变的现象。如果材料由于一次压缩应力而沿着横向方向压缩，则材料由于二次拉伸应力而沿着竖直方向拉伸，反之亦然。

在一个实施方案中，应力源材料可基本上由在应力下沉积的介电金属氧化物材料或氮化硅组成。应力源材料的非限制性示例包括在应力(诸如拉伸应力或压缩应力)下沉积的氧化钽、氧化铝、氧化铪、硅酸铝、硅酸铪和氮化硅。应力源材料层162L填充存储器开口49内的存储器腔体49’的剩余部分。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)或者通过自平面化沉积工艺诸如旋涂来沉积应力源材料层162L。

参考图5G，可例如通过从绝缘帽盖层70的顶表面上方的凹陷蚀刻来移除应力源材料层162L的水平部分。应力源材料层162L的每个剩余部分都构成应力源柱结构162。氧化硅衬垫161的物理上暴露的部分可以例如通过使用稀释氢氟酸的湿法蚀刻来移除。氧化硅衬垫161和应力源柱结构162的每个邻接组构成定位在存储器开口49中的相应一个内的电隔离芯62。如本文所用，“电隔离”元件是指与直接接触该元件的每个相邻元件电绝缘的元件。

此外，第二半导体沟道层602的定位在绝缘帽盖层70的顶表面上方的水平部分可以通过可使用凹陷蚀刻或化学机械平面化(CMP)的平面化工艺移除。第二半导体沟道层602的每个剩余部分可以整体定位在存储器开口49内或者全部定位在支撑开口19内。第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。

应力源柱结构162向竖直半导体沟道60施加横向压缩应力和伴随的竖直拉伸应力。每个应力源柱结构162的横向范围都受到同一存储器开口49内的氧化硅衬垫161和竖直半导体沟道60限制。一般来讲，每个应力源柱结构162的横向范围都可以由至少一个基本上竖直的介电侧壁表面(诸如应力源柱结构162的圆柱形侧壁)限定，该至少一个基本上竖直的介电侧壁表面提供围绕应力源柱结构162的闭合周边。在一个实施方案中，每个应力源柱结构162都可以具有基本上圆柱形侧壁，该基本上圆柱形侧壁竖直延伸穿过交替堆叠(32,42)内的多个牺牲材料层42，该多个牺牲材料层可以包括牺牲材料层42中除牺牲材料层42中的最底部牺牲材料层之外的每个牺牲材料层。

应力源柱结构162可以基本上由应力源材料组成并且其中不包含除应力源材料之外的任何固体或液体材料。如上面所讨论的，应力源材料可以选自介电金属氧化物材料或氮化硅。在一个实施方案中，应力源材料为介电金属氧化物材料(即，应力源柱结构162基本上由介电金属氧化物材料组成)。氧化硅衬垫161可以定位在相应的竖直半导体沟道60与相应的应力源柱结构162之间，并且可以接触相应的竖直半导体沟道和相应的应力源柱结构的侧壁。在另一个实施方案中，应力源材料为氮化硅(即，应力源柱结构162基本上由氮化硅组成)。

在一个实施方案中，每个应力源柱结构162都具有圆形圆柱形状或横向伸长的圆柱形状，并且竖直半导体沟道60横向围绕应力源柱结构162。存储器膜50横向围绕竖直半导体沟道60。每个应力源柱结构162都形成在竖直半导体沟道60的一侧上。应力源柱结构162可以直接形成在氧化硅衬垫161上。

隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60的部分。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。

参考图5H，每个应力源柱结构162的顶表面可进一步凹陷入每个存储器开口内，例如通过凹陷蚀刻到定位在绝缘帽盖层70的顶表面和绝缘帽盖层70的底表面之间的深度。可以通过在每个凹陷区内在应力源柱结构162上方沉积掺杂半导体材料来形成漏极区63。漏极区63可以具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。漏极区63的掺杂剂浓度可以在5.0×10¹⁹/cm³至2.0×10²¹/cm³的范围内，但是也可以使用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。可例如通过化学机械平面化(CMP)或凹陷蚀刻从绝缘帽盖层70的顶表面上方移除沉积半导体材料的多余部分，以形成漏极区63。

存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、隧穿介电层、包括电荷存储层54的部分的多个存储器元件以及任选的阻挡介电层52的组合。存储器开口49内的基座沟道部分11(如果存在的话)、存储器堆叠结构55、氧化硅衬垫161、应力源柱结构162和漏极区63的每种组合在本文中被称为处于第一构型的存储器开口填充结构58。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、氧化硅衬垫161、应力源柱结构162和漏极区63的每种组合填充相应的支撑开口19并且构成处于第一构型的支撑柱结构。

参考图5I，可以通过采用可氧化半导体材料代替介电材料用于应力源柱结构162来从存储器开口填充结构的第一构型导出存储器开口填充结构58的第一构型的派生构型。在这种情况下，应力源柱结构162可以包括半导体材料和/或可以基本上由半导体材料组成。在一个实施方案中，半导体材料可以具有大于竖直半导体沟道60的晶格常数的晶格常数。在非限制性例示性示例中，竖直半导体沟道60包含本征多晶硅或p型掺杂多晶硅，该多晶硅具有小于1×10¹⁷cm^-3的硼掺杂浓度，并且应力源柱结构162的应力源材料为与具有小于1×10¹⁷cm^-3的硼掺杂浓度的本征多晶硅或p型掺杂多晶硅相比晶格常数更大的半导体材料。例如，应力源柱结构162的半导体材料可以包括锗、硅-锗合金、砷化镓、砷化铟镓或者含有n型掺杂剂(诸如P、As和/或Sb)的n型掺杂硅，n型掺杂剂的水平显著增大了掺杂硅材料相对于本征硅的晶格常数(例如，通过包括原子浓度大于5.0×10²⁰/cm³的电掺杂剂)。相对于竖直半导体沟道60的晶格常数，应力源柱结构162的材料的更大的晶格常数可以在竖直半导体沟道60中生成一次横向压缩应力(和横向压缩应变)以及二次竖直拉伸应力(和竖直拉伸应变)。应力源柱结构162的半导体材料可以通过保形沉积工艺来沉积，并且其中的任何掺杂剂可以例如通过原位掺杂来提供。应力源柱结构162的最顶部部分可以在形成漏极区63之前进行氧化。应力源柱结构162的最顶部部分可以转换成介电半导体氧化物帽盖部分163(例如，氧化硅、氧化锗、硅氧化锗、氧化镓等)，该介电半导体氧化物帽盖部分提供漏极区63与应力源柱结构162的剩余部分之间的电隔离，从而电隔离应力源柱结构162。应力源柱结构162是电浮置的。氧化硅衬垫161、应力源柱结构162和介电半导体氧化物帽盖部分163的邻接组共同构成电绝缘芯62。

参考图6，可以通过在图5F的处理步骤中省略氧化硅衬垫161的形成而从图5H所示的第一构型导出存储器开口填充结构58的第二构型。在这种情况下，在每个竖直半导体沟道60的基本上竖直的侧壁上直接形成应力源材料。在一个实施方案中，应力源材料为介电金属氧化物材料或氮化硅(即，应力源柱结构162基本上由介电金属氧化物材料或氮化硅组成)。

存储器开口49内的基座沟道部分11(如果存在的话)、存储器堆叠结构55、应力源柱结构162和漏极区63的每种组合在本文被称为处于第二构型的存储器开口填充结构58。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、应力源柱结构162和漏极区63的每种组合填充相应的支撑开口19并且构成处于第二构型的支撑柱结构。

参考图7A，示出了用于形成处于第三构型的存储器开口填充结构58的过程中示例性结构，该过程中示例性结构是通过在第二半导体沟道层602的物理上暴露的表面上直接沉积氮化硅衬垫261而从图5E所示的示例性结构导出的。定位在存储器开口49中的第一半导体沟道层601与第二半导体沟道层602的竖直延伸部分的每一组都构成竖直半导体沟道60。因此，在每个竖直半导体沟道60的内侧壁上直接形成氮化硅衬垫261。可以通过保形沉积工艺诸如低压化学气相沉积来沉积氮化硅衬垫261。氮化硅衬垫261的厚度可以在3nm至10nm的范围内，但是也可以使用更小和更大的厚度。

可以通过保形沉积非晶硅或多晶硅而在氮化硅衬垫261上形成硅层263L。可以选择硅层263L的厚度，使得在沉积硅层263L之后在每个存储器开口49内存在未填充的腔体。一般来讲，将无空隙硅氧化成热氧化硅会产生125％的体积膨胀。换句话讲，由硅材料部分生成的热氧化物的体积是由热氧化工艺消耗的原始硅体积的225％。在一个实施方案中，可以选择硅层263L的厚度，使得硅层263L在每个存储器开口内所占据的体积与在形成硅层263L之后的未填充体积的比率为约4:5。

参考图7B，执行热氧化工艺以将硅层263L转换成热氧化硅层262L，该热氧化硅层在每个存储器开口49内包括氧化硅部分。可以使用热氧化工艺，该热氧化工艺可以使用湿氧化工艺或干氧化工艺。热氧化硅层262L包含热氧化硅(其为其中硅原子与氧原子的比率为1:2的化学计量材料)并且基本上不含杂质材料诸如碳或氢，即包含原子浓度小于百万分之1的浓度的碳或氢。在其中硅层263L的厚度被选择成使得硅层263L在每个存储器开口内所占据的体积与在形成硅层263L之后的未填充体积的比率为约4:5的实施方案中，整个硅层263L可以转换成热氧化硅层262L，并且热氧化硅层262L可以填充存储器开口49内的剩余空隙。

在一个实施方案中，氮化硅衬垫261可以用作氧化停止结构。氮化硅衬垫261的氮化硅材料的氧化速率低于硅层263L中的硅的氧化速率。因此，热氧化工艺在热氧化工艺期间可以部分地消耗氮化硅衬垫261。氮化硅衬垫261的剩余部分可以在内侧壁处具有组成梯度，使得氮化硅衬垫261的在与热氧化硅层262L的界面处的表面部分包括氮氧化硅表面层，该氮氧化硅表面层包含可变原子浓度的氧原子，该可变原子浓度随着与热氧化硅层262L的界面的距离而减小。

参考图7C，可以例如通过从绝缘帽盖层70的顶表面上方进行凹陷蚀刻来移除热氧化硅层262L的水平部分。热氧化硅层262L的每个剩余部分构成基本上由热氧化硅组成的应力源柱结构262。氮化硅衬垫261的物理上暴露的部分可以例如通过湿法蚀刻来移除。氮化硅衬垫261和应力源柱结构262的每个邻接组构成定位在存储器开口49中的相应一个内的电隔离芯62。

第二半导体沟道层602的定位在绝缘帽盖层70的顶表面上方的水平部分可以通过可以采用凹陷蚀刻或化学机械平面化(CMP)的平面化工艺来移除。第二半导体沟道层602的每个剩余部分可以整体定位在存储器开口49内或者全部定位在支撑开口19内。第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。

应力源柱结构262向竖直半导体沟道60施加横向压缩应力和伴随的竖直拉伸应力。每个应力源柱结构262的横向范围都受到同一存储器开口49内的氮化硅衬垫261和竖直半导体沟道60限制。一般来讲，每个应力源柱结构262的横向范围都可以由至少一个基本上竖直的介电侧壁表面(诸如应力源柱结构262的圆柱形侧壁)限定，该至少一个基本上竖直的介电侧壁表面提供围绕应力源柱结构262的闭合周边。在一个实施方案中，每个应力源柱结构262都可以具有基本上圆柱形侧壁，该基本上圆柱形侧壁竖直延伸穿过交替堆叠(32,42)内的多个牺牲材料层42，该多个牺牲材料层可以包括牺牲材料层42中除牺牲材料层42中的最底部牺牲材料层之外的每个牺牲材料层。

应力源柱结构262可以基本上由热氧化硅组成。氮化硅衬垫261定位在竖直半导体沟道60与应力源柱结构262之间，并且接触竖直半导体沟道和应力源柱结构的侧壁。在一个实施方案中，每个应力源柱结构262都具有圆形圆柱形状或横向伸长的圆柱形状，并且竖直半导体沟道60横向围绕应力源柱结构262。存储器膜50横向围绕竖直半导体沟道60。每个应力源柱结构262都形成在竖直半导体沟道60的一侧上。应力源柱结构262可以直接形成在氮化硅衬垫261上。

参考图7D，每个应力源柱结构262的顶表面可以进一步凹陷入每个存储器开口内，例如通过凹陷蚀刻到定位在绝缘帽盖层70的顶表面和绝缘帽盖层70的底表面之间的深度。可以执行图5H的处理步骤以形成漏极区63。

存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、隧穿介电层、包括电荷存储层54的部分的多个存储器元件以及任选的阻挡介电层52的组合。存储器开口49内的基座沟道部分11(如果存在的话)、存储器堆叠结构55、氮化硅衬垫261、应力源柱结构262和漏极区63的每种组合在本文被称为处于第三构型的存储器开口填充结构58。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、氮化硅衬垫261、应力源柱结构262和漏极区63的每种组合填充相应的支撑开口19并且构成处于第三构型的支撑柱结构。

参考图8，示出了存储器开口填充结构58的第四构型，该第四构型可以通过修改图7B的处理步骤而从图7D所示的存储器开口填充结构58的第三构型导出。具体地讲，将硅层263L转换成热氧化硅层262L的热氧化工艺被延长，使得整个氮化硅衬垫261被转换成结合到热氧化硅层262L中的附加热氧化硅部分。在这种情况下，热氧化硅层262L直接接触第二半导体沟道层602，并且通过图案化热氧化硅层262L而形成的每个应力源柱结构262都接触相应的竖直半导体沟道60的基本上竖直的侧壁。在一个实施方案中，每个应力源柱结构262可以包括氮氧化硅表面层，该氮氧化硅表面层包含可变原子浓度的氮原子，该可变原子浓度随着与竖直半导体沟道60的界面的距离而减小。

存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、隧穿介电层、包括电荷存储层54的部分的多个存储器元件以及任选的阻挡介电层52的组合。存储器开口49内的基座沟道部分11(如果存在的话)、存储器堆叠结构55、应力源柱结构262和漏极区63的每种组合在本文被称为处于第四构型的存储器开口填充结构58。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、应力源柱结构262和漏极区63的每种组合填充相应的支撑开口19并且构成处于第四构型的支撑柱结构。

参考图9A，示出了用于形成处于第五构型的存储器开口填充结构58的过程中示例性结构。可以通过执行图5A至图5D的处理步骤而从图5D的示例性结构导出图9A的示例性结构，其中用第一半导体沟道层603替换图5C的第一半导体沟道层601。可以在相应的存储器膜50的内侧壁上形成每个第一半导体沟道层603。第一半导体沟道层603包含原子浓度大于98％的硅，并且不含锗或者包含原子浓度小于2％的锗。第一半导体沟道层603的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。在一个实施方案中，第一半导体沟道层603可以包含在1.0×10¹⁴/cm³至1.0×10¹⁸/cm³范围内的第一导电类型的电掺杂剂，但是也可以使用更低和更高的掺杂剂浓度。

在各种实施方案中，第一半导体沟道层603可以沉积为第一多晶半导体材料层，或者可以沉积为非晶半导体材料层。在其中第一半导体沟道层603沉积为非晶半导体材料层的实施方案中，第一半导体沟道层603可以保持非晶态，直到第二半导体沟道层沉积为止，或者可以随后在第二半导体沟道层沉积之前转换成第一多晶半导体材料层。在其中第一半导体沟道层603沉积为或转换成第一多晶半导体材料层的实施方案中，第一多晶半导体材料层的平均晶粒尺寸可以在第一半导体沟道层603的厚度的50％至300％的范围内。根据沉积温度和沉积速率，第一半导体沟道层603可以沉积为非晶材料层或多晶材料层。例如，可以使用在500摄氏度至575摄氏度范围内的沉积温度来沉积第一半导体沟道层603作为非晶材料层，或者可以使用在575摄氏度至625摄氏度范围内的沉积温度来沉积第一半导体沟道层603作为多晶材料层。

参考图9B，第二半导体沟道层604直接形成在基座沟道部分11的半导体表面上(或者如果基座沟道部分11被省略的话，形成在半导体衬底层10上)，并且直接形成在每个第一半导体沟道层603的内侧壁上。第二半导体沟道层604包含硅锗合金或基本上由硅锗合金组成，该硅锗合金包含原子浓度在3％至50％(诸如5％至30％)范围内的锗。第二半导体沟道层604可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第二半导体沟道层604的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。第二半导体沟道层604可以部分地填充每个存储器开口中的存储器腔体49’，或者可以完全地填充每个存储器开口中的腔体。根据沉积温度和沉积速率，第二半导体沟道层604可以沉积为非晶材料层或多晶材料层。例如，可以使用在475摄氏度至550摄氏度范围内的沉积温度来沉积第二半导体沟道层604作为非晶材料层，或者可以使用在525摄氏度至625摄氏度范围内的沉积温度来沉积第二半导体沟道层604作为多晶材料层。

在各种实施方案中，第二半导体沟道层604可以沉积为第二多晶半导体材料层，或者可以沉积为非晶半导体材料层。在其中第二半导体沟道层604沉积为非晶半导体材料层的实施方案中，第二半导体沟道层604可以随后通过后续退火工艺转换成第二多晶半导体材料层。第二多晶半导体材料层的晶粒可以在退火工艺期间形成为跨第一半导体沟道层603和第二半导体沟道层604之间的界面与第一多晶半导体材料层内的晶粒外延对准。在该实施方案中，在第二半导体沟道层604的硅锗合金沉积之后执行的退火工艺之后，第二半导体沟道层604的多晶晶粒可以与第一半导体沟道层603内的相应的多晶晶粒外延对准。在一个实施方案中，第一半导体沟道层603沉积为第一非晶半导体材料层，第二半导体沟道层604沉积为第二非晶半导体材料层，并且第一非晶半导体材料层和第二非晶半导体材料层在后续退火工艺期间分别转换成第一多晶半导体材料层和第二多晶半导体材料层。第二多晶半导体材料层的多晶晶粒与第一多晶半导体材料层中的相应的多晶晶粒接触并外延对准。

在其中第二半导体沟道层604沉积为第二多晶半导体材料层的实施方案中，第二多晶半导体材料层的晶粒可以在第二半导体沟道层604的沉积期间形成为跨第一半导体沟道层603与第二半导体沟道层604之间的界面与第一多晶半导体材料层内的晶粒外延对准。换句话讲，第二半导体沟道层604沉积为具有多晶晶粒的第二多晶半导体材料层，该多晶晶粒与第一半导体沟道层603中的相应的多晶晶粒接触并外延对准。在该实施方案中，在沉积硅锗合金时，第二半导体沟道层604的多晶晶粒可以与第一半导体沟道层603内的相应的多晶晶粒外延对准。

第一半导体沟道层603和第二半导体沟道层604的材料共同称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层603和第二半导体沟道层604中的所有半导体材料的集合。定位在存储器开口49中的第一半导体沟道层603与第二半导体沟道层604的竖直延伸部分的每一组都构成竖直半导体沟道60。

参考图9E，示出了用于在竖直半导体沟道60中的第一半导体沟道层603内生成竖直拉伸应力的机制。第一半导体沟道层603可以不含锗或者包含原子浓度小于2％的锗。这样，在形成第二半导体沟道层604之前结晶时，或者如果第一半导体沟道层603的非晶含硅材料将在不存在第二半导体沟道层604的情况下结晶，则第一半导体沟道层603的晶格常数为约0.5431nm(即，纯硅的晶格常数)。由于在第二半导体沟道层604的材料内存在锗原子，因此第二半导体沟道层604在无应力环境中的晶格常数可以在0.5437至0.5544的范围内。第二半导体沟道层604的晶粒与第一半导体沟道层603的晶粒之间的外延对准使第一半导体沟道层603内的晶体结构变形，并且沿着平行于第一半导体沟道层603和第二半导体沟道层604之间的界面的方向扩展晶格常数。由于第一半导体沟道层603与第二半导体沟道层604之间的界面平行于竖直方向，因此每个竖直半导体沟道60内的第一半导体沟道层603都处于竖直拉伸应力下。

参考图9C，可以在每个存储器开口49中的腔体内形成电隔离芯62。可以通过上述用于形成电隔离芯62的方法中的任一种来形成电隔离芯62。例如，电隔离芯62可以包括：氧化硅衬垫161和应力源柱结构162的组合(如在存储器开口填充结构58的第一构型中一样)；应力源柱结构162(如在存储器开口填充结构58的第二构型中一样)；氮化硅衬垫261和应力源柱结构262的组合(如在存储器开口填充结构58的第三构型中一样)；或应力源柱结构262(如在存储器开口填充结构58的第四构型中一样)。另选地，电隔离芯62可以包含未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃和/或可以基本上由未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃组成。第二半导体沟道层604的定位在绝缘帽盖层70的顶表面上方的水平部分可以通过凹陷蚀刻或通过化学机械平面化来移除。第一半导体沟道层603和第二半导体沟道层604的堆叠构成竖直NAND串的竖直半导体沟道60。

参考图9D，可以在竖直半导体沟道60的上端处形成漏极区63。每个竖直半导体沟道60都包括第一半导体沟道层603和第二半导体沟道层604。第一半导体沟道层603处于竖直拉伸应力下并且表现出应力诱导增强的载流子迁移率。

参考图10A，示出了示例性结构的构型，可以从图5E所示的示例性结构导出该构型。在一个实施方案中，牺牲材料层42的材料可以被选择成使得牺牲材料层42向在存储器开口49中将形成的存储器堆叠结构径向施加横向压缩应力。在形成竖直半导体沟道时，横向压缩应力在竖直半导体沟道中沿着竖直方向引起拉伸应力。在一个实施方案中，在图2的处理步骤处通过沉积生成横向压缩应力的生成压缩应力的牺牲材料来形成牺牲材料层42。随后可以在用导电层替换牺牲材料层42之前通过快速热退火(RTA)工艺来记住施加到存储器堆叠结构的横向压缩应力。

在一个实施方案中，牺牲材料层42包含生成压缩应力的氮化硅材料，该氮化硅材料向与牺牲材料层接触的材料部分施加具有在0.5GPa至5.0GPa范围内的量值的压缩应力。可以使用诸如硅烷、N₂O和NH₃的硅前体在等离子体增强化学气相沉积(PECVD)工艺中沉积生成压缩应力的氮化硅材料。图11示出了氮化硅层所生成的应力作为在氮化硅层的沉积期间所使用的N₂O/NH₃比率的函数。

参考图10B，可以在存储器腔体49’中形成至少一个电隔离芯材料层462L。至少一个电隔离芯材料层462L可以包括上文所述的氧化硅衬垫161和应力源材料层162L的组合、应力源材料层162L、氮化硅衬垫261和热氧化硅层262L的组合、或者热氧化硅层262L。在这种情况下，可以在每个竖直半导体沟道60的基本上竖直的侧壁上直接形成应力源材料。另选地，至少一个电隔离的芯材料层462L可以包含未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。

参考图10C，可以从包括绝缘帽盖层70的顶表面的水平平面上方移除至少一个电隔离芯材料层462L的水平部分。至少一个电隔离芯材料层462L的材料可以通过凹陷蚀刻竖直地凹陷到包括绝缘帽盖层70的顶表面的水平平面下方。至少一个电隔离芯材料层462L的每个剩余部分都构成电隔离芯62。可以在相应的存储器开口49中的腔体内形成每个电隔离芯62。可以通过上述用于形成电隔离芯62的方法中的任一种来形成电隔离芯62。例如，电隔离芯62可以包括：氧化硅衬垫161和应力源柱结构162的组合(如在存储器开口填充结构58的第一构型中一样)；应力源柱结构162(如在存储器开口填充结构58的第二构型中一样)；氮化硅衬垫261和应力源柱结构262的组合(如在存储器开口填充结构58的第三构型中一样)；或应力源柱结构262(如在存储器开口填充结构58的第四构型中一样)。另选地，电隔离芯62可以包含未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃和/或可以基本上由未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃组成。第二半导体沟道层604的定位在绝缘帽盖层70的顶表面上方的水平部分可以通过凹陷蚀刻或通过化学机械平面化来移除。第一半导体沟道层603和第二半导体沟道层604的堆叠构成竖直NAND串的竖直半导体沟道60。

参考图10D，可以在竖直半导体沟道60的上端处形成漏极区63。每个竖直半导体沟道60都包括第一半导体沟道层601和第二半导体沟道层602的组合，或第一半导体沟道层603和第二半导体沟道层604的组合。

可以执行应力记忆退火工艺以将竖直半导体沟道60的微结构状态永久地稳定在竖直拉伸状态，该竖直拉伸状态由竖直拉伸应变引起，该竖直拉伸应变由牺牲材料层42的生成压缩应力的氮化硅材料所施加的横向压缩应力引起。应力记忆退火工艺可以使用在950摄氏度至1,000摄氏度，诸如1,000摄氏度至1,075摄氏度的温度范围内执行的快速热退火。在随后移除牺牲材料层42并用导电层替换之后，保持竖直半导体沟道60的微结构状态的永久变化。

参考图12A和图12B，第一示例性结构的每个构型都包括分别位于存储器开口49内和支撑开口19内的存储器开口填充结构58和支撑柱结构20。可以在图4A和图4B的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可以在图4A和图4B的结构的每个支撑开口19内形成支撑柱结构20的实例。应力源柱结构(162,262,62)具有相应的圆形圆柱形状或相应的横向伸长的圆柱形状。竖直半导体沟道60横向围绕应力源柱结构(162,262,62)中的相应一个，并且存储器膜50横向围绕竖直半导体沟道60中的相应一个。

每个存储器堆叠结构55包括竖直半导体沟道60，该竖直半导体沟道可包括多个半导体沟道层(601,602)和存储器膜50。存储器膜50可以包括横向围绕竖直半导体沟道60的隧穿介电层56、横向围绕隧穿介电层56的电荷存储区的竖直堆叠(包括电荷存储层54)和任选的阻挡介电层52。虽然使用用于存储器堆叠结构的所示出的构型来描述本公开，但是本公开的各种实施方案的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60的不同层堆叠或结构的另选存储器堆叠结构。

接触级介电层73可以形成在绝缘层32和牺牲材料层42的交替堆叠(32,42)上方以及存储器堆叠结构55和支撑柱结构20上方。接触级介电层73包括与牺牲材料层42的介电材料不同的介电材料。例如，接触级介电层73可以包括氧化硅。接触级介电层73可以具有在50nm至500nm的范围内的厚度，但是也可以使用更小和更大的厚度。

光致抗蚀剂层(未示出)可以施加在接触级介电层73上，并且光刻图案化以在存储器堆叠结构55的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以使用各向异性蚀刻传递穿过接触级介电层73、交替堆叠(32,42)和/或后向阶梯式介电材料部分65，以形成背侧沟槽79，该背侧沟槽至少从接触级介电层73的顶表面竖直延伸至衬底(9,10)的顶表面，并且横向延伸穿过存储器阵列区100和楼梯区300。

在一个实施方案中，背侧沟槽79可以沿着第一水平方向hd1横向延伸，并且可以沿着垂直于第一水平方向hd1的第二水平方向hd2彼此横向地间隔。存储器堆叠结构55可以排列成沿着第一水平方向hd1延伸的行。漏极选择层级隔离结构72可以沿着第一水平方向hd1横向延伸。每个背侧沟槽79都可以具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。每个漏极选择层级隔离结构72都可以具有沿着垂直于第一水平方向hd1的竖直平面的均匀竖直横截面轮廓，该均匀竖直横截面轮廓不随沿着第一水平方向hd1的平移而变化。多行存储器堆叠结构55可以定位在相邻的一对背侧沟槽79和漏极选择层级隔离结构72之间，或者位于相邻的一对漏极选择层级隔离结构72之间。在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。可以例如通过灰化来移除光致抗蚀剂层。

参考图13和图14A，可以例如使用蚀刻工艺将蚀刻剂引入到背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。图14A示出了图13的第一示例性结构的区。背侧凹陷部43形成在从中移除牺牲材料层42的体积中。牺牲材料层42的第二材料可对于绝缘层32的第一材料、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层材料选择性地移除。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。

以对第一材料和存储器膜50的最外层有选择性的方式移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包含氮化硅，则蚀刻工艺可以是将第一示例性结构浸入包括磷酸的湿蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺以对氧化硅、硅和本领域中所使用的各种其他材料有选择性的方式蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。

每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的垂直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。

多个背侧凹陷部43中的每一个可基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由下层绝缘层32的顶部表面和覆盖绝缘层32的底部表面垂直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。

可通过将半导体材料热转换和/或等离子体转换成介电材料来将任选的基座沟道部分11和半导体材料层10的物理地暴露的表面部分转换成介电材料部分。例如，可以使用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状介电间隔物316，并将半导体材料层10的每个物理上暴露的表面部分转换成平面介电部分616。在一个实施方案中，每个管状介电间隔物316可以拓扑同胚于环面即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状介电间隔物316包括介电材料，该介电材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物316的材料是介电材料。在一个实施方案中，管状介电间隔物316可包括基座沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面的介电部分616包括介电材料，该介电材料包括与半导体材料层相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得平面的介电部分616的材料是介电材料。在一个实施方案中，平面的介电部分616可以包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。

参考图14B，可以任选地形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层44是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层44。

背侧阻挡介电层44可以形成在背侧凹陷部43中和背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在背侧凹陷部43内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。如果形成背侧阻挡介电层44，那么在形成背侧阻挡介电层44之前形成管状介电间隔物316和平面的介电部分616是任选的。在一个实施方案中，背侧阻挡介电层44可以通过诸如原子层沉积(ALD)的保形沉积工艺形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以使用更小和更大的厚度。

背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或另外地，背侧阻挡介电层44可以包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡介电层44。背侧阻挡介电层44形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠结构55的侧壁表面的物理地暴露于背侧凹陷部43的部分以及平面介电部分616的顶表面上。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44的部分内。

参考图14C，金属阻挡层46A可以沉积在背侧凹陷部43中。金属阻挡层46A包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层46A可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层46A可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层46A的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以使用更小和更大的厚度。在一个实施方案中，金属阻挡层46A可以基本上由导电金属氮化物诸如TiN组成。

参考图14D和图15，金属填充材料沉积在多个背侧凹陷部43中、沉积在该至少一个背侧沟槽79的侧壁上并且沉积在接触级介电层73的顶表面上方，以形成金属填充材料层46B。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层46B可以基本上由至少一种元素金属构成。金属填充材料层46B的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46B可以基本上由单个元素金属构成。在一个实施方案中，金属填充材料层46B可以使用含氟前体气体诸如WF₆进行沉积。在一个实施方案中，金属填充材料层46B可以是包括残余级氟原子作为杂质的钨层。金属填充材料层46B通过金属阻挡层46A与绝缘层32和存储器堆叠结构55间隔开，金属阻挡层46A是阻止氟原子扩散穿过其中的金属阻挡层。

多个导电层46可形成在多个背侧凹陷部43中，并且连续导电材料层46L可形成在每个背侧沟槽79的侧壁上以及接触级介电层73上方。每个导电层46包括定位在竖直相邻的一对介电材料层诸如一对绝缘层32之间的金属阻挡层46A的一部分和金属填充材料层46B的一部分。连续导电材料层46L包括定位在背侧沟槽79中或接触级介电层73上方的金属阻挡层46A的连续部分和金属填充材料层46B的连续部分。

每个牺牲材料层42可被导电层46替换。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44和连续导电材料层46L的部分中。管状介电间隔物316横向围绕基座沟道部分11。在形成导电层46时，最底部导电层46横向围绕每个管状介电间隔物316。

参考图16A和图16B，连续的导电材料层46L的沉积的金属材料例如通过各向同性湿法蚀刻、各向异性干法蚀刻或其组合从每个背侧沟槽79的侧壁和从接触级介电层73上方回蚀刻。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。

每个导电层46可以用作定位在同一层级处的多个控制栅极电极和与定位在同一层级处的多个控制栅极电极电互连(即电连接)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。

在一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可以是选择性的。在这种情况下，背侧阻挡介电层44的水平部分可以存在于每个背侧沟槽79的底部。在另一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可能是不具有选择性的，或者可以不使用背侧阻挡介电层44。可以在移除连续的导电材料层46L期间移除平面介电部分616。背侧腔体79’存在于每个背侧沟槽79内。

参考图17A和图17B，可以通过保形沉积工艺在背侧沟槽79中并且在接触级介电层73上方形成绝缘材料层。第一示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以使用更小和更大的厚度。

如果存在背侧阻挡介电层44，则绝缘材料层可以直接形成在背侧阻挡介电层44的表面上，并且直接形成在导电层46的侧壁上。如果不使用背侧阻挡介电层44，则绝缘材料层可以直接形成在绝缘层32的侧壁上，并且直接形成在导电层46的侧壁上。

执行各向异性蚀刻以从接触级介电层73上方和每个背侧沟槽79的底部去除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体79’存在于由每个绝缘间隔物74围绕的体积内。半导体材料层10的顶表面可物理地暴露在每个背侧沟槽79的底部处。

通过将电掺杂剂注入半导体材料层10的物理地暴露的表面部分中，可以在每个背侧腔体79’下方的半导体材料层10的表面部分处形成源极区61。每个源极区61形成在衬底(9,10)的表面部分中，该表面部分位于穿过绝缘间隔物74的相应开口下方。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有大于穿过绝缘间隔物74的开口的横向范围的横向范围。

半导体材料层10的在源极区61和该多个基座沟道部分11之间延伸的上部部分构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应基座沟道部分11连接到多个竖直半导体沟道60。水平半导体沟道59接触源极区61和该多个基座沟道部分11。在交替堆叠体(32,46)内形成导电层46时提供的最底部导电层46可以包括场效应晶体管的选择栅极电极。每个源极区61形成在衬底(9,10)的上部部分中。半导体沟道(59，11，60)在每个源极区61和相应一组漏极区63之间延伸。半导体沟道(59,11,60)包括存储器堆叠结构55的竖直半导体沟道60。

背侧接触通孔结构76可形成在每个背侧腔体79’内。每个接触通孔结构76可以填充相应腔体79’。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体79’)中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可以包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫76A的厚度可以在3nm至30nm的范围内，但是也可以使用更小和更大的厚度。导电填充材料部分76B可以包括金属或金属合金。例如，导电填充材料部分76B可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。

可以将覆盖在交替堆叠(32,46)上面的接触级介电层73用作停止层来平面化该至少一种导电材料。如果使用化学机械平面化(CMP)工艺，则接触级介电层73可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。

背侧接触通孔结构76延伸穿过交替叠层(32,46)，并且接触源极区61的顶表面。如果使用背侧阻挡介电层44，则背侧接触通孔结构76可以接触背侧阻挡介电层44的侧壁。

根据本公开的一个方面，在图14D、图15、图16A和图16B的处理步骤处形成的导电层46可以是施加压缩应力的金属材料。存储器堆叠结构55被包括在导电层46内并且竖直地延伸。由于存储器堆叠结构55的竖直延伸的几何形状，导电层46向存储器堆叠结构55施加横向压缩应力。由于泊松效应，由导电层46施加的横向压缩应力在每个竖直半导体沟道60内引起竖直拉伸应力。在一个实施方案中，导电层46可以向竖直半导体沟道60施加量值在3GPa至9.0GPa范围内的横向压缩应力，这在每个竖直半导体沟道60内引起竖直拉伸应力。竖直半导体沟道60内的竖直拉伸应力引起竖直半导体沟道60的半导体材料内的载流子迁移率增强。

可以执行应力记忆退火工艺以将竖直半导体沟道60的微结构状态永久地稳定在竖直拉伸状态，该竖直拉伸状态由导电层46所施加的横向压缩应力引起的竖直拉伸应变引起。应力记忆退火工艺可以使用在950摄氏度至1,000摄氏度，诸如1,000摄氏度至1,075摄氏度的温度范围内执行的快速热退火。在随后移除牺牲材料层42并用导电层替换之后，保持竖直半导体沟道60的微结构状态的永久变化。

一般来讲，可以执行应力记忆过程以提供具有较高载流子迁移率的三维存储器器件。在三维存储器器件中，在衬底(9,10)上方形成绝缘层32和牺牲材料层42的交替堆叠。存储器开口49穿过交替堆叠(32,42)形成，并且存储器堆叠结构55形成在存储器开口49中。每个存储器堆叠结构55都包括存储器膜50和竖直半导体沟道60，该存储器膜含有定位在牺牲材料层42的层级处的存储器元件的竖直堆叠，该竖直半导体沟道接触存储器膜50。将牺牲材料层42用导电层46替换。向存储器堆叠结构55中的竖直半导体沟道60施加横向压缩应力。该横向压缩应力在竖直半导体沟道中60沿着竖直方向引起拉伸应力。存储器堆叠结构55的横向压缩应力可以由导电层46提供。具体地讲，通过移除牺牲材料层42来形成背侧凹陷部43并在背侧凹陷部内沉积生成压缩应力的导电材料以形成导电层46。该生成压缩应力的导电材料包括横向围绕存储器堆叠结构55的生成压缩应力的金属诸如钨。

参考图18A和图18B，附加的接触通孔结构(88,86,8P)可以穿过接触级介电层73以及任选地穿过后向阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触级介电层73形成。字线接触通孔结构86可穿过接触级介电层73以及穿过后向阶梯式介电材料部分65形成在导电层46上。外围器件接触通孔结构8P可以通过后向阶梯式介电材料部分65直接形成在外围器件的相应节点上。

参考图19A和图19B，示出了根据本公开的实施方案的包括分裂单元三维存储器元件的第二示例性结构。可以通过使用每个存储器开口49的水平横截面形状的伸长形状(诸如卵形或椭圆形的形状)执行第一示例性结构的处理步骤来形成图19A和图19B的第二示例性结构。在形成第一实施方案的任何构型的第二半导体沟道层(602,604)之后，可以在绝缘帽盖层70上方施加光致抗蚀剂层，并且对其进行光刻图案化以在光致抗蚀剂层中形成线形开口。光致抗蚀剂层中的存储器开口49和线形开口的位置被选择成使得线形开口延伸穿过相应组的存储器开口的中心部分。可以穿过交替堆叠(32,42)并且穿过每个存储器开口49的中心区形成线沟槽。每个线沟槽可以具有延伸穿过交替堆叠(32,42)的每个层和一行存储器开口49的一对基本上竖直的侧壁。

在线沟槽的每一个内形成电隔离芯62。每个电隔离芯62可以包含用于第一示例性结构的电隔离芯62的任何材料或材料的任何组合。例如，每个电隔离芯62可以包括：氧化硅衬垫161和应力源柱结构162的组合(如在第一示例性结构的存储器开口填充结构58的第一构型中一样)；应力源柱结构162(如在第一示例性结构的存储器开口填充结构58的第二构型中一样)；氮化硅衬垫261和应力源柱结构262的组合(如在第一示例性结构的存储器开口填充结构58的第三构型中一样)；或应力源柱结构262(如在第一示例性结构的存储器开口填充结构58的第四构型中一样)。另选地，电隔离芯62可以包含未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃和/或可以基本上由未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃组成。随后，可以在电隔离芯62上方形成漏极区63。具体地，可以在形成在相应的存储器开口内的一对竖直半导体沟道60的上端上形成每个漏极区63。电隔离芯62可以向竖直半导体沟道60施加横向压缩应力和竖直拉伸应力，如在第一示例性结构中那样。在一个实施方案中，半导体沟道60中的每一个可以包括第一半导体沟道层603和第二半导体沟道层604的横向堆叠，如在第一示例性结构的第五构型中那样。

此外，可以在第二示例性结构上使用可以用于第一示例性结构的应力记忆方法中的任一种。在第二示例性结构中，可以由牺牲材料层42施加横向压缩应力并且在应力记忆退火工艺期间在竖直半导体沟道60中记住该横向压缩应力。另选地，可以由导电层46(其替换牺牲材料层42)施加横向压缩应力并且在应力记忆退火工艺期间在竖直半导体沟道60中记住该横向压缩应力。

一般来讲，第二示例性结构的分裂单元构型的存储器单元可以包括半圆柱形外侧壁表面，该半圆柱形外侧壁表面可以是阻挡介电层52的外侧壁表面。电隔离芯62填充每个线沟槽。每个应力源柱结构(162,262,62)可以包括一对平坦侧壁，该对平坦侧壁竖直延伸穿过导电层46的所有层级并且在该对平坦侧壁之间以均匀的横向分离距离(例如，横向宽度)横向延伸。在其中不使用氧化硅衬垫161或氮化硅衬垫262的实施方案中，应力源柱结构(162,262,62)接触两行存储器膜50。在其中在每个电隔离芯62中使用氧化硅衬垫161或氮化硅衬垫262的实施方案中，应力源柱结构(162,262,62)可以通过氧化硅衬垫161或氮化硅衬垫262与两行存储器膜50横向间隔开。

参考图20A和图20B，示出了根据本公开的实施方案的第三示例性结构。第三示例性结构包括平坦单元三维存储器元件，可以通过形成沿着第一水平方向hd1横向延伸并且沿着垂直于第一水平方向hd1的第二水平方向hd2横向间隔开的线沟槽来提供这些平坦单元三维存储器元件。

代替第一示例性结构的存储器开口，在线沟槽中形成阻挡介电层52、电荷存储层54、隧穿介电层56、第一半导体沟道层(601,603)和第二半导体沟道层(602,604)。可以在第三示例性结构上方施加光致抗蚀剂层，并且可以穿过光致抗蚀剂层形成分立的矩形开口的二维阵列。可以穿过线沟槽形成柱沟槽的二维阵列，使得阻挡介电层52、电荷存储层54、隧穿介电层56、第一半导体沟道层(601,603)和第二半导体沟道层(602,604)的每一组材料部分分成分立的材料部分，这些分立的材料部分由柱沟槽沿着第一水平方向hd1横向间隔开。楼梯区300中的柱沟槽可以沿着第一水平方向hd1横向伸长。随后例如通过灰化来移除光致抗蚀剂层。在每个线沟槽内形成具有横向起伏的宽度的空隙。

在具有相应的横向起伏的宽度的空隙中的每一个内形成电隔离芯62。每个电隔离芯62可以包含用于第一示例性结构的电隔离芯62的任何材料或材料的任何组合。例如，每个电隔离芯62可以包括：氧化硅衬垫161和应力源柱结构162的组合(如在第一示例性结构的存储器开口填充结构58的第一构型中一样)；应力源柱结构162(如在第一示例性结构的存储器开口填充结构58的第二构型中一样)；氮化硅衬垫261和应力源柱结构262的组合(如在第一示例性结构的存储器开口填充结构58的第三构型中一样)；或应力源柱结构262(如在第一示例性结构的存储器开口填充结构58的第四构型中一样)。另选地，电隔离芯62可以包含未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃和/或可以基本上由未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃组成。随后，可以在电隔离芯62上方形成漏极区63。具体地，可以在形成在相应的存储器开口内的一对竖直半导体沟道60的上端上形成每个漏极区63。电隔离芯62可以向竖直半导体沟道60施加横向压缩应力和竖直拉伸应力，如在第一示例性结构中那样。在一个实施方案中，半导体沟道60中的每一个可以包括第一半导体沟道层603和第二半导体沟道层604的横向堆叠，如在第一示例性结构的第五构型中那样。

此外，可以在第三示例性结构上使用可以用于第一示例性结构的应力记忆方法中的任一种。在第三示例性结构中，可以由牺牲材料层42施加横向压缩应力并且在应力记忆退火工艺期间在竖直半导体沟道60中记住该横向压缩应力。另选地，可以由导电层46(其替换牺牲材料层42)施加横向压缩应力并且在应力记忆退火工艺期间在竖直半导体沟道60中记住该横向压缩应力。

可以穿过电隔离芯62的各部分形成分立的背侧开口，代替第一示例性结构的背侧沟槽。可以在每个背侧开口内形成绝缘间隔物74和背侧接触通孔结构76。

一般来讲，第三示例性结构的平坦单元构型中的存储器单元可以包括平坦的外侧壁表面，该平坦的外侧壁表面可以是阻挡介电层52的外侧壁表面。电隔离芯62接触存储器单元的两行竖直堆叠。每个存储器膜50可以包括一对基本上竖直的平坦侧壁表面，该对基本上竖直的平坦侧壁表面可以在一侧上接触绝缘层32和导电层46的交替堆叠，并且在另一侧上接触竖直半导体沟道60。电隔离芯62中的每个应力源柱结构(162,262,62)可以包括一对横向起伏的纵向侧壁，该对横向起伏的纵向侧壁竖直延伸穿过导电层46的所有层级并且沿着第二水平方向hd2以起伏的横向分离距离横向间隔开。

在其中不使用氧化硅衬垫161或氮化硅衬垫262的实施方案中，应力源柱结构(162,262,62)接触两行竖直半导体沟道60和两行存储器膜50。在其中在每个电隔离芯62中使用氧化硅衬垫161或氮化硅衬垫262的实施方案中，应力源柱结构(162,262,62)可以通过氧化硅衬垫161或氮化硅衬垫262与两行竖直半导体沟道60和两行存储器膜50横向间隔开。

参考与第一示例性结构、第二示例性结构和第三示例性结构相关的所有附图并且根据本公开的各种实施方案，提供了一种三维存储器器件。该三维存储器器件包括：绝缘层32和导电层46的交替堆叠，该交替堆叠定位在衬底(9,10)上方；存储器堆叠结构55，该存储器堆叠结构竖直延伸穿过交替堆叠(32,46)，其中存储器堆叠结构55包括存储器膜50和竖直半导体沟道60，该存储器膜含有定位在导电层46的层级处的存储器元件的竖直堆叠，该竖直半导体沟道接触存储器膜50；以及应力源柱结构(162,262,62)，该应力源柱结构定位在竖直半导体沟道60的一侧上，其中：应力源柱结构(162,262,62)向竖直半导体沟道60施加竖直拉伸应力；应力源柱结构(162,262,62)的横向范围由至少一个基本上竖直的介电侧壁表面限定，该至少一个基本上竖直的介电侧壁表面提供围绕应力源柱结构(162,262,62)的闭合周边；应力源柱结构(162,262,62)基本上由应力源材料组成并且其中不包含除应力源材料之外的任何固体或液体材料；并且该应力源材料选自介电金属氧化物材料、在应力下沉积的氮化硅、热氧化硅或具有比竖直半导体沟道的晶格常数更大的晶格常数的半导体材料。氮化硅可以有意地在压缩或拉伸应力下沉积，如图11所示和如上所述。氮化硅可以有意地在拉伸应力下沉积，使得其向半导体沟道施加量值在0.5GPa至5.0GPa的范围内的压缩应力。

在一个实施方案中，应力源材料选自氧化钽、氧化铝、氧化铪、硅酸铝和硅酸铪。在一个实施方案中，应力源材料为介电金属氧化物材料，并且应力源柱结构(162,262,62)直接接触竖直半导体沟道60的基本上竖直的侧壁。

在一个实施方案中，应力源材料为介电金属氧化物材料，并且氧化硅衬垫161定位在竖直半导体沟道60与应力源柱结构162之间并且接触竖直半导体沟道和应力源柱结构的侧壁。

在一个实施方案中，应力源材料是在应力下沉积的氮化硅，并且应力源柱结构(162,262,62)直接接触竖直半导体沟道60中的相应一个的基本上竖直的侧壁。

在一个实施方案中，应力源材料为热氧化硅并且应力源柱结构(162,262,62)直接接触竖直半导体沟道60中的相应一个的基本上竖直的侧壁。

在一个实施方案中，应力源材料为热氧化硅；并且氮化硅衬垫261定位在竖直半导体沟道60与应力源柱结构262之间并且接触竖直半导体沟道和应力源柱结构的侧壁。

在一个实施方案中，竖直半导体沟道60包含本征多晶硅或p型掺杂多晶硅，该本征多晶硅或p型掺杂多晶硅具有小于1×10¹⁷cm^-3的硼掺杂浓度，并且应力源材料为与具有小于1×10¹⁷cm^-3的硼掺杂浓度的本征多晶硅或p型掺杂多晶硅相比晶格常数更大的半导体材料。

在一个实施方案中，应力源柱结构(162,262,62)具有圆形圆柱形状或横向伸长的圆柱形状；竖直半导体沟道60横向围绕应力源柱结构(162,262,62)；并且存储器膜50横向围绕竖直半导体沟道60。

在一个实施方案中，该存储器单元包括半圆柱形外侧壁表面；应力源柱结构(162,262,62)包括一对平坦侧壁，该对平坦侧壁竖直延伸穿过导电层46的所有层级并且在该对平坦侧壁之间以均匀的横向分离距离横向延伸。

在一个实施方案中，存储器膜50包括一对基本上竖直的平坦侧壁表面；应力源柱结构(162,262,62)包括一对横向起伏的纵向侧壁，该对纵向侧壁竖直延伸穿过导电层的所有层级并且以起伏的横向间隔距离横向间隔开。

参考图21A至图21C，示出根据本公开的第一实施方案的第四示例性结构。第四示例性结构包括衬底8和在其上形成的半导体器件710。衬底8包括至少其上部部分处的衬底半导体层9。可以在衬底半导体层9的上部部分中形成浅沟槽隔离结构720，以在半导体器件间提供电隔离。半导体器件710可以包括例如场效应晶体管，这些场效应晶体管包括相应的晶体管有源区742(即，源极区和漏极区)、沟道区746和栅极结构750。场效应晶体管可以以CMOS配置布置。每个栅极结构750可以包括例如栅极电介质752、栅极电极754、介电栅极间隔物756和栅极帽盖电介质758。半导体器件可以包括任何半导体电路，以支持随后要形成的存储器结构的操作，该半导体电路通常被称为驱动器电路，该驱动器电路也被称为外围电路。如本文所用，外围电路是指字线解码器电路、字线切换电路、位线解码器电路、位线感测和/或切换电路、电源供应/分配电路、数据缓冲器和/或锁存器中的任何一者、每一者或全部，或者可以是可在存储器器件的存储器阵列结构外部实现的任何其他半导体电路。例如，半导体器件可以包括用于电偏置随后要形成的三维存储器结构的字线的字线切换器件。

在半导体器件上方形成介电材料层，介电材料层在本文被称为较低层级介电材料层760。较低层级介电材料层760可以包括例如介电衬垫762(诸如阻挡移动离子的扩散和/或向下面的结构施加适当应力的氮化硅衬垫)、覆盖在介电衬垫762上面的第一介电材料层764、覆盖在第一介电材料层764上面的氮化硅层(例如，氢扩散阻挡层)766以及至少一个第二介电层768。

介电层堆叠(其包括较低层级介电材料层760)用作较低层级金属互连结构780的矩阵，这些较低层级金属互连结构在半导体器件和随后要形成的直通存储器层级接触通孔结构的着落垫的各个节点之间提供电气布线。较低层级金属互连结构780包括在较低层级介电材料层760的介电层堆叠内，并且包括定位在氮化硅层766的底表面下方并且任选地接触氮化硅层的底表面的较低层级金属线结构。

例如，较低层级金属互连结构780可以包括在第一介电材料层764内。第一介电材料层764可以是多个介电材料层，其中顺序地包括较低层级金属互连结构780的各种元件。第一介电材料层764中的每一者可以包含掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅、氮氧化硅和介电金属氧化物(诸如氧化铝)中的任一者。在一个实施方案中，第一介电材料层764可以包含介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。较低层级金属互连结构780可以包括各种器件接触通孔结构782(例如，接触器件的相应的源极和漏极节点或栅极电极触点的源极电极和漏极电极)、中间较低层级金属线结构784、较低层级金属通孔结构786和着落垫层级金属线结构788，着落垫层级金属线结构被配置为用作随后要形成的直通存储器层级通孔结构的着落垫。

可以在第一介电材料层764(其可以为多个介电材料层)的最顶部介电材料层内形成着落垫层级金属线结构788。较低层级金属互连结构780中的每一个都可以包括金属氮化物衬垫和金属填充结构。着落垫层级金属线结构788的顶表面和第一介电材料层764的最顶部表面可以通过平面化工艺诸如化学机械平面化来平面化。可以在着落垫层级金属线结构788的顶表面和第一介电材料层764的最顶部表面上直接形成氮化硅层766。

至少一个第二介电材料层768可以包括单个介电材料层或多个介电材料层。至少一个第二介电材料层768中的每一个可以包含掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃和有机硅酸盐玻璃中的任一者。在一个实施方案中，至少一个第二介电材料层768可以包括介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。

平面牺牲材料层101和过程中源极层级材料层110’可以以某种图案形成在至少一个第二介电材料层768上方。平面牺牲材料层101包含对于至少一个第二介电材料层768的最顶部层的材料以及对于过程中源极层级材料层110’的最底部层可以选择性地移除的材料。在一个实施方案中，平面牺牲材料层101可以包含未掺杂非晶硅、锗或锗的原子百分比大于20％的硅锗合金、非晶碳、有机硅酸盐玻璃、硼硅酸盐玻璃、有机聚合物或硅基聚合物。平面牺牲材料层101的厚度可以在5nm至100nm的范围内，但是也可以使用更小和更大的厚度。

过程中源极层级材料层110’可以包括随后被修改以形成源极层级材料层的各种层。源极层级材料层在形成时包括源极接触层，该源极接触层用作三维存储器器件的竖直场效应晶体管的公共源极区。在一个实施方案中，过程中源极层级材料层10’可以从底部到顶部包括较低源极层级半导体层112、较低牺牲衬垫103、源极层级牺牲层104、较高牺牲衬垫105、较高源极层级半导体层116、源极层级绝缘层117和任选的源极选择层级导电层118。

较低源极层级半导体层112和较高源极层级半导体层116可以包含掺杂半导体材料，诸如掺杂多晶硅或掺杂非晶硅。较低源极层级半导体层112和较高源极层级半导体层116的导电类型可以与随后要形成的竖直半导体沟道的导电性相反。例如，如果随后要形成的竖直半导体沟道具有第一导电类型的掺杂，则较低源极层级半导体层112和较高源极层级半导体层116具有与第一导电类型相反的第二导电类型的掺杂。较低源极层级半导体层112和较高源极层级半导体层116中的每一者的厚度可以在10nm至300nm诸如20nm至150nm的范围内，但是也可以使用更小和更大的厚度。

源极层级牺牲层104包含对于较低牺牲衬垫103和较高牺牲衬垫105可以选择性地移除的牺牲材料。在一个实施方案中，源极层级牺牲层104可以包含半导体材料，诸如未掺杂非晶硅或锗的原子浓度大于20％的硅锗合金。源极层级牺牲层104的厚度可以在30nm至400nm诸如60nm至200nm的范围内，但是也可以使用更小和更大的厚度。

较低牺牲衬垫103和较高牺牲衬垫105包含可以在移除源极层级牺牲层104期间用作蚀刻停止材料的材料。例如，较低牺牲衬垫103和较高牺牲衬垫105可以包含氧化硅、氮化硅和/或介电金属氧化物。在一个实施方案中，较低牺牲衬垫103和较高牺牲衬垫105中的每一者可以包含厚度在2nm至30nm范围内的氧化硅层，但是也可以使用更小和更大的厚度。

源极层级绝缘层117可以包含介电材料，诸如氧化硅。源极层级绝缘层117的厚度可以在20nm至400nm诸如40nm至200nm的范围内，但是也可以使用更小和更大的厚度。任选的源极选择层级导电层118可以包含可以用作源极选择层级栅极电极的导电材料。例如，任选的源极选择层级导电层118可以包含掺杂半导体材料诸如掺杂多晶硅或掺杂非晶硅，该掺杂半导体材料随后可以通过退火工艺转换成掺杂多晶硅。任选的源极选择层级导电层118的厚度可以在30nm至200nm诸如60nm至100nm的范围内，但是也可以使用更小和更大的厚度。

过程中源极层级材料层110’可以形成在衬底8(例如，硅晶圆)上的半导体器件的子集的正上方。如本文所用，如果第一元件定位在包括第二元件的最顶部表面和第一元件的区域的水平平面上方并且第二元件的区域在平面图中具有区域重叠(即，沿着垂直于衬底8的顶表面的竖直平面或方向)，则第一元件定位在第二元件“正上方”。

可以对平面牺牲材料层101和过程中源极层级材料层110’进行图案化以在其中随后要形成直通存储器层级接触通孔结构和直通介电接触通孔结构的区域中提供开口。平面牺牲材料层101和过程中源极层级材料层110’的堆叠的图案化部分存在于每个存储器阵列区100中，在每个存储器阵列区中随后将形成三维存储器堆叠结构。至少一个第二介电材料层768可以包括：毯覆层部分，该毯覆层部分在平面牺牲材料层101和过程中源极层级材料层110’的下面；以及图案化部分，该图案化部分填充平面牺牲材料层101和过程中源极层级材料层110’的图案化部分内的间隙。

可以对平面牺牲材料层101和过程中源极层级材料层110’进行图案化，使得开口在其中随后要形成接触字线导电层的接触通孔结构的楼梯区300上方延伸。在一个实施方案中，楼梯区300可以沿着第一水平方向hd1与存储器阵列区100横向间隔开。垂直于第一水平方向hd1的水平方向在本文称为第二水平方向hd2。在一个实施方案中，可以在存储器阵列区100的区域内形成平面牺牲材料层101和过程中源极层级材料层110’中的附加开口，在存储器阵列区的区域中随后将形成包括存储器堆叠结构的三维存储器阵列。随后填充有场介电材料部分的外围器件区700可以邻近楼梯区300提供。外围区400可以邻近楼梯区300提供。

半导体器件710以及较低层级介电层760和较低层级金属互连结构780的组合的区在本文被称为下面的外围器件区700，其定位在随后要形成的存储器层级组件下方并且包括用于存储器层级组件的外围器件。较低层级金属互连结构780包括在较低层级介电层760中。

较低层级金属互连结构780可以电连接到半导体器件710(例如，CMOS器件)的有源节点(例如，晶体管有源区742或栅极电极754)，并且定位在较低层级介电层760的层级处。随后可以在较低层级金属互连结构780上直接形成直通存储器层级接触通孔结构，以提供与随后要形成的存储器器件的电连接。在一个实施方案中，较低层级金属互连结构780的图案可以被选择成使得着落垫层级金属线结构788(其为定位在较低层级金属互连结构780的最顶部部分处的较低层级金属互连结构780的子集)可以为随后要形成的直通存储器层级接触通孔结构提供着落垫结构。

参见图22，随后形成第一材料层和第二材料层的交替堆叠。每个第一材料层可包括第一材料，并且每个第二材料层可包括不同于第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠上方形成材料层的至少另一个交替堆叠的情况下，交替堆叠在本文被称为第一层交替堆叠。第一层交替堆叠的层级在本文被称为第一层层级，并且在第一层层级正上方随后要形成的交替堆叠的层级在本文被称为第二层层级等等。

第一层交替堆叠可以包括作为第一材料层的第一绝缘层132和作为第二材料层的第一间隔物材料层。在一个实施方案中，第一间隔物材料层可以是随后被导电层替换的牺牲材料层。在另一个实施方案中，第一间隔物材料层可以是随后不被其他层替换的导电层。虽然使用其中牺牲材料层被导电层替换的实施方案描述了本公开，但其他实施方案将间隔物材料层形成为导电层(从而消除了执行替换过程的需要)。

在一个实施方案中，第一材料层和第二材料层可以分别是第一绝缘层132和第一牺牲材料层142。在一个实施方案中，每个第一绝缘层132可包括第一绝缘材料，并且每个第一牺牲材料层142可包括第一牺牲材料。在过程中源极层级材料层110’上方形成交替的多个第一绝缘层132和第一牺牲材料层142。如本文所用，“牺牲材料”是指在后续处理步骤期间被移除的材料。

如本文所用，第一元件和第二元件的交替堆叠是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个层内周期性地重复的单元。

第一层交替堆叠(132,142)可以包括由第一材料构成的第一绝缘层132，以及由第二材料构成的第一牺牲材料层142，第二材料与第一材料不同。第一绝缘层132的第一材料可以是至少一种绝缘材料。可以用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，第一绝缘层132的第一材料可以是氧化硅。

第一牺牲材料层142的第二材料是牺牲材料，其可以对于第一绝缘层132的第一材料选择性地被移除。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。

第一牺牲材料层142可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极代替第一牺牲材料层142的第二材料，导电电极可以用作例如竖直NAND器件的控制栅电极。在一个实施方案中，第一牺牲材料层142可以是包括氮化硅的材料层。

在一个实施方案中，第一绝缘层132可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可以例如通过化学气相沉积(CVD)来沉积第一绝缘层132的第一材料。例如，如果将氧化硅用于第一绝缘层132，则可以使用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可以形成第一牺牲材料层142的第二材料，例如，通过CVD或原子层沉积(ALD)。

第一绝缘层132和第一牺牲材料层142的厚度可以在20nm至50nm的范围内，但是对于每个第一绝缘层132和每个第一牺牲材料层142可以使用更小和更大的厚度。第一绝缘层132和第一牺牲材料层142对的重复次数可以在2至1,024的范围内，并且典型地在8至256的范围内，但是也可以使用更多的重复次数。在一个实施方案中，第一层交替堆叠(132,142)中的每个第一牺牲材料层142可以具有在每个相应的第一牺牲材料层142内基本上不变的均匀厚度。

第一绝缘帽盖层170随后形成在第一层交替堆叠(132,142)上方。第一绝缘帽盖层170包含介电材料，该介电材料可以是可以用于第一绝缘层132的任何介电材料。在一个实施方案中，第一绝缘帽盖层170包含与第一绝缘层132相同的介电材料。第一绝缘帽盖层170的厚度可以在20nm至300nm的范围内，但是也可以使用更小和更大的厚度。

参考图23，可以对第一绝缘帽盖层170和第一层交替堆叠(132,142)进行图案化以在楼梯区300中形成第一阶梯式表面。楼梯区300可以包括相应的第一阶梯式区域和第二阶梯式区域，在第一阶梯式区域中，形成第一阶梯式表面，在第二阶梯式区域中，随后在第二层结构(其随后形成在第一层结构上方)和/或附加层结构中形成附加阶梯式表面。可以例如通过形成其中具有开口的掩模层、在第一绝缘帽盖层170的层级内蚀刻出腔体并迭代地扩展蚀刻区域，并且通过蚀刻定位在蚀刻区域内的蚀刻腔体的底表面正下方的每个第一绝缘层132和第一牺牲材料层142对而使腔体竖直地凹陷，形成第一阶梯式表面。在一个实施方案中，第一牺牲材料层142的顶表面可以在第一阶梯式表面处物理地暴露。覆盖在第一阶梯式表面上面的腔体在本文中称为第一阶梯式腔体。

可以沉积介电填充材料(诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)以填充第一阶梯式腔体。可以从包括第一绝缘帽盖层170的顶表面的水平平面上方移除介电填充材料的多余部分。介电填充材料的填充覆盖在第一阶梯式表面上的区的剩余部分构成第一后向阶梯式介电材料部分165。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。第一层交替堆叠(132,142)和第一后向阶梯式介电材料部分165共同构成第一层结构，该第一层结构是随后被修改的过程中结构。

层间介电层180可以任选地沉积在第一层结构(132,142,170,165)上方。层间介电层180包含介电材料，诸如氧化硅。在一个实施方案中，层间介电层180可以包含掺杂硅酸盐玻璃，该掺杂硅酸盐玻璃具有比第一绝缘层132(其可能包含未掺杂硅酸盐玻璃)的材料更大的蚀刻速率。例如，层间介电层180可以包含磷硅酸盐玻璃。层间介电层180的厚度可以在30nm至300nm的范围内，但是也可以使用更小和更大的厚度。

参考图24A和图24B，各种第一层开口(149,129)可以形成为穿过层间介电层180和第一层结构(132,142,170,165)并且进入过程中源极层级材料层110’。可以在层间介电层180上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其中的各种开口。光致抗蚀剂层中的开口的图案可以通过第一各向异性蚀刻工艺传递穿过层间介电层180和第一层结构(132,142,170,165)并且进入过程中源极层级材料层110’，以同时(即，在第一各向同性蚀刻工艺期间)形成各种第一层开口(149,129)。各种第一层开口(149,129)可以包括第一层存储器开口149和第一层支撑开口129。在图24B中以虚线示出第一层交替堆叠(132,142)中的阶梯S的位置。

第一层存储器开口149是穿过第一层交替堆叠(132,142)内的每个层在存储器阵列区100中形成的开口，并且随后用于在其中形成存储器堆叠结构。第一层存储器开口149可以形成为沿着第二水平方向hd2横向间隔开的第一层存储器开口149的集群。第一层存储器开口149的每个集群可以形成为第一层存储器开口149的二维阵列。

第一层支撑开口129是形成在楼梯区300中的开口并且随后用于形成楼梯区接触通孔结构，这些楼梯区接触通孔结构将下面的较低层级金属互连结构780(诸如着落垫层级金属线结构788)和导电层(其可以形成为间隔物材料层中的一个或可以通过替换导电层内的牺牲材料层来形成)的相应对互连。可以穿过第一阶梯式表面的相应的水平表面形成穿过第一后向阶梯式介电材料部分165形成的第一层支撑开口129的子集。此外，第一层支撑开口129中的每一个可以形成在较低层级金属互连结构780中的相应一个的正上方(即，上方并且与其具有区域重叠)。

在一个实施方案中，第一各向异性蚀刻工艺可以包括初始步骤，其中第一层交替堆叠(132,142)的材料与第一后向阶梯式介电材料部分165的材料同时蚀刻。初始蚀刻步骤的化学性质可以交替以优化第一层交替堆叠(132,142)中的第一材料和第二材料的蚀刻，同时提供与第一后向阶梯式介电材料部分165的材料相当的平均蚀刻速率。第一各向异性蚀刻工艺可以使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF₄/O₂/Ar蚀刻)。各种第一层开口(149,129)的侧壁可以是基本上竖直的，或可以是锥形的。

在蚀刻穿过交替堆叠(132,142)和第一后向阶梯式介电材料部分165之后，可以选择第一各向异性蚀刻工艺的终端部分的化学性质以便以比过程中源极层级材料层110’的平均蚀刻速率更高的蚀刻速率蚀刻穿过至少一个第二介电层768的一种或多种介电材料。例如，各向异性蚀刻工艺的终端部分可以包括蚀刻至少一个第二介电层768的一种或多种介电材料的步骤，该介电材料对于在过程中源极层级材料层110’中的部件层内的半导体材料具有选择性。在一个实施方案中，第一各向异性蚀刻工艺的终端部分可以蚀刻穿过源极选择层级导电层118、源极层级绝缘层117、较高源极层级半导体层116、较高牺牲衬垫105、源极层级牺牲层104和较低牺牲衬垫103、较低源极层级半导体层112并且进入平面牺牲材料层101的上部部分。第一各向异性蚀刻工艺的终端部分可以包含用于蚀刻过程中源极层级材料层110’的各种半导体材料的至少一种蚀刻化学物质。随后可以例如通过灰化移除光致抗蚀剂层。

任选地，第一层存储器开口149和第一层支撑开口129在层间介电层180的层级处的部分可以通过各向同性蚀刻来横向扩展。在这种情况下，层间介电层180可以包含在稀氢氟酸中具有比第一绝缘层132(其可能包括未掺杂硅酸盐玻璃)更大蚀刻速率的介电材料(诸如硼硅酸盐玻璃)。可以使用各向同性蚀刻(诸如使用了HF的湿法蚀刻)来在层间介电层180的层级处扩展第一层存储器开口149的横向尺寸。可以任选地加宽第一层存储器开口149的定位在层间介电层180的层级处的部分，以便为随后将穿过第二层交替堆叠形成(随后在形成第二层存储器开口之前形成)的第二层存储器开口提供更大的着落垫。

参考图25，可以在各种第一层开口(149,129)中形成牺牲第一层开口填充部分(148,128)。例如，可以在第一层开口(149,129)中的每一个中同时沉积牺牲第一层填充材料。牺牲第一层填充材料包括随后对于第一绝缘层132和第一牺牲材料层142的材料可以选择性地移除的材料。

在一个实施方案中，牺牲第一层填充材料可以包括半导体材料，诸如硅(例如，a-Si或多晶硅)、硅锗合金、锗、III-V族化合物半导体材料或它们的组合。任选地，可以在沉积牺牲第一层填充材料之前形成薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氧化硅层或氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。

在另一个实施方案中，牺牲第一层填充材料可以包括氧化硅材料，该氧化硅材料具有比第一绝缘层132、第一绝缘帽盖层170和层间介电层180的材料更高的蚀刻速率。例如，牺牲第一层填充材料可以包括硼硅酸盐玻璃或者多孔或无孔有机硅酸盐玻璃，其具有比100:1稀释的氢氟酸中的致密TEOS氧化物(即，通过在化学气相沉积工艺中分解原硅酸四乙酯玻璃并且随后在退火工艺中致密化而形成的氧化硅材料)的蚀刻速率高至少100倍的蚀刻速率。在这种情况下，可以在沉积牺牲第一层填充材料之前形成薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。

在又一个实施方案中，牺牲第一层填充材料可以包括随后可以通过灰化移除的非晶硅或含碳材料(诸如非晶碳或类金刚石碳)，或者随后对于第一层交替堆叠(132,142)的材料可以选择性地移除的硅基聚合物。

可以从第一层交替堆叠(132,142)的最顶部层上方，诸如从层间介电层180上方移除沉积的牺牲材料的各部分。例如，牺牲第一层填充材料可以使用平面化工艺凹陷到层间介电层180的顶表面。平面化工艺可以包括凹陷蚀刻、化学机械平面化(CMP)或它们的组合。层间介电层180的顶表面可以用作蚀刻停止层或平面化停止层。

牺牲第一层填充材料的剩余部分包括牺牲第一层开口填充部分(148,128)。具体地，第一层存储器开口149中的牺牲材料的每个剩余部分构成牺牲第一层存储器开口填充部分148。第一层支撑开口129中的牺牲材料的每个剩余部分构成牺牲第一层支撑开口填充部分128。各种牺牲第一层开口填充部分(148,128)同时形成，即在同一组工艺期间形成，包括沉积工艺和平面化工艺，该沉积工艺沉积牺牲第一层填充材料，该平面化工艺从第一层交替堆叠(132,142)上方(诸如从层间介电层180的顶表面上方)移除第一层沉积工艺。牺牲第一层开口填充部分(148,128)的顶表面可以与层间介电层180的顶表面共面。牺牲第一层开口填充部分(148,128)中的每一个可以或可以不包括其中的腔体。

参考图26，可以在第一层结构(132,142,170,148)上方形成第二层结构。第二层结构可以包括绝缘层和间隔物材料层的附加交替堆叠，这些间隔物材料层可以是牺牲材料层。例如，随后可以在第一层交替堆叠(132,142)的顶表面上形成材料层的第二层交替堆叠(232,242)。第二层交替堆叠(232,242)包括交替的多个第三材料层和第四材料层。每个第三材料层可包括第三材料，并且每个第四材料层可包括与第三材料不同的第四材料。在一个实施方案中，第三材料可以与第一绝缘层132的第一材料相同，并且第四材料可以与第一牺牲材料层142的第二材料相同。

在一个实施方案中，第三材料层可以是第二绝缘层232，并且第四材料层可以是在每个竖直相邻的第二绝缘层232对之间提供竖直间距的第二间隔物材料层。在一个实施方案中，第三材料层和第四材料层可以分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是牺牲材料，其可以对于第二绝缘层232的第三材料选择性地被移除。第二牺牲材料层242可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极代替第二牺牲材料层242的第四材料，导电电极可以用作例如竖直NAND器件的控制栅电极。

在一个实施方案中，每个第二绝缘层232可以包括第二绝缘材料，并且每个第二牺牲材料层242可以包括第二牺牲材料。在这种情况下，第二层交替堆叠(232,242)可以包括交替的多个第二绝缘层232和第二牺牲材料层242。可以例如通过化学气相沉积(CVD)来沉积第二绝缘层232的第三材料。可以形成第二牺牲材料层242的第四材料，例如，通过CVD或原子层沉积(ALD)。

第二绝缘层232的第三材料可是至少一种绝缘材料。可以用于第二绝缘层232的绝缘材料可以是可以用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是牺牲材料，其可以对于第二绝缘层232的第三材料选择性地被移除。可以用于第二牺牲材料层242的牺牲材料可以是可以用于第一牺牲材料层142的任何材料。在一个实施方案中，第二绝缘材料可以与第一绝缘材料相同，并且第二牺牲材料可以与第一牺牲材料相同。

第二绝缘层232和第二牺牲材料层242的厚度可以在20nm至50nm的范围内，但是对于每个第二绝缘层232和每个第二牺牲材料层242可以使用更小和更大的厚度。第二绝缘层232和第二牺牲材料层242对的重复次数可以在2至1,024的范围内，并且典型地在8至256的范围内，但是也可以使用更多的重复次数。在一个实施方案中，第二层交替堆叠(232,242)中的每个第二牺牲材料层242可以具有均匀厚度，该均匀厚度在每个相应第二牺牲材料层242内基本上不变。

第二阶梯式区域中的第二阶梯式表面可以使用与用于形成第一阶梯式区域中的第一阶梯式表面的处理步骤相同的一组处理步骤而在楼梯区300中形成，其中对至少一个掩模层的图案进行了适当的调整。可以在楼梯区300中的第二阶梯式表面上方形成第二后向阶梯式介电材料部分265。

随后可以在第二层交替堆叠(232,242)上方形成第二绝缘帽盖层270。第二绝缘帽盖层270包含与第二牺牲材料层242的材料不同的介电材料。在一个实施方案中，第二绝缘帽盖层270可以包含氧化硅。在一个实施方案中，第一牺牲材料层和第二牺牲材料层(142,242)可以包含氮化硅。

一般来讲，可以在过程中源极层级材料层110’上方形成绝缘层(132,232)和间隔物材料层(诸如牺牲材料层(142,242))的至少一个交替堆叠，并且可以在至少一个交替堆叠(132,142,232,242)上的楼梯区上方形成至少一个后向阶梯式介电材料部分(165,265)。

任选地，可以穿过第二层交替堆叠(232,242)的上部部分中的层的子集形成漏极选择层级隔离结构72。由漏极选择层级隔离结构72切割的第二牺牲材料层242对应于随后形成漏极选择层级导电层的层级。漏极选择层级隔离结构72包含介电材料，诸如氧化硅。漏极选择层级隔离结构72可以沿着第一水平方向hd1横向延伸，并且可以沿着垂直于第一水平方向hd1的第二水平方向hd2横向间隔开。第二层交替堆叠(232,242)、第二后向阶梯式介电材料部分265、第二绝缘帽盖层270和任选的漏极选择层级隔离结构72的组合共同构成第二层结构(232,242,265,270,72)。

参考图27A和图27B，可以穿过第二层结构(232,242,265,270,72)形成各种第二层开口(249,229)。可以在第二绝缘帽盖层270上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其的各种开口。开口的图案可以与各种第一层开口(149,129)的图案相同，其与牺牲第一层开口填充部分(148,128)相同。因此，可以使用用于图案化第一层开口(149,129)的光刻掩模来图案化光致抗蚀剂层。

光致抗蚀剂层中的开口的图案可以通过第二各向异性蚀刻工艺传递穿过第二层结构(232,242,265,270,72)，以同时(即，在第二各向异性蚀刻工艺期间)形成各种第二层开口(249,229)。各种第二层开口(249,229)可以包括第二层存储器开口249和第二层支撑开口229。

第二层存储器开口249直接形成在牺牲第一层存储器开口填充部分148中的相应一个的顶表面上。第二层支撑开口229直接形成在牺牲第一层支撑开口填充部分128中的相应一个的顶表面上。另外，每个第二层支撑开口229可以形成为穿过第二阶梯式表面内的水平表面，这些第二阶梯式表面包括第二层交替堆叠(232,242)与第二后向阶梯式介电材料部分265之间的面间表面。在图7B中以虚线示出第一层交替堆叠(132,142)和第二层交替堆叠(232,242)中的阶梯S的位置。

第二各向异性蚀刻工艺可以包括蚀刻步骤，其中第二层交替堆叠(232,242)的材料与第二后向阶梯式介电材料部分265的材料同时蚀刻。蚀刻步骤的化学性质可以交替以优化第二层交替堆叠(232,242)中的材料的蚀刻，同时提供与第二后向阶梯式介电材料部分265的材料相当的平均蚀刻速率。第二各向异性蚀刻工艺可以使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF₄/O₂/Ar蚀刻)。各种第二层开口(249,229)的侧壁可以是基本上竖直的，或可以是锥形的。每个第二层开口(249,229)的底部周边可以横向偏移，和/或可以完全定位在下面的牺牲第一层开口填充部分(148,128)的顶表面的周边内。随后可以例如通过灰化移除光致抗蚀剂层。

参考图28，可以使用蚀刻工艺移除牺牲第一层开口填充部分(148,128)的牺牲第一层填充材料，该蚀刻工艺对于第一和第二绝缘层(132,232)、第一和第二牺牲材料层(142,242)、第一和第二绝缘帽盖层(170,270)以及层间介电层180的材料选择性地蚀刻牺牲第一层填充材料。在第二层存储器开口249和从中移除牺牲第一层存储器开口填充部分148的体积的每个组合中形成存储器开口49(也称为层间存储器开口49)。在第二层支撑开口229和从其移除牺牲第一层支撑开口填充部分128的体积的每个组合中形成支撑开口19(也称为层间支撑开口19)。

图29A至图29D提供了在形成存储器开口填充结构期间的存储器开口49的顺序剖面图。在存储器开口49和支撑开口19的每一个中发生相同的结构变化。

参考图29A，示出了图28的第四示例性器件结构中的存储器开口49。存储器开口49延伸穿过第一层结构和第二层结构。

参考图29B，可以在存储器开口49中顺序地沉积包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层60L的层堆叠。阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。

随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可以包含导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层(142,242)而被图案化成多个电隔离部分(例如，浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层(142,242)和绝缘层(132,232)可以具有竖直重合的侧壁，并且电荷存储层54可以形成为单个连续层。另选地，牺牲材料层(142,242)可以相对于绝缘层(132,232)的侧壁横向地凹陷，并且可以使用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作为竖直地间隔开的多个存储器材料部分。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。

隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。阻挡介电层52、电荷存储层54和隧穿介电层56的堆叠构成存储存储位的存储器膜50。

在一个实施方案中，半导体沟道材料层60L包含p掺杂半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道材料层60L可以具有均匀的掺杂。在一个实施方案中，半导体沟道材料层60L具有p型掺杂，其中p型掺杂剂(诸如硼原子)以1.0×10¹²/cm³至1.0×10¹⁸/cm³诸如1.0×10¹⁴/cm³至1.0×10¹⁷/cm³范围内的原子浓度存在。可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成半导体沟道材料层60L。半导体沟道材料层60L的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。在每个存储器开口49的未填充有沉积的材料层(52,54,56,60L)的体积中存在存储器腔体49’。

参考图29C，可以使用上述用于形成电隔离芯62的方法中的任一种来在每个存储器腔体内形成电隔离芯62。每个电隔离芯62可以包含用于第一示例性结构、第二示例性结构和第三示例性结构的电隔离芯62的任何材料或材料的任何组合。例如，每个电隔离芯62可以包括：氧化硅衬垫161和应力源柱结构162的组合(如在第一示例性结构的存储器开口填充结构58的第一构型中一样)；应力源柱结构162(如在第一示例性结构的存储器开口填充结构58的第二构型中一样)；氮化硅衬垫261和应力源柱结构262的组合(如在第一示例性结构的存储器开口填充结构58的第三构型中一样)；或应力源柱结构262(如在第一示例性结构的存储器开口填充结构58的第四构型中一样)。另选地，电隔离芯62可以包含未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃和/或可以基本上由未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃组成。电隔离芯62可以向竖直半导体沟道60施加横向压缩应力和竖直拉伸应力，如在第一示例性结构中那样。在一个实施方案中，半导体沟道60中的每一个可以包括第一半导体沟道层603和第二半导体沟道层604的横向堆叠，如在第一示例性结构的第五构型中那样。

此外，可以在该示例性结构上使用可以用于第一示例性结构的应力记忆方法中的任一种。在这种情况下，可以由牺牲材料层(142,242)施加横向压缩应力并且在应力记忆退火工艺期间在竖直半导体沟道60中记住该横向压缩应力。另选地，可以由导电层(其替换牺牲材料层(142,242))施加横向压缩应力并且在应力记忆退火工艺期间在竖直半导体沟道60中记住该横向压缩应力。

参考图29D，可以在覆盖在电隔离芯62上面的腔体中沉积掺杂半导体材料。掺杂半导体材料具有第二导电类型的掺杂，该第二导电类型与半导体沟道材料层60L的掺杂的导电类型相反。可以通过平面化工艺诸如化学机械平面化(CMP)工艺移除覆盖在水平平面(其包括第二绝缘帽盖层270的顶表面)上面的沉积的掺杂半导体材料、半导体沟道材料层60L、隧穿介电层56、电荷存储层54和阻挡介电层52的各部分。

掺杂半导体材料的每个剩余部分构成漏极区63。漏极区63的掺杂剂浓度可以在5.0×10¹⁹/cm³至2.0×10²¹/cm³的范围内，但是也可以使用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。

半导体沟道层60L的每个剩余部分都构成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可以流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。

存储器开口49内的存储器膜50和竖直半导体沟道60(其为竖直半导体沟道)的每个组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。存储器开口49内的存储器堆叠结构55、电隔离芯62和漏极区63的每个组合构成存储器开口填充结构58。过程中源极层级材料层110’、第一层结构(132,142,170,165)、第二层结构(232,242,270,265,72)、层间介电层180和存储器开口填充结构58共同构成存储器层级组件。

参考图30，示出了在形成存储器开口填充结构58之后的第四示例性结构。在形成存储器开口填充结构58的同时在支撑开口19中形成支撑柱结构20。每个支撑柱结构20可以具有与存储器开口填充结构58相同的一组部件。每个存储器开口填充结构58包括存储器堆叠结构55，该存储器堆叠结构包括存储器膜50和竖直半导体沟道60，该存储器膜含有定位在间隔物材料层的层级处的存储器元件的竖直堆叠，该竖直半导体沟道接触存储器膜50。

参考图31A和图31B，可以在第二层结构(232,242,270,265,72)上方形成第一接触级介电层280。第一接触级介电层280包含介电材料诸如氧化硅，并且可以通过保形或非保形沉积工艺形成。例如，第一接触级介电层280可以包含未掺杂硅酸盐玻璃，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。

可以在第一接触级介电层280上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以在存储器阵列区100的其中不存在存储器开口填充结构58的区域内形成分立的开口。可以执行各向异性蚀刻以形成竖直互连区腔体585，这些竖直互连区腔体具有延伸穿过第一接触级介电层280的基本上竖直的侧壁，第二层结构(232,242,270,265,72)和第一层结构(132,142,170,165)可以形成在光致抗蚀剂层中的开口的下方。至少一个第二介电层768的顶表面可以在每个竖直互连区腔体585的底部处物理地暴露。可以例如通过灰化来移除光致抗蚀剂层。

参考图32，可以通过保形沉积工艺(诸如低压化学气相沉积)或自平面化沉积工艺(诸如旋涂)在竖直互连区腔体585中沉积介电材料诸如氧化硅。可以通过平面化工艺从第一接触级介电层280的顶表面上方移除沉积的介电材料的多余部分。竖直互连区腔体585中的介电材料的剩余部分构成互连区介电填充材料部分584。

参考图33A和图33B，可以在第二层结构(232,242,270,265,72)上方形成第一接触级介电层280。第一接触级介电层280包含介电材料诸如氧化硅，并且可以通过保形或非保形沉积工艺形成。例如，第一接触级介电层280可以包含未掺杂硅酸盐玻璃，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。

可以在第一接触级介电层280上方施加光致抗蚀剂层，并且可以对其进行光刻图案化以形成伸长开口，这些伸长开口沿着第一水平方向hd1在存储器开口填充结构58的集群之间延伸。可以通过将光致抗蚀剂层中的图案传递穿过第一接触级介电层280、第二层结构(232,242,270,265,72)和第一层结构(132,142,170,165)并且进入过程中源极层级材料层110’中来形成背侧沟槽79。可以移除第一接触级介电层280、第二层结构(232,242,270,265,72)、第一层结构(132,142,170,165)和过程中源极层级材料层110’的在光致抗蚀剂层中的开口下面的部分以形成背侧沟槽79。在一个实施方案中，可以在存储器堆叠结构55的集群之间形成背侧沟槽79。存储器堆叠结构55的集群可以由背侧沟槽79沿着第二水平方向hd2横向间隔开。

参考图34和图35A，可以在每个背侧沟槽79的侧壁上形成背侧沟槽间隔物174。例如，可以在背侧沟槽79中以及在第一接触级介电层280上方沉积保形间隔物材料层，并且可以对其进行各向异性蚀刻以形成背侧沟槽间隔物174。背侧沟槽间隔物174包含与源极层级牺牲层104的材料不同的材料。例如，背侧沟槽间隔物174可以包含氮化硅。

参考图35B，可以在各向同性蚀刻工艺中，将对于第一层交替堆叠(132,142)、第二层交替堆叠(232,242)、第一和第二绝缘帽盖层(170,270)、第一接触级介电层280、较高牺牲衬底105和较低牺牲衬底103的材料选择性地蚀刻源极层级牺牲层104的材料的蚀刻剂引入背侧沟槽中。例如，如果源极层级牺牲层104包含未掺杂非晶硅或未掺杂非晶硅锗合金，背侧沟槽间隔物174包含氮化硅，并且较高和较低牺牲衬垫(105,103)包含氧化硅，则可以使用湿法蚀刻工艺(其使用了热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH))来对于背侧沟槽间隔物174以及较高和较低牺牲衬垫(105,103)选择性地移除源极层级牺牲层104。在从中移除源极层级牺牲层104的体积中形成源极腔体109。

湿法蚀刻化学物质诸如热TMY和TMAH对于掺杂半导体材料(诸如较高源极层级半导体层116和较低源极层级半导体层112的重掺杂半导体材料)具有选择性。因此，在形成源极腔体109的湿法蚀刻工艺中使用选择性湿法蚀刻化学物质诸如热TMY和TMAH提供了在形成背侧沟槽79期间抵抗蚀刻深度变化的较大工艺窗口。具体地，在形成源极腔体109和/或背侧沟槽间隔物174时，即使较高源极层级半导体层116的侧壁被物理地暴露或者即使较低源极层级半导体层112的表面被物理地暴露，较高源极层级半导体层116和/或较低源极层级半导体层112的附带蚀刻也是最小的，并且在制造步骤期间由较高源极层级半导体层116和/或较低源极层级半导体层112的表面的意外物理暴露引起的示例性结构的结构变化不会导致器件故障。存储器开口填充结构58中的每一个都物理地暴露于源极腔体109。具体地，存储器开口填充结构58中的每一个都包括物理上暴露于源极腔体109的侧壁和底表面。

参考图35C，可以将各向同性蚀刻剂(诸如湿蚀刻剂)的序列施加到存储器膜50的物理上暴露的部分，以从外部到内部顺序地蚀刻存储器膜50的各种部件层，并且在源极腔体109的层级处物理地暴露竖直半导体沟道60的圆柱形表面。可以在移除存储器膜50的定位在源极腔体109的层级处的部分期间附带地蚀刻较高和较低牺牲衬垫(105,103)。可以移除每个存储器膜50的环形部分以物理地暴露相应的下面的竖直半导体沟道60的外侧壁。在较低源极层级半导体层112和平面牺牲材料层101中包括每个存储器膜50的在存储器膜50的移除的环形部分下面的剩余部分。可以通过在源极腔体109以及较高和较低牺牲衬垫(105,103)的层级处移除存储器膜50的部分来使源极腔体109的体积膨胀。较低源极层级半导体层112的顶表面和较高源极层级半导体层116的底表面可以物理地暴露于源极腔体109。通过对于至少一个源极层级半导体层(诸如较低源极层级半导体层112和较高源极层级半导体层116)以及竖直半导体沟道60选择性地各向同性地蚀刻源极层级牺牲层104和每个存储器膜50的底部部分来形成源极腔体109。

参考图35D，可以在源极腔体109周围的物理上暴露的半导体表面上沉积具有第二导电类型的掺杂的掺杂半导体材料。物理上暴露的半导体表面包括竖直半导体沟道60的外侧壁的底部部分、较高源极层级半导体层116的底表面和较低源极层级半导体层112的顶表面。例如，物理上暴露的半导体表面可以包括竖直半导体沟道60的外侧壁的底部部分、较低源极层级半导体层112的顶部水平表面和较高源极层级半导体层116的底表面。

在一个实施方案中，可以通过选择性半导体沉积工艺在源极腔体109周围的物理上暴露的半导体表面上沉积掺杂半导体材料。在选择性半导体沉积工艺期间，第二导电类型的半导体前体气体、蚀刻剂和掺杂剂前体气体可以同时流入包括示例性结构的处理室中。例如，半导体前体气体可以包括硅烷、二硅烷或二氯硅烷，并且蚀刻剂气体可以包括气态氯化氢。在第二导电类型为n型的情况下，掺杂剂前体气体可以包括n型掺杂剂气体，诸如磷化氢、砷化氢或锑化氢。在这种情况下，选择性半导体沉积工艺从源极腔体109周围的物理上暴露的半导体表面生长出重掺杂半导体材料。沉积的掺杂半导体材料形成源极接触层114，该源极接触层可以接触竖直半导体沟道60的侧壁。在一个实施方案中，源极接触层114的材料包含掺杂半导体材料，该掺杂半导体材料具有在5.0×10¹⁹/cm³至2.0×10²¹/cm³范围内的原子掺杂剂浓度。源极层级牺牲层104和每个存储器膜50的环形部分被源极接触层114替换。源极接触层114围绕竖直半导体沟道60并且接触竖直半导体沟道的侧壁。最初形成的源极接触层114可以基本上由第二导电类型的半导体原子和掺杂剂原子组成。另选地，可以使用至少一种非选择性掺杂半导体材料沉积工艺来形成源极接触层114。任选地，可以将一个或多个回蚀工艺与多个选择性或非选择性沉积工艺结合使用，以提供无缝和/或无空隙的源极接触层114。

选择性半导体沉积工艺的持续时间可以选择成使得源极腔体109填充有源极接触层114，并且源极接触层114接触背侧沟槽间隔物174的内侧壁的底端部分。在一个实施方案中，可以通过从围绕源极腔体109的半导体表面选择性地沉积重掺杂半导体材料来形成源极接触层114。在一个实施方案中，掺杂半导体材料可以包括掺杂多晶硅。因此，源极层级牺牲层104可以被源极接触层114替换。

包括较低源极层级半导体层112、源极接触层114和较高源极层级半导体层116的层堆叠构成埋入式源极层(112,114,116)。包括埋入式源极层(112,114,116)、源极层级绝缘层117和源极选择层级导电层118的层组构成源极层级材料层110，其替换过程中源极层级材料层110’。在用源极接触层114替换源极层级牺牲层104时，每个存储器膜50的在存储器膜50的移除的环形部分下面的一部分包括在较低源极层级半导体层112和平面牺牲材料层101中。

参考图35E，可以执行各向异性蚀刻工艺以对于第一接触级介电层280和背侧沟槽间隔物174的材料选择性地蚀刻源极接触层114、较低源极层级半导体层112和任选的平面牺牲材料层101的物理上暴露的部分。每个背侧沟槽79竖直延伸到平面牺牲材料层101中。

参考图35F，各向同性蚀刻剂对于至少一个第二介电层768、较低源极层级半导体层112、源极接触层114、背侧沟槽间隔物174和第一接触级介电层280的最顶部层的材料选择性地蚀刻平面牺牲材料层101的材料。在示例性示例中，如果平面牺牲材料层101包含未掺杂非晶硅，则可以执行使用了热TMY和TMAH的湿法蚀刻工艺来蚀刻平面牺牲材料层101的材料。如果平面牺牲材料层101包含硼硅酸盐玻璃或有机硅酸盐玻璃，则可以执行使用了稀释氢氟酸的湿法蚀刻工艺来蚀刻平面牺牲材料层101的材料。在从中移除平面牺牲材料层101的体积中形成横向延伸的腔体139。

可以将各向同性蚀刻剂(诸如湿法蚀刻剂)的序列施加到存储器膜50的暴露于横向延伸腔体139的部分，以从外部到内部顺序地蚀刻存储器膜50的包括在较低源极层级半导体层112中的剩余部分的各种部件层，并且在横向延伸腔体139的层级处物理地暴露竖直半导体沟道60的底表面。可以移除存储器膜50的包括在较低源极层级半导体层112中的每个剩余部分的底部部分以物理地暴露竖直半导体沟道60的底表面。在竖直半导体沟道60的底表面物理上暴露于横向延伸腔体139之后保留的存储器膜50的每个剩余部分构成环形层堆叠250。每个环形层堆叠250横向围绕竖直半导体沟道60、被较低源极层级半导体层112横向围绕并且接触源极接触层114。每个环形层堆叠250可以包括嵌套层堆叠，该嵌套层堆叠可以从外部到内部包括与阻挡介电层52具有相同组成和厚度的第一圆柱形介电层252、与电荷存储层54具有相同组成和厚度的第二圆柱形介电层254以及与隧穿介电层256具有相同组成和厚度的第三圆柱形介电层256。

参考图35G，通过保形沉积具有比竖直半导体沟道60的半导体材料更低的杨氏模量的介电填充材料来在横向延伸腔体139中沉积介电填充材料层111。硅具有各向异性的弹性，并且硅的杨氏模量在130GPa至170GPa的范围内，具有取向变化。热氧化硅具有66GPa的杨氏模量，其低于硅的杨氏模量。通过化学气相沉积沉积的硅酸盐玻璃材料的杨氏模量值低于热氧化硅的杨氏模量值。

在一个实施方案中，介电填充材料层111包含杨氏模量小于源极接触层114的材料的杨氏模量的70％和/或50％的介电填充材料。在一个实施方案中，介电填充材料层111的介电填充材料可以包括选自未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃和有机硅酸盐玻璃的材料。可以在竖直半导体沟道60的底表面上、较低源极层级半导体层112的底表面上以及至少一个第二介电层768的顶表面上直接沉积介电填充材料以形成介电填充材料层111。在用介电填充材料层111替换平面牺牲材料层101之后保留的存储器膜50的每个剩余部分包括环形层堆叠250，该环形层堆叠横向围绕相应的竖直半导体沟道60、被较低源极层级半导体层112横向包围并且接触源极接触层114和介电填充材料层111。

介电填充材料层111的杨氏模量值相对于源极接触层114的杨氏模量值更低使得竖直半导体沟道60的竖直应变更大，因为竖直半导体沟道60的底端压靠在比源极接触层114的材料(诸如硅)更容易变形的材料上。因此，竖直半导体沟道60可以在由电隔离芯62引起的竖直拉伸应变的影响下和/或通过可以由后续应力记忆退火执行的应力记忆方法而竖直扩展更多，该后续应力记忆退火可以在用导电层替换牺牲材料层(142,242)之前或之后执行。

参考图35H和图36，可以执行各向同性蚀刻工艺以移除介电填充材料层111的定位在背侧沟槽79内或第一接触级介电层280的顶表面上方的部分。例如，如果介电填充材料层111包含硅酸盐玻璃，则可以使用使用了稀释氢氟酸的湿法蚀刻工艺来同位素地凹陷介电填充材料层111。介电填充材料层111可以保留在背侧沟槽79外部的区中。

可以使用各向同性蚀刻工艺来对于绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、第一接触级介电层280和源极接触层114选择性地移除背侧沟槽间隔物174。例如，如果背侧沟槽间隔物174包含氮化硅，则可以执行使用了热磷酸的湿法蚀刻工艺来移除背侧沟槽间隔物174。在一个实施方案中，可以将移除背侧沟槽间隔物174的各向同性蚀刻工艺与后续各向同性蚀刻工艺相结合，该后续各向同性蚀刻工艺对于绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、第一接触级介电层280和源极接触层114选择性地蚀刻牺牲材料层(142,242)。

可以执行氧化工艺以将半导体材料的物理上暴露的表面部分转换成介电半导体氧化物部分。例如，源极接触层114和较高源极层级半导体层116的表面部分可以转换成介电半导体氧化物板122，并且源极选择层级导电层118的表面部分可以转换成环形介电半导体氧化物间隔物124。

参考图37，牺牲材料层(142,242)可以对于绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、第一接触级介电层280以及源极接触层114、介电半导体氧化物板122和环形介电半导体氧化物间隔物124被选择性地移除。例如，可以例如使用各向同性蚀刻工艺，将相对于绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、后向阶梯式介电材料部分(165,265)的材料以及存储器膜50的最外层的材料，选择性地蚀刻牺牲材料层(142,242)的材料的蚀刻剂引入背侧沟槽79中。例如，牺牲材料层(142,242)可以包含氮化硅，绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、后向阶梯式介电材料部分(165,265)和存储器膜50的最外层的材料可以包括氧化硅材料。

各向同性蚀刻工艺可以是使用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是其中蚀刻剂以气相引入背侧沟槽79中的气相(干)蚀刻工艺。例如，如果牺牲材料层(142,242)包含氮化硅，则蚀刻工艺可以是其中将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。

在从中移除牺牲材料层(142,242)的体积中形成背侧凹陷部(143,243)。背侧凹陷部(143,243)包括形成在从中移除第一牺牲材料层142的体积中的第一背侧凹陷部143以及形成在从中移除第二牺牲材料层242的体积中的第二背侧凹陷部243。背侧凹陷部(143,243)中的每一个可以是横向延伸腔体，其具有的横向尺寸大于腔体的竖直范围。换句话讲，背侧凹陷部(143,243)中的每一个的横向尺寸可以大于相应的背侧凹陷部(143,243)的高度。可以在从中移除牺牲材料层(142,242)的材料的体积中形成多个背侧凹陷部(143,243)。背侧凹陷部(143,243)中的每一个可以基本上平行于衬底半导体层9的顶表面延伸。背侧凹陷部(143,243)可以由下面的绝缘层(132,232)的顶表面和覆盖在上面的绝缘层(132,232)的底表面竖直地界定。在一个实施方案中，背侧凹陷部(143,243)中的每一个可以整个具有均匀高度。

参考图38，背侧阻挡介电层(未示出)可以任选地沉积在背侧凹陷部(143,243)和背侧沟槽79中以及第一接触级介电层280上方。背侧阻挡介电层包含介电材料，诸如介电金属氧化物、氧化硅或它们的组合。例如，背侧阻挡介电层可以包含氧化铝。可以通过诸如原子层沉积或化学气相沉积的保形沉积工艺来形成背侧阻挡介电层。背侧阻挡介电层的厚度可以在1nm至20nm诸如2nm至10nm的范围内，但是也可以使用更小和更大的厚度。

可以在多个背侧凹陷部(243,243)中、在背侧沟槽79的侧壁上以及在第一接触级介电层280上方沉积至少一种导电材料。至少一种导电材料可以通过保形沉积方法来沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。至少一种导电材料可以包含元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金诸如金属硅化物、它们的合金、以及它们的组合或堆叠。

在一个实施方案中，至少一种导电材料可以包括至少一种金属材料，即包含至少一种金属元素的导电材料。可以在背侧凹陷部(143,243)中沉积的非限制性示例性金属材料包含钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。例如，至少一种导电材料可以包括导电金属氮化物衬垫，该导电金属氮化物衬垫包含导电金属氮化物材料诸如TiN、TaN、WN或它们的组合，以及导电填充材料诸如W、Co、Ru、Mo、Cu或它们的组合。在一个实施方案中，用于填充背侧凹陷部(143,243)的至少一种导电材料可以是氮化钛层和钨填充材料的组合。

可以在背侧凹陷部(143,243)中通过沉积至少一种导电材料来形成导电层(146,246)。可以在多个第一背侧凹陷部143中形成多个第一导电层146，可以在多个第二背侧凹陷部243中形成多个第二导电层246，并且可以在每个背侧沟槽79的侧壁上和第一接触级介电层280上方形成连续导电材料层(未示出)。第一导电层146和第二导电层246中的每一个可以包括相应的导电金属氮化物衬垫和相应的导电填充材料。因此，第一牺牲材料层和第二牺牲材料层(142,242)可以分别用第一导电层和第二导电层(146,246)替换。具体地，每个第一牺牲材料层142可以用背侧阻挡介电层的任选部分和第一导电层146替换，并且每个第二牺牲材料层242可以用背侧阻挡介电层的任选部分和第二导电层246替换。在每个背侧沟槽79的未填充有连续导电材料层的部分中存在背侧腔体。

可以从背侧沟槽79内部移除残余的导电材料。具体地，可以例如通过各向异性或各向同性蚀刻来从每个背侧沟槽79的侧壁以及从第一接触级介电层280上方回蚀连续导电材料层的沉积的金属材料。第一背侧凹陷部中的沉积的金属材料的每个剩余部分构成第一导电层146。第二背侧凹陷部中的沉积的金属材料的每个剩余部分构成第二导电层246。

每个导电层(146,246)可以是其中包括开口的导电片。穿过每个导电层(146,246)的开口的第一子集可以填充有存储器开口填充结构58。穿过每个导电层(146,246)的开口的第二子集可以填充有支撑柱结构20。由于第一阶梯式表面和第二阶梯式表面，每个导电层(146,246)可以具有比任何下面的导电层(146,246)更小的面积。由于第一阶梯式表面和第二阶梯式表面，每个导电层(146,246)可以具有比任何覆盖在上面的导电层(146,246)更大的面积。

在一些实施方案中，可以在第二导电层246的最顶部层级处设置漏极选择层级隔离结构72。定位在漏极选择层级隔离结构72的层级处的第二导电层246的子集构成漏极选择栅极电极。定位在漏极选择栅极电极下方的导电层(146,246)的子集可以用作定位在同一层级处的控制栅和字线的组合。每个导电层(146,246)内的控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。

存储器堆叠结构55中的每一个包括定位在导电层(146,246)的每个层级处的存储器元件的竖直堆叠。导电层(146,246)的子集可以包括用于存储器元件的字线。下面的外围器件区700中的半导体器件可以包括字线开关器件，这些字线开关器件被配置为控制到相应的字线的偏置电压。存储器层级组件定位在衬底半导体层9上方。存储器层级组件包括至少一个交替堆叠(132,146,232,246)和竖直延伸穿过至少一个交替堆叠(132,146,232,246)的存储器堆叠结构55。

参考图39A和图39D，在背侧沟槽79中沉积介电材料以形成介电壁结构176。介电壁结构176中的每一个可以沿着第一水平方向hd1横向延伸，并且可以竖直延伸穿过绝缘层(132,232)和导电层(146,246)的交替堆叠的每个层。每个介电壁结构176可以接触第一和第二绝缘帽盖层(170,270)的侧壁。

在一个实施方案中，可以通过将生成压缩应力的材料用于导电层(146,246)来生成竖直半导体沟道60内的竖直拉伸应力。在一个实施方案中，可以执行应力记忆退火工艺以传递和稳定由导电层(146,246)生成的竖直拉伸应力和横向压缩应力在竖直半导体沟道60上引起的竖直拉伸应变。

参考图40A和图40B，可以在第一接触级介电层280上方形成第二接触级介电层282。第二接触级介电层282包含介电材料诸如氧化硅，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。

可以在第二接触级介电层282上方施加光致抗蚀剂层，并且可以对其进行光刻图案化以形成各种接触通孔开口。例如，可以在存储器阵列区100中形成用于形成漏极接触通孔结构的开口，并且可以在楼梯区300中形成用于形成楼梯区接触通孔结构的开口。执行各向异性蚀刻工艺以将光致抗蚀剂层中的图案传递穿过第二和第一接触级介电层(282,280)以及下面的介电材料部分。漏极区63和导电层(146,246)可以用作蚀刻停止结构。可以在每个漏极区63上方形成漏极接触通孔腔体，并且可以在第一和第二后向阶梯式介电材料部分(165,265)下面的阶梯式表面处在每个导电层(146,246)上方形成楼梯区接触通孔腔体。随后可以例如通过灰化移除光致抗蚀剂层。

在漏极接触通孔腔体中以及在漏极区63中的相应一个的顶表面上形成漏极接触通孔结构88。在楼梯区接触通孔腔体中以及在导电层(146,246)中的相应一个的顶表面上形成楼梯区接触通孔结构86。楼梯区接触通孔结构86可以包括漏极选择层级接触通孔结构，这些漏极选择层级接触通孔结构接触用作漏极选择层级栅极电极的第二导电层246的子集。此外，楼梯区接触通孔结构86可以包括字线接触通孔结构，这些字线接触通孔结构接触在漏极选择层级栅极电极下面的导电层(146,246)并且用作存储器堆叠结构55的字线。

参考图41，可以穿过第二和第一接触级介电层(282,280)、第二和第一后向阶梯式介电材料部分(265,165)以及至少一个第二介电层768到外围区400中的较低金属互连结构780的顶表面形成外围区通孔腔体。可以穿过互连区介电填充材料部分584到较低层级金属互连结构780中的相应一个的顶表面形成互连区通孔腔体。可以在外围区通孔腔体中沉积至少一种导电材料以形成外围区接触通孔结构488。可以在互连区通孔腔体中沉积至少一种导电材料以形成互连区接触通孔结构588。

可以在接触级介电层(280,282)上方形成至少一个附加介电层，并且可以在至少一个附加介电层中形成附加金属互连结构(在本文称为较高层级金属互连结构)。例如，至少一个附加介电层可以包括在接触级介电层(280,282)上方形成的线层级介电层290。较高层级金属互连结构可以包括：位线98，其接触或电连接到漏极接触通孔结构88中的相应一个；第一互连线结构96，其接触和/或电连接到楼梯区接触通孔结构86和/或外围区接触通孔结构488中的至少一个；以及第二互连线结构98，其接触和/或电连接到互连区接触通孔结构588中的相应一个。

参考与第四示例性结构相关的所有附图并且根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层(132,232)和导电层(146,246)的交替堆叠，该交替堆叠定位在衬底8上方；存储器堆叠结构55，该存储器堆叠结构竖直延伸穿过交替堆叠，其中存储器堆叠结构55包括存储器膜50和竖直半导体沟道60，该存储器膜含有定位在导电层46的层级处的存储器元件的竖直堆叠(例如，作为电荷存储层54的环形部分)，该竖直半导体沟道接触存储器膜50；源极接触层114，该源极接触层在交替堆叠的下面并且横向围绕竖直半导体沟道60并且接触竖直半导体沟道的侧壁；以及介电填充材料层111，该介电填充材料层在源极接触层114的下面并且包含杨氏模量小于源极接触层114的材料的杨氏模量的70％的介电填充材料。

在一个实施方案中，竖直半导体沟道60处于竖直拉伸应力下。

在一个实施方案中，导电层(146,246)包含向竖直半导体沟道60施加横向压缩应力的生成压缩应力的材料。在一个实施方案中，介电填充材料层111包含选自未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃和有机硅酸盐玻璃的材料。

在一个实施方案中，源极接触层114包含掺杂半导体材料，该掺杂半导体材料具有在5.0×10¹⁹/cm³至2.0×10²¹/cm³范围内的原子掺杂剂浓度。

在一个实施方案中，提供了一种包含另一种掺杂半导体材料的较低源极层级半导体层112，该较低源极层级半导体层接触源极接触层114的底表面，并且接触介电填充材料层111的顶表面。

在一个实施方案中，存储器膜50包括：第一层堆叠，该第一层堆叠包括电荷存储层54和隧穿介电层56；以及环形层堆叠250，该环形层堆叠横向围绕竖直半导体沟道60、被较低源极层级半导体层横向围绕并且接触源极接触层114和介电填充材料层111，其中环形层堆叠250包括与电荷存储层54具有相同组成和相同厚度的材料层以及与隧穿介电层56具有相同组成和相同厚度的另一材料层。

在一个实施方案中，存储器堆叠结构55包括竖直NAND串；交替堆叠包括平台区，其中在交替堆叠内除最顶部导电层(146,246)之外的每个导电层(146,246)比在交替堆叠内的任何覆盖导电层(146,246)横向延伸得更远；所述平台区包括所述交替堆叠的阶梯式表面，所述阶梯式表面从所述交替堆叠内的最底层持续延伸至所述交替堆叠内的最顶层；并且导电层(146,246)包括用于竖直NAND串的字线。

本公开的各种实施方案提供了竖直半导体沟道，这些竖直半导体沟道通过由一次横向压缩应力以及通过泊松效应从该一次横向压缩应力导出的二次竖直拉伸应力引起的竖直拉伸应变来提供增强的载流子迁移率。增强的载流子迁移率可以增加穿过竖直半导体沟道60的导通电流，从而允许更多导电层的竖直堆叠和/或三维存储器器件中的特征尺寸的减小。

虽然前面提及特定优选实施方案，但是将理解权利要求不限于此。可以对所公开的实施方案进行各种修改，并且此类修改旨在落入权利要求的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，权利要求书可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。