间隙填充层、其形成方法、以及半导体装置
阅读说明：本技术 间隙填充层、其形成方法、以及半导体装置 (Gap filling layer, method for forming the same, and semiconductor device ) 是由 申美笑 闵忠基 金己焕 金相赫 金孝亭 林根元 于 2019-09-05 设计创作，主要内容包括：本申请提供了包括间隙填充层的装置、形成间隙填充层的方法、以及半导体装置。包括间隙填充层的装置可包括在下层上的上层,其限定从上层的顶表面朝着下层延伸的沟槽,并且间隙填充层可以是填充沟槽的多层结构。间隙填充层可包括：第一介电层,其填充沟槽的第一部分并具有靠近上层的顶表面的顶表面；第二介电层,其填充沟槽的第二部分并具有靠近上层的顶表面并且比第一介电层的顶表面更朝着下层凹陷的顶表面；以及第三介电层,其填充沟槽的剩余部分并覆盖第二介电层的顶表面。(The application provides a device including a gap filling layer, a method of forming the gap filling layer, and a semiconductor device. The apparatus including the gap filling layer may include an upper layer on a lower layer that defines a trench extending from a top surface of the upper layer toward the lower layer, and the gap filling layer may be a multi-layer structure that fills the trench. The gap filling layer may include: a first dielectric layer filling a first portion of the trench and having a top surface proximate to a top surface of the upper layer; a second dielectric layer filling a second portion of the trench and having a top surface that is close to a top surface of the upper layer and is recessed more toward the lower layer than a top surface of the first dielectric layer; and a third dielectric layer filling the remaining portion of the trench and covering the top surface of the second dielectric layer.)
相关申请的交叉引用
本申请要求2018年9月5日提交于韩国知识产权局的韩国专利申请No.10-2018-0106067的优先权，该申请的完整内容以引用方式并入本文中。
技术领域
本发明构思涉及半导体，更具体地，涉及间隙填充层、其形成方法和/或通过其形成方法制造的半导体装置。
背景技术
可使用不同类型的介电层来有效地填充具有相对大的宽度和深度的沟槽，但是当执行退火工艺和平坦化工艺时可能出现裂纹。裂纹可能在后续构图工艺中导致缺陷，并且可能对半导体装置的操作有负面影响。
发明内容
本发明构思的一些示例实施例提供了被配置为当利用不同类型的介电层填充沟槽时防止出现裂纹的间隙填充层、其形成方法以及通过其形成方法制造的半导体装置。
根据本发明构思的一些示例实施例，一种装置可包括：下层；在下层上的上层，其限定从上层的顶表面朝着下层延伸的沟槽；以及间隙填充层，其填充沟槽。间隙填充层可具有多层结构。间隙填充层可包括填充沟槽的第一部分的第一介电层、填充沟槽的第二部分的第二介电层以及填充沟槽的剩余部分的第三介电层。第一介电层可具有靠近上层的顶表面的顶表面。第二介电层可具有靠近上层的顶表面的顶表面。第二介电层的顶表面可比第一介电层的顶表面更朝着下层凹陷。第三介电层可覆盖第二介电层的顶表面。
根据本发明构思的一些示例实施例，一种形成间隙填充层的方法可包括：在下层上形成上层；形成从上层的顶表面朝着下层延伸穿过上层的沟槽；形成沿着沟槽的内侧壁表面延伸的第一介电层；形成第二介电层，该第二介电层填充沟槽的其中形成有第一介电层的一部分；使第一介电层的顶表面和第二介电层的顶表面远离上层的顶表面并朝着下层凹陷，第二介电层的顶表面比第一介电层的顶表面进一步朝着下层凹陷；以及形成覆盖第一介电层的顶表面和第二介电层的顶表面的第三介电层。
根据本发明构思的一些示例实施例，一种半导体装置可包括***区域，该***区域包括***电路，该***电路包括在衬底上的多个晶体管以及电连接到所述多个晶体管的多条电线。该半导体装置可包括在***区域上的单元区域，该单元区域包括：在***区域上的半导体层；电极堆叠件，其在半导体层上并在垂直于半导体层的顶表面的方向上与***电路重叠，该电极堆叠件具有阶梯结构；以及多个电垂直沟道，其在垂直于半导体层的顶表面的方向上延伸穿过电极堆叠件，所述多个电垂直沟道电连接到半导体层。半导体装置可包括第一间隙填充层，其围绕顺序地延伸穿过单元区域和***区域并且耦接到多条电线中的一条电线的第一连接插塞，其中，第一间隙填充层包括第一介电层、第二介电层和第三介电层，第一介电层填充第一沟槽的第一部分，第一沟槽具有延伸穿过单元区域和***区域并接近所述一条电线的深度，第一介电层的顶表面靠近电极堆叠件的顶表面，第二介电层填充第一沟槽的第二部分，第二介电层的顶表面靠近电极堆叠件的顶表面，第二介电层的顶表面比第一介电层的顶表面更朝着半导体层凹陷，第三介电层填充第一沟槽的剩余部分并覆盖第二介电层的顶表面。
附图说明
图1A、图1B、图1C、图1D、图1E、图1F、图1G、图1H和图1I例示了示出根据本发明构思的一些示例实施例的形成间隙填充层的方法的横截面图。
图2A、图2B、图2C和图2D例示了示出根据本发明构思的一些示例实施例的形成间隙填充层的方法的横截面图。
图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3J、图3K和图3L例示了示出根据本发明构思的一些示例实施例的制造半导体装置的方法的横截面图。
图3E和3F例示了示出图3D的部分P1的放大横截面图。
图4A、图4B、图4C、图4D、图4E和图4F例示了示出根据本发明构思的一些示例实施例的制造半导体装置的方法的横截面图。
图4C和图4D例示了示出图4B的部分P2的放大横截面图。
具体实施方式
现在，下面将结合附图详细描述间隙填充方法以及通过其制造的半导体装置。
图1A、图1B、图1C、图1D、图1E、图1F、图1G、图1H和图1I例示了示出根据本发明构思的一些示例实施例的形成间隙填充层的方法的横截面图。
参照图1A，可在下层10上的上层11中形成沟槽13(例如，沟槽13可由形成在下层10上的上层11限定)。例如，上层11可形成在下层10上，并且抛光停止层12可形成在上层11上。抛光停止层12可在形成沟槽13之前形成在上层11上。下层10可包括任意材料层。例如，下层10可以是介电层、导电层、半导体层或半导体晶圆。上层11可包括介电层、导电层、半导体层或其组合。在一些示例实施例中，上层11可包括顺序地堆叠在下层10上的多个堆叠层，其中所述多个堆叠层包括介电层、导电层或其组合。在一些示例实施例中，形成上层11可包括在下层10上形成介电层、导电层、半导体层、其子组合或其组合。
如本文所用，在另一元件“上”的元件可在该另一元件“上方”或“下方”。另外，在另一元件“上”的元件可“直接”在该另一元件上，使得这两个元件彼此直接接触，或者该元件可“间接”在该另一元件上，使得这两个元件通过一个或多个***元件和/或空间隔离以免彼此直接接触。
当上层11包括多个堆叠介电层时，介电层可为相同或不同的类型。例如，上层11可包括交替地且重复地堆叠的氧化硅层和氮化硅层。上层11还可包括设置在氧化硅层和氮化硅层下面的半导体层和下介电层。例如，下介电层可设置在半导体层下面。
抛光停止层12可包括被沉积以具有相对大的厚度(例如，约
参照图1B，可在沟槽13中沉积多种介电材料，以形成填充沟槽13的第一介电层14和第二介电层15。如至少图1B所示，第一介电层14可填充沟槽13的第一部分(可以是沟槽13的外下部)，第二介电层15可填充沟槽13的单独的第二部分(可以是沟槽13的中心部分)。例如，如图1B所示，第一介电层14可形成为沿着沟槽13的内侧壁表面13s延伸，第二介电层15可形成为填充沟槽13的其中形成有第一介电层14的一部分。如至少图1B中进一步示出的，第一介电层14可具有沿着沟槽13的内侧壁表面13s延伸的U形状。
第一介电层14和第二介电层15的密度和沉积速率可不同。在某些实施例中，第一介电层14可通过沉积高密度介电材料来形成，第二介电层15可通过沉积低密度介电材料来形成。因此，第一介电层14的密度(例如，整个第一介电层14的平均密度)可大于第二介电层15的密度(例如，整个第二介电层15的平均密度)。例如，第一介电层14可通过沉积高密度等离子体(HDP)氧化物并对HDP氧化物进行构图来形成。第一介电层14可形成为具有沿着沟槽13的内表面延伸的形状。例如，第一介电层14可具有向上开放的管形状或U形状(例如，限定朝着上层11的顶表面11s敞开的开放围隔(open enclosure)14e的U形状)。形成第一介电层14可包括在沟槽13中沉积其密度大于第二介电层15的密度的介电材料，形成第二介电层15可包括在沟槽13中并在第一介电层14上沉积其密度小于第一介电层14的密度的介电材料，其中第二介电层15填充由第一介电层14限定的开放围隔14e。在一些示例实施例中，形成第二介电层15可包括沉积与第一介电层14的介电材料不同的介电材料，其中沉积的介电材料填充沟槽13并覆盖上层11，如图1B所示。
由于第一介电层14具有高密度，所以在第一介电层14中几乎不会出现空隙，因此当随后执行退火工艺时可避免或显著减少源自空隙的裂纹的出现。第二介电层15可包括正硅酸乙酯(TEOS)氧化物，其沉积以具有足以覆盖抛光停止层12并且填充形成有第一介电层14的沟槽13的厚度。第二介电层15可以比形成第一介电层14的沉积速率更高的沉积速率形成。由于第二介电层15以高速率沉积，所以可利用第二介电层15相对迅速地填充沟槽13。
参照图1C，可部分地去除第二介电层15，使得第二介电层15可留在沟槽13上。例如，第二介电层15可经历开放工艺，在所述开放工艺中执行光刻工艺和蚀刻工艺以限制或开放诸如半导体装置的单元存储器区域的某个位置。因此，第二介电层15可在抛光停止层12上部分地或完全地去除，并且可留在沟槽13上。执行开放工艺可为可选的，而非必要的。
参照图1D，可对第二介电层15执行平坦化工艺。例如，可执行化学机械抛光(CMP)工艺以将第二介电层15平坦化。CMP工艺可继续，直至抛光停止层12显露。在如图1B所示形成第二介电层15之后，可执行CMP工艺，而不执行图1C的开放工艺。在这种情况下，由于抛光停止层12具有相对平坦的表面或者即使抛光停止层12具有非平坦表面，非平坦的程度不重，所以可容易地执行CMP工艺。因此，在一些示例实施例(包括至少图1C至图1D所示的示例实施例)中，第二介电层15的形成可包括执行抛光工艺以将第二介电层15的沉积的介电材料平坦化。
替代性地，在执行图1C的开放工艺之后，可执行CMP工艺。在这种情况下，由于第二介电层15的蚀刻量变小，所以蚀刻负担可减小。第二介电层15的顶表面15s可由于CMP工艺所导致的下陷而为凹形。替代性地，第二介电层15的顶表面15s可为平坦的。
当随后在CMP工艺之后执行退火工艺时，由于第一介电层14和第二介电层15之间的收缩率差异，第一介电层14和第二介电层15的顶端可处于不同的水平高度，其中“水平高度”可被理解为表示关于下层10和/或下层10的顶表面10s的高度。另外，当在上面参照图1B讨论的第一介电层14和第二介电层15形成时出现空隙时，空隙可用作裂纹源。在某些实施例中，在CMP工艺之后可不执行退火工艺，相反，可执行下面参照图1E讨论的工艺以避免或显著减少裂纹的出现。
参照图1E，可执行蚀刻工艺以部分地去除第一介电层14和第二介电层15。可执行湿法蚀刻工艺作为蚀刻工艺。部分去除可使第一介电层14和第二介电层15凹陷。在某些实施例中，第一介电层14和第二介电层15可被蚀刻为不足以突出超过上层11。因此，凹陷的第一介电层14的顶表面14s可位于与上层11的顶表面11s相同或相似的水平高度处。要重申的是，如至少图1E所示，第一介电层14的顶表面14s(可包括第一介电层14的至少两个顶端14t中的每个顶端14t的顶表面)可处于下层10的顶表面10s上方等于或小于上层11的顶表面11s的水平高度的水平高度处。将理解，各个顶端14t的顶表面可至少部分地包括第一介电层14的顶表面14s。结果，将理解，关于至少图1E，蚀刻工艺可包括使第一介电层14的顶表面14s和第二介电层15的顶表面15s远离上层11的顶表面11s并朝着下层10凹陷，第二介电层的顶表面15s比第一介电层14的顶表面14s进一步朝着下层10凹陷。
低密度的第二介电层15的蚀刻量可大于高密度的第一介电层14的蚀刻量。由于蚀刻量的这种差异，凹陷的第二介电层15的顶表面15s可位于比凹陷的第一介电层14的顶表面14s更低的水平高度处。由于第二介电层15的顶表面15s位于比第一介电层14的顶表面14s更低的水平高度处，所以第一介电层14可具有突出到第二介电层15的顶表面15s上方的两个分离的顶端14t。第一介电层14的顶端14t可位于与上层11的顶表面11s相同或相似的水平高度处。因此，如至少图1E所示，第一介电层14可填充沟槽13的第一部分并且可具有靠近上层11的顶表面11s的顶表面14s，而第二介电层15可填充沟槽13的单独的第二部分并且可具有靠近上层11的顶表面11s的顶表面15s，并且第二介电层15的顶表面15s可比第一介电层14的顶表面14s更朝着下层10凹陷。如至少图1E中进一步示出的，第一介电层14可具有U形状，使得第一介电层14包括至少两个顶端14t，其各自在沟槽13的单独的相应内侧壁表面13s上并且各自与上层11的顶表面11s相邻。
如至少图1E所示，使第一介电层14和第二介电层15凹陷可包括执行蚀刻工艺以去除第一介电层14和第二介电层15的相应上部14x和15x，其中凹陷的第一介电层14具有突出到凹陷的第二介电层15的顶表面15s上方的顶端14t(例如，关于凹陷的第二介电层15的顶表面15s，凹陷的第一介电层14的顶端14t更远离下层10的顶表面10s，如图1E所示)。如至少图1E中进一步示出的，第一介电层14的单独的顶端14t可被隔离以免横跨开放围隔14e彼此直接接触。
参照图1F，可在下层10上形成第三介电层16，并且可执行退火工艺。可通过沉积与第二介电层15相同或相似的介电材料(例如，正硅酸乙酯(TEOS)氧化物)来形成第三介电层16。因此，在一些示例实施例中，第二介电层15和第三介电层16可具有相同或基本上相同的材料组成(例如，在制造公差和/或材料公差内相同的材料组成)，并且形成第三介电层16可包括：沉积作为与第二介电层15的介电材料相同的材料的介电材料，沉积的介电材料填充沟槽13并覆盖上层11；以及对第一介电层、第二介电层和沉积的介电材料进行退火。
第三介电层16可形成为具有足以填充形成有第一介电层14和第二介电层15的沟槽13并覆盖抛光停止层12的厚度。可在形成第三介电层16之后执行退火工艺。
如上面参照图1E讨论的，蚀刻工艺可使得第一介电层14具有突出的顶端14t。短语“第一介电层14可具有突出的顶端14t”可意指图1E的蚀刻工艺可去除形成在第一介电层14和第二介电层15之间并与上层11的顶表面11s相邻的顶端界面。当第一介电层14不具有突出的顶端14t并且没有形成第三介电层16时，退火工艺可能在第一介电层14和第二介电层15之间产生收缩率差异，并且收缩率差异可能导致第一介电层14和第二介电层15彼此分开以在顶端界面处创建空隙可从其传播的裂口。因此，由于图1E的蚀刻工艺去除了能够用作裂纹源的顶端界面并且形成第三介电层16以覆盖第一介电层14和第二介电层15，所以可在沟槽13中抑制裂纹的出现。
参照图1G，可对第三介电层16执行平坦化工艺。例如，可执行化学机械抛光(CMP)工艺以将第三介电层16平坦化。因此，形成第三介电层16可包括执行抛光工艺以将退火的介电材料平坦化。CMP工艺可继续，直至抛光停止层12显露。第三介电层16可具有由于CMP工艺所导致的下陷而为凹形的顶表面16s。替代性地，第三介电层16的顶表面16s可为平坦的。如至少图1G所示，第二介电层15和第三介电层16之间可具有由第二介电层15的顶表面15s与第三介电层16的底表面16b之间的直接接触而限定的界面19，其朝着下层10为凹形。
参照图1H，可选择性地去除抛光停止层12。因此，可形成间隙填充层17以填充沟槽13并且不可能出现裂纹。间隙填充层17可具有包括第一介电层14、第二介电层15和第三介电层16的多层结构。第三介电层16可覆盖第一介电层14和第二介电层15并且可突出到上层11的顶表面11s上方。如图1H所示，形成第三介电层16可包括在执行抛光工艺之后去除抛光停止层12，使得第三介电层的平坦化的介电材料突出到上层11上方。
可选地，如图1I所示，可进一步执行缓冲化学机械抛光工艺以去除突出到上层11的顶表面11s上方的第三介电层16。因此，如图1I所示，第三介电层16的形成可包括对突出到上层11上方的第三介电层16的介电材料进行抛光。间隙填充层17可具有第二介电层15和第三介电层16在形状类似管或U的第一介电层14内顺序地堆叠的形状。第一介电层14的顶表面14s可在上层11的顶表面11s处暴露。例如，第一介电层14的顶表面14s可位于与上层11的顶表面11s相同或相似的水平高度处。因此，如至少图1I所示，尽管第一介电层14可填充沟槽13的第一部分，并且第二介电层15可填充沟槽13的单独的第二部分，但是第三介电层16可填充沟槽13的剩余部分，所述剩余部分是沟槽13的未被第一介电层14和第二介电层15填充的整个部分，并且第三介电层16可覆盖第二介电层15的顶表面15s。在一些示例实施例(包括图1I所示的示例实施例)中，第一介电层14的两个顶端14t中的各个顶端14t在上层11的顶表面11s处暴露。
在一些示例实施例(包括至少图1I所示的示例实施例)中，第一介电层14具有限定朝着上层11的顶表面11s敞开的开放围隔14e的U形状，第二介电层15填充第一介电层14的开放围隔14e的部分14i1，并且第三介电层16填充第一介电层14的开放围隔14e的剩余部分14i2，这包括第三介电层16位于第一介电层14的顶端14t之间。
图2A、图2B、图2C和图2D例示了示出根据本发明构思的一些示例实施例的形成间隙填充层的方法的横截面图。
参照图2A，可执行与上面参照图1A至图1E讨论的工艺相同或相似的工艺以在下层10上的上层11中形成沟槽13，在沟槽13中形成第一介电层14和第二介电层15，然后将第二介电层15平坦化。此后，可执行蚀刻工艺以使第一介电层14和第二介电层15凹陷。在某些实施例中，第一介电层14和第二介电层15可凹陷至低于上层11的顶表面11s的水平高度。因此，凹陷的第一介电层14的顶表面14s可位于比上层11的顶表面11s更低的水平高度处。凹陷的第二介电层15的顶表面15s可位于比第一介电层14的顶表面14s更低的水平高度处。第一介电层14的顶端14t可位于不接近上层11的顶表面11s的水平高度的水平高度处。例如，第一介电层14的顶表面14s可位于比上层11的顶表面11s更低的水平高度处。
参照图2B，如上面参照图1F讨论的，可形成第三介电层16以使其具有足以填充沟槽13并覆盖抛光停止层12的厚度，然后可执行退火工艺。图2A的蚀刻工艺可去除第一介电层14和第二介电层15之间的顶端界面，并且第三介电层16可覆盖第一介电层14和第二介电层15，结果可在沟槽13中抑制裂纹的出现。
参照图2C，可执行与上面参照图1G和图1H讨论的工艺相同或相似的工艺以将第三介电层16平坦化并去除抛光停止层12，这些工艺可形成具有包括第一介电层14、第二介电层15和第三介电层16的多层结构的间隙填充层17。可选地，如图2D所示，可进一步执行缓冲化学机械抛光工艺。在这种情况下，间隙填充层17可具有这样的形状：第三介电层16覆盖管形或U形的第一介电层14，第一介电层14填充沟槽13并围绕第二介电层15。如图2D所示，第三介电层16可进一步覆盖第一介电层14的顶端14t。因此，在一些示例实施例(包括图2D所示的示例实施例)中，第三介电层16可形成为除了位于第一介电层14的顶端14t之间之外，还覆盖第一介电层14的顶表面14s和第二介电层15的顶表面15s。
图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3J、图3K和图3L例示了示出根据本发明构思的一些示例实施例的制造半导体装置的方法的横截面图。图3E和图3F例示了示出图3D的部分P1的放大横截面图。
参照图3A，衬底90上可设置有包括***电路94的***区域PR。***电路94可包括形成在衬底90上的多个晶体管93、电连接到多个晶体管93的多条金属线97以及在晶体管93和金属线97之间以及金属线97本身之间的多个金属接触件95。衬底90可以是诸如单晶硅晶圆的半导体衬底。***区域PR还可包括在衬底90上覆盖***电路94的下介电层92。
参照图3B，可在***区域PR上形成半导体层100，并且可在半导体层100上形成具有阶梯结构300的模制件101。半导体层100可包括多晶硅层。半导体层100可被划分成单元阵列区域CAR和延伸区域EXT。单元阵列区域CAR和延伸区域EXT可构成设置在***区域PR上的单元区域CR。可通过在模制件101的一部分上重复地执行蚀刻工艺并且还在蚀刻掩模上执行修整工艺来形成阶梯结构300。可在延伸区域EXT上形成阶梯结构300。
可通过在半导体层100上交替地且重复地堆叠多个模制牺牲层110和多个模制介电层120来形成模制件101。可在半导体层100与最下模制牺牲层110之间进一步形成介电缓冲层105。模制牺牲层110与模制介电层120可由相对于彼此具有蚀刻选择性的介电材料形成。介电缓冲层105可由与模制介电层120相同或相似的介电材料形成。例如，模制牺牲层110可包括氮化硅，并且模制介电层120和介电缓冲层105可包括氧化硅。
参照图3C，可在单元阵列区域CAR上形成一个或多个沟槽140。如至少图3C所示，沟槽140(本文中也被称为“第一沟槽”)可具有穿入单元区域CR和***区域PR并接近一条金属线97的深度。例如，可在半导体层100上形成覆盖阶梯结构300的平坦化的介电层301，并且可在单元阵列区域CAR上执行蚀刻工艺。可执行蚀刻工艺，使得模制件101、半导体层100和下介电层92可被蚀刻以形成接近***区域PR的金属线97的沟槽140。例如，各个沟槽140可具有接近最上金属线97的深度。
参照图3D，可形成间隙填充层145以填充沟槽140。间隙填充层145可通过上面参照图1A至图1I或图2A至图2D讨论的间隙填充层形成方法来形成。图1A至图1I或图2A至图2D的描述可被并入图3D的描述中。
例如，如图3E所示，各个间隙填充层145可包括设置在沟槽140中的第一介电层145a、第二介电层145b和第三介电层145c，沟槽140穿透模制件101、半导体层100和下介电层92并显露金属线97。第一介电层145a、第二介电层145b和第三介电层145c可分别对应于图1I的第一介电层14、第二介电层15和第三介电层16，并且模制件101可对应于图1I的上层11，半导体层100可对应于图1I的下层10。如图3E和图3F所示，第一介电层145a可填充沟槽140的第一部分，第一介电层145a的顶表面145as靠近模制件101的顶表面101s，第二介电层145b可填充沟槽140的第二部分，第二介电层145b的顶表面145bs靠近模制件101的顶表面101s，第二介电层145b的顶表面145bs比第一介电层145a的顶表面145as更朝着半导体层100凹陷，第三介电层145c可填充沟槽140的剩余部分并且可覆盖第二介电层145b的顶表面145bs。
间隙填充层145可具有第二介电层145b和第三介电层145c在形状类似管或U的第一介电层145a内顺序地堆叠的形状(也参见图1I)。第一介电层145a的顶表面145as可暴露。替代性地，如图3F所示，各个间隙填充层145可具有第三介电层145c覆盖管形或U形第一介电层145a(第一介电层145a围绕第二介电层145b)的形状(也参见图2D)。
参照图3G，可形成多个垂直沟道孔150和多个虚设沟道孔250以穿透模制件101。例如，模制件101可经历蚀刻工艺以在单元阵列区域CAR上形成垂直沟道孔150并在延伸区域EXT上形成虚设沟道孔250。垂直沟道孔150和虚设沟道孔250可暴露半导体层100。一个或多个垂直沟道孔150可设置在邻近间隙填充层145之间。虚设沟道孔250可穿透平坦化的介电层301和模制件101的阶梯结构300。
参照图3H，可在单元阵列区域CAR上的垂直沟道孔150中形成电垂直沟道350，并且可在延伸区域EXT上的虚设沟道孔250中形成虚设垂直沟道450。因此，电垂直沟道350可处于单元阵列区域CAR上，并且虚设垂直沟道450可处于延伸区域EXT上。各个电垂直沟道350可包括沟道层352以及围绕沟道层352的存储器层354。存储器层354可包括一个或多个介电层。例如，存储器层354可包括围绕沟道层352的隧道介电层、远离存储器层354的阻挡介电层以及介于隧道介电层和阻挡介电层之间的电荷存储层。沟道层352可包括多晶硅。沟道层352可具有块形状或中空管形状。当沟道层352具有中空管形状时，介电层可填充沟道层352的空的内部。
可在各个电垂直沟道350的顶端上形成焊盘356。焊盘356可以是导体或掺杂区域。例如，半导体层100和焊盘356可具有相反的导电类型。虚设垂直沟道450可具有与电垂直沟道350相同的结构。电垂直沟道350可电连接到半导体层100，并且虚设垂直沟道450可不电连接到半导体层100。虚设垂直沟道450可用作抑制诸如模制件101的阶梯结构300塌陷的缺陷的支撑件。
参照图3I，可形成模制翼103，其中在模制介电层120之间提供空间115。例如，可通过使用能够选择性地蚀刻模制牺牲层110的蚀刻剂的蚀刻工艺来去除模制牺牲层110，该去除可在模制介电层120之间形成空间115。当模制牺牲层110包括氮化硅时，可通过包含例如磷酸(H3PO4)的蚀刻剂来选择性地去除模制牺牲层110。模制介电层120之间可具有空腔或空间115，并且相应地，模制翼103的阶梯结构300可具有诸如下垂或塌陷的弱点。然而，由于虚设垂直沟道450用于支撑阶梯结构300，可解决该弱点。
参照图3J，模制介电层120之间可设置有电极400以形成电极堆叠件155，其在半导体层100上并在垂直于半导体层100的顶表面100s的方向上与***电路94重叠。如至少图3J中进一步示出的，电极堆叠件155具有阶梯结构300。例如，可沉积导电材料以形成填充空间115的电极400。电极400可包括多晶硅或金属。例如，电极400可包括钨。当执行工艺以利用电极400填充空间115时，虚设垂直沟道450可支撑阶梯结构300，结果，电极堆叠件155可具有稳定的结构稳定性。
如至少图3J所示，电极堆叠件155的顶表面155s可与模制件101的顶表面101s相同。因此，如至少图3J所示，第一介电层145a可填充沟槽140的第一部分，第一介电层145a的顶表面145as靠近电极堆叠件155的顶表面155s，第二介电层145b可填充沟槽140的第二部分，第二介电层145b的顶表面145bs靠近电极堆叠件155的顶表面155s，第二介电层145b的顶表面145bs比第一介电层145a的顶表面145as更朝着半导体层100凹陷，第三介电层145c可填充沟槽140的剩余部分并且可覆盖第二介电层145b的顶表面145bs。
电极400可构成接地选择线、字线和串选择线。各个电极400可包括焊盘405或者设置在延伸区域EXT上的端部。电极400的相应端部处的焊盘405可在延伸区域EXT上形成阶梯结构300，并且可由虚设垂直沟道450支撑。
参照图3K，可形成连接插塞500以与金属线97连接。连接插塞500的长度可穿透间隙填充层145并接近金属线97。间隙填充层145可将连接插塞500与电极400电分离。连接插塞500可通过金属线97电连接到***区域PR的***电路94。例如，如至少图3K所示，第一间隙填充层145可围绕第一连接插塞500，第一连接插塞500顺序地延伸穿过单元区域CR和***区域PR并耦接到多条金属线97中的一条金属线97(“电线”)。如至少图3K所示，第一连接插塞500可在单元阵列区域CAR上并且可延伸穿过(“穿透”)电极堆叠件155。在单元阵列区域CAR上，一个或多个电垂直沟道350可设置在邻近连接插塞500之间。因此，如至少图3K所示，各个“第一”连接插塞500可介于单独的一对相邻电垂直沟道350之间。如至少图3K所示，电垂直沟道350可在垂直于半导体层100的顶表面100s的方向上延伸穿过电极堆叠件155并电连接到半导体层100。
参照图3L，可在单元阵列区域CAR上形成位线630和连接线640，并且可在延伸区域EXT上形成金属线650。例如，可沉积介电材料以形成覆盖电极堆叠件155和平坦化的介电层301的层间介电层303。在单元阵列区域CAR上，可形成位线接触件530以穿透层间介电层303并与电垂直沟道350的焊盘356耦接，并且可形成连接接触件540以与连接插塞500耦接。在延伸区域EXT上，可形成金属接触件550以穿透层间介电层303和平坦化的介电层301并与电极400的焊盘405耦接。金属接触件550可进一步穿透电极400的焊盘405上的模制介电层120。因此，金属接触件550可耦接到电极400的单独的相应焊盘405。
可在层间介电层303上沉积导电材料并进行构图以形成位线630、连接线640和金属线650。位线630可通过位线接触件530电连接到电垂直沟道350。连接线640(本文中也被称为“第一连接线”)可通过连接接触件540电连接到相应连接插塞500。金属线650可通过单独的相应金属接触件550电连接到电极400的单独的相应焊盘405。
通过上述工艺，可制造半导体装置1。半导体装置1可以是三维垂直NAND闪存装置，其具有单元区域CR堆叠在***区域PR上的***上单元结构(cell-on-peripheralstructure)。
尽管至少图3L例示了包括多个“第一”连接插塞500的半导体装置的示例实施例，将理解，在一些示例实施例中，半导体装置可仅包括单个单独的第一连接插塞500。
图4A、图4B、图4C、图4D、图4E和图4F例示了示出根据本发明构思的一些示例实施例的制造半导体装置的方法的横截面图。图4C和图4D例示了示出图4B的部分P2的放大横截面图。
参照图4A，可执行与上面参照图3A至图3C讨论的工艺相同或相似的工艺以在***区域PR上形成半导体层100并在半导体层100上形成具有阶梯结构300的模制件101。可在半导体层100上形成覆盖阶梯结构300的平坦化的介电层301，可在单元阵列区域CAR上形成一个或多个沟槽140，并且可在延伸区域EXT上形成附加沟槽142。附加沟槽142可按照多个设置。附加沟槽142可具有穿入平坦化的介电层301、半导体层100和下介电层92并接近***区域PR的最上金属线97的深度。附加沟槽142可与沟槽140同时形成。
参照图4B，可形成间隙填充层145以填充沟槽140，并且可形成附加间隙填充层147(本文中也被称为“第二间隙填充层”)以填充附加沟槽142。间隙填充层145(本文中也被称为“第一间隙填充层”)可设置在单元阵列区域CAR上，并且附加间隙填充层147可设置在延伸区域EXT上。间隙填充层145和附加(“第二”)间隙填充层147可通过上面参照图1A至图1I或图2A至图2D讨论的间隙填充层形成方法来形成。图1A至图1I或图2A至图2D的描述可并入图4B的描述中。
各个间隙填充层145可具有图3E或图3F所示的形状。如图4C所示，附加间隙填充层147可包括设置在附加沟槽142(相对于沟槽140，本文中也被称为“第二沟槽”)中的第一介电层147a、第二介电层147b和第三介电层147c，附加沟槽142穿透平坦化的介电层301、半导体层100和下介电层92并显露金属线97。第一介电层147a、第二介电层147b和第三介电层147c可分别对应于图1I的第一介电层14、第二介电层15和第三介电层16。在一些示例实施例中，关于第一介电层145a、第二介电层145b和第三介电层145c，第一介电层147a、第二介电层147b和第三介电层147c在本文中可分别称为第四介电层、第五介电层和第六介电层。因此，在一些示例实施例中，附加间隙填充层147可包括：第四介电层147a，其填充第二沟槽142的第一部分，第二沟槽142具有延伸穿过单元区域CR和***区域PR并接近单独的金属线97的深度，第四介电层147a的顶表面靠近介电层301的顶表面301s；第五介电层147b，其填充第二沟槽142的第二部分，第五介电层147b的顶表面靠近介电层301的顶表面301s，第五介电层147b的顶表面比第四介电层147a的顶表面更朝着半导体层100凹陷；以及第六介电层147c，其填充第二沟槽142的剩余部分并覆盖第五介电层147b的顶表面。
附加间隙填充层147可具有第二介电层147b和第三介电层147c在形状类似管或U的第一介电层147a内顺序地堆叠的形状(也参见图1I)。第一介电层147a的顶表面147as可暴露。替代性地，如图4D所示，附加间隙填充层147可具有这样的形状：第三介电层147c覆盖围绕第二介电层147b的管形或U形第一介电层147a(也参见图2D)。
参照图4E，可执行与上面参照图3G至图3K讨论的工艺相同或相似的工艺以利用电极400替换模制牺牲层110以形成电极堆叠件155。可在单元阵列区域CAR上形成电垂直沟道350和连接插塞500，并且可在延伸区域EXT上形成虚设垂直沟道450和附加连接插塞502。
电垂直沟道350可穿透电极堆叠件155并且与半导体层100电连接，并且连接插塞500可穿透间隙填充层145并且与***区域PR的金属线97电连接。虚设垂直沟道450可穿透电极堆叠件155的阶梯结构300并且不与半导体层100电连接。附加连接插塞502可穿透附加间隙填充层147并且与***区域PR的金属线97电连接。
参照图4F，可执行与上面参照图3L讨论的工艺相同或相似的工艺以形成电连接到电垂直沟道350的位线630，形成电连接到连接插塞500的连接线640，并且形成电连接到附加连接插塞502的附加连接线642。通过上面所讨论的工艺，除了连接插塞500(本文中也被称为“第一连接插塞”)之外，半导体装置1还可包括附加连接插塞502(本文中也被称为“第二连接插塞”)。例如，如至少图4F所示，第二间隙填充层147可围绕第二连接插塞502，第二连接插塞502顺序地延伸穿过单元区域CR和***区域PR，并且相对于如至少图3K所示关于第一间隙填充层145和第一连接插塞500描述的一条金属线97耦接到多条金属线97中的单独的金属线97(“电线”)。如至少图4F所示，第二连接插塞500可在延伸区域EXT上。
根据本发明构思，可在沟槽中沉积不同类型的介电层，并且可执行蚀刻工艺以使介电层凹陷，结果介电层之间可不具有用作裂纹源的界面。总之，可获得不会出现裂纹的间隙填充层。
本发明构思与现有技术相比的优点将通过所附权利要求以及参照附图讨论的说明书显而易见。本发明构思清楚地要求保护并在权利要求中具体地指出。然而，本发明构思可结合附图参考说明书来最佳理解。在说明书中，贯穿附图，相似的标号表示相似的组件。
本发明构思的该详细描述不应被解释为限于本文所阐述的示例实施例，在不脱离本发明构思的精神和范围的情况下，本发明构思旨在涵盖本发明构思的各种组合、修改和变化。所附权利要求应该被解释为包括其它示例实施例。
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