阅读说明：本技术 金属氧化物半导体晶体管及其制造方法 (Metal oxide semiconductor transistor and manufacturing method thereof ) 是由 许祥华 黄良安 钟昇镇 郭镇铵 李秋德 王智充 陈广修 林克峰 李彦辉 胡凯婷 于 2019-02-20 设计创作，主要内容包括：本发明公开一种金属氧化物半导体晶体管,其包括基板。基板具有延伸于第一方向的多个沟槽在该基板的顶部。栅极结构线是在该基板上延伸于与该第一方向交叉的第二方向,且跨过该多个沟槽。第一掺杂线是在该基板中位于该栅极结构线的第一侧,跨过该多个沟槽。第二掺杂线是在该基板中位于该栅极结构线的第二侧,跨过该多个沟槽。(The invention discloses a metal oxide semiconductor transistor, which comprises a substrate. The substrate has a plurality of trenches extending in a first direction on a top portion of the substrate. A gate structure line extends in a second direction crossing the first direction on the substrate and crosses the trenches. The first doped line is positioned on the first side of the grid structure line in the substrate and crosses the plurality of grooves. A second doped line is located on a second side of the gate structure line in the substrate and crosses over the plurality of trenches.)

金属氧化物半导体晶体管及其制造方法

技术领域

本发明涉及一种半导体制造技术，且特别是涉及金属氧化物半导体(metal-oxide-semiconductor,MOS)晶体管及其制造方法。

背景技术

随着集成电路的功能的提升，其所包含的电路的一部分会操作在相对高电压的范围，而增加集成电路的整体功能。操作于高电压的金属氧化物半导体晶体管虽然也是由栅极、源极与漏极所构成，但是结构上是不同，以使例如在高电压的操作下，晶体管开启后通过通道区域的电流可以增加。

金属氧化物半导体晶体管的栅极用于控制在基底的通道区域的导通状态。当金属氧化物半导体晶体管例如在高电压的应用时，多晶硅栅极与基板所构成的通道区域的面积会影响到金属氧化物半导体晶体管的性能。

以高电压晶体管的结构为例，在源极与漏极之间的栅极是的线状结构，用以增加有效的栅极宽度。栅极在基板上会构成通道区域，使电流流过通道区域。栅极有效宽度实际上是对应通道有效宽度。于此如一般的定义，源极与漏极之间是长度方向，其产生通道长度，而栅极有效宽度是指在与通道长度的方向垂直的方向上的延伸长度。栅极有效宽度(Weff)较大时，晶体管在开启时的电流(Ion)也随着加大。

对于金属氧化物半导体晶体管的结构设计，特别是对于操作在高电压下的晶体管，其需要考虑如何增加栅极有效宽度，以提升晶体管的操作效能。

发明内容

本发明的目的在于提出一种金属氧化物半导体晶体管，其栅极结构在宽度的方向具有凹陷到基板的结构，以提升栅极的有效宽度。

为达上述目的，本发明提供一种金属氧化物半导体晶体管，包括基板。基板具有延伸于第一方向的多个沟槽，位于该基板的顶部。栅极结构线是在该基板上延伸于与该第一方向交叉的第二方向，且跨过该多个沟槽。第一掺杂线是在该基板中位于该栅极结构线的第一侧，跨过该多个沟槽。第二掺杂线是在该基板中位于该栅极结构线的第二侧，跨过该多个沟槽。

在一实施例中，对于所述的金属氧化物半导体晶体管，该第一方向垂直于该第二方向。

在一实施例中，对于所述的金属氧化物半导体晶体管，该多个沟槽的深度是在100埃到700埃的范围。

在一实施例中，对于所述的金属氧化物半导体晶体管，该多个沟槽的深度是在300埃到400埃的范围。

在一实施例中，对于所述的金属氧化物半导体晶体管，该多个沟槽的宽度相等于相邻两个该沟槽之间的距离。

在一实施例中，对于所述的金属氧化物半导体晶体管，该多个沟槽的宽度是250nm或是更多。

在一实施例中，对于所述的金属氧化物半导体晶体管，该基板包含深P型阱区，其中该第一掺杂线与该第二掺杂线形成在该深P型阱区中。

在一实施例中，对于所述的金属氧化物半导体晶体管，该第一掺杂线是P型且该第二掺杂线是N型。

在一实施例中，对于所述的金属氧化物半导体晶体管，该栅极结构线包括:栅极绝缘层，在该基板上；以及栅极线层，在该栅极绝缘层上。

在一实施例中，对于所述的金属氧化物半导体晶体管，该栅极线层是多晶硅层。

本发明也提供一种制造金属氧化物半导体晶体管的方法，其特征在于，包括提供基板，该基板具有延伸于第一方向的多个沟槽，位于该基板的顶部。在该基板上栅极结构线形成，延伸于与该第一方向交叉的第二方向，且跨过该多个沟槽。对该基板进行注入，以在该基板中形成第一掺杂线与第二掺杂线，延伸于与该第一方向交叉的第二方向，且跨过该多个沟槽。在该基板上形成栅极结构线，延伸于与该第二方向，且跨过该多个沟槽，其中该第一掺杂线是在该栅极结构线的第一侧且该第二掺杂线是在该栅极结构线的第二侧。

在一实施例中，对于所述的制造金属氧化物半导体晶体管的方法，该第一方向垂直于该第二方向。

在一实施例中，对于所述的制造金属氧化物半导体晶体管的方法，该多个沟槽的深度是在100埃到700埃的范围。

在一实施例中，对于所述的制造金属氧化物半导体晶体管的方法，该多个沟槽的深度是在300埃到400埃的范围。

在一实施例中，对于所述的制造金属氧化物半导体晶体管的方法，该多个沟槽的宽度相等于相邻两个该沟槽之间的距离。

在一实施例中，对于所述的制造金属氧化物半导体晶体管的方法，该多个沟槽的宽度是250nm或是更多。

在一实施例中，对于所述的制造金属氧化物半导体晶体管的方法，对该基板进行注入的该步骤还包括形成深P型阱区在该基板中，该第一掺杂线与该第二掺杂线形成在该深P型阱区中。

在一实施例中，对于所述的制造金属氧化物半导体晶体管的方法，该第一掺杂线是P型且该第二掺杂线是N型。

在一实施例中，对于所述的制造金属氧化物半导体晶体管的方法，形成该栅极结构线的该步骤包括在该基板上形成栅极绝缘层，跨过该多隔沟槽以及在该栅极绝缘层上形成栅极线层。

在一实施例中，对于所述的制造金属氧化物半导体晶体管的方法，该栅极线层是多晶硅层。

附图说明

包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。

图1为本发明一实施例，金属氧化物半导体晶体管的三维结构示意图；

图2为本发明一实施例，金属氧化物半导体晶体管的上视结构示意图；

图3为本发明一实施例，金属氧化物半导体晶体管在图1的切割线I-I的剖面结构示意图；

图4为本发明一实施例，金属氧化物半导体晶体管在图1的切割线II-II的剖面结构示意图；

图5A～图5O为本发明一实施例，制造金属氧化物半导体晶体管的方法的剖面结构示意图。

附图标号说明

50:晶体管

52:隔离结构

54:接触区域

56:沟槽

60:第一方向

62:第二方向

100:基板

102:栅极结构线

102a:栅极线层

102b:栅极绝缘层

200:基板

202:隔离结构

204:垫氧化层

206:氮化物层

208:光致抗蚀剂层

210、212、214:开口

216:沟槽

218:垫氧化层

220:栅极绝缘层

222:栅极层

224:栅极线结构

具体实施方式

本发明是关于半导体元件的制造技术，其别是关于金属氧化物半导体晶体管的结构与其制造方法。本发明在增加栅极有效宽度的考虑下，提出晶体管的栅极结构在宽度方向的延伸，具有凹陷到基板的结构，以提升栅极的有效宽度。

以下举一些实施例来说明本发明，但是本发明不限于所举的实施例。另外，所举的实施例之间也允许适当的相互结合成为另一实施例。

本发明审视(look into)增加栅极有效宽度的方式。对于一般直接的方式，栅极在平坦的基板表面上，沿着与通道长度方向垂直的通道宽度方向可以采用直线状延伸，以增加栅极有效宽度。然而，除了将栅极修改为直线状的栅极结构外，本发明提出进一步可以增加栅极有效宽度的结构。

图1为依据本发明一实施例，金属氧化物半导体晶体管的三维结构示意图。参阅图1，以基板100为结构的基础，基板100例如是P型基板Psub。在基板100中会有P型或是N型多个掺杂的阱区，例如包括深N型阱区DNW与深P型阱区DPW。再依照实际需要，在基板100中还会形成N型输入/输出阱区NWIO及P型输入/输出阱区PWIO，其可以当作其中一个晶体管50的源极S与漏极D。基板100中与包含隔离作用的浅沟槽隔离(shallow trench isolation，STI)结构，以及对外接触连接用的P型或是N型的重掺杂的接触区域54，以N+或P+表示。基板100中的掺杂区域是依照实际需要而定，本发明不限于所举的掺杂方式。

在基板100的顶部还会形成多个沟槽56。沟槽56沿着第一方向60延伸。晶体管50还包括栅极结构线102，位于基板100上。栅极结构线102在第二方向62延伸，且跨过这些沟槽56。第一方向60与第二方向62会交叉，例如是相互垂直的交叉方式。栅极结构线102包含栅极线层102a及栅极绝缘层102b。栅极绝缘层102b在基板100上，也是跨过这些沟槽56。栅极线层102a在栅极绝缘层102b上，也是跨过这些沟槽56。如此，源极S与漏极D形成在基板100中，位于栅极结构线102的两侧。于此，源极S与漏极D仅是方便描述的一实施例，实际上源极S与漏极D依照操作是可以互换。源极S与漏极D的结构，在一实施例中，都是线状的掺杂区域。源极S与漏极D之间由栅极促成在基板100表层形成通道区域，其通道方向定义为第一方向60。对应通道方向，栅极结构线102的宽度是延伸于第二方向62，其与第一方向60垂直。栅极结构线102有效长度就是栅极的有效宽度。

本发明在基板100顶部形成有多个沟槽56。栅极结构线102跨过这些沟槽56时也会随着沟槽56凹陷，因此增加栅极结构线102的总长度，其也就是增加栅极宽度。如此，晶体管开启运作时，流过通道区域的电流可以增加，以提升晶体管的效能，也因此可以更应用在高电压晶体管的设计。

以下再进一步描述晶体管50的结构。图2为依据本发明一实施例，金属氧化物半导体晶体管的上视结构示意图。参阅图2也可以同时参阅图1，针对金属氧化物半导体的晶体管50，其例如因应在高电压的操作，会增加栅极结构的宽度而构成为栅极结构线102。栅极结构线102是沿着切割线II-II的方向延伸。栅极结构线102的两侧的基板100中会形成有源极与漏极。本实施例例如是有两个晶体管50串联连接，但是本发明不限于此。晶体管50是以基板100为基础。基板100的顶部形成多个沟槽56，沿着切割线I-I线的方向延伸。在沟槽56的两侧会形成接触区域54，用于后续对外连接的接触端点。以晶体管50为例，其外围是由隔离结构52隔离，其例如是浅沟槽隔离(STI)结构。

图3为依据本发明一实施例，金属氧化物半导体晶体管在图1的切割线I-I的剖面结构示意图。参阅图3，切割线I-I会切过沟槽56，因此在此剖面结构上，在隔离结构52之间的基板100的高度是凹陷，其依照沟槽56的深度来决定。栅极结构线102是跨过沟槽56，因此也会在沟槽56的底部。

图4为依据本发明一实施例，金属氧化物半导体晶体管在图1的切割线II-II的剖面结构示意图。参阅图4，切割线II-II会切过栅极结构线102。由于基板100上有多个沟槽56，栅极结构线102会在这些沟槽56上形成凹陷结构，其包含在沟槽56侧壁的接触区域，因此增加栅极结构线102与基板100接触的接触区域。此接触的区域会形成通道区域。如此，本发明增加栅极结构线102的有效宽度。

一般性地，沟槽56的深度愈大，则所增加的有效宽度也会愈大。然而，对于深度大的沟槽其也相对较难于制造。在一实施例中，沟槽56的深度例如是在100埃(angstrom)到700埃的范围。在一实施例中，沟槽的深度例如是在300埃到400埃的范围。在一实施例中，沟槽的宽度W1例如是相等于相邻两个沟槽之间的距离W2，W2例如是250nm(nanometer，纳米)或是更多。在一实施例中，沟槽的宽度例如是250nm或是更多。

以下描述制造晶体管的流程。图5A～图5O为依据本发明一实施例，制造金属氧化物半导体晶体管的方法的剖面结构示意图。

参阅图5A，在基板200上会形成隔离结构202，以隔离后续要形成的元件，例如晶体管元件。垫氧化层204形成于基板200上。参阅图5B，氮化物层206形成于垫氧化层204上。参阅图5C，光致抗蚀剂层208形成于氮化物层206上。光致抗蚀剂层208有开口210，其暴露氮化物层206的一部分。参阅图5D，以光致抗蚀剂层208为蚀刻掩模，对应开口210，将氮化物层206蚀刻而形成氮化物层206的开口212，其暴露垫氧化层204的一部分。

参阅图5E，光致抗蚀剂层208被移除，而保留氮化物层206与垫氧化层204的。参阅图5F，再利用氧化物清洗的步骤，例如是标准湿式(RCA)清洁步骤，移除被氮化物层206的开口212所暴露的垫氧化层204。如此，在氮化物层206与垫氧化层204中整体形成开口214，暴露基板200的一部分。

参阅图5G，利用在氮化物层206与垫氧化层204中形成开口214，蚀刻工艺(process)对基板200的暴露部分进行蚀刻得到在基板200顶部的多个沟槽216。如图4的前述，沟槽216的深度D例如是在100埃到700埃的范围。沟槽216的宽度W1例如是250nm或是更多。相邻两个该沟槽之间的距离W2例如是250nm或是更多。在一实施例中，宽度W1与距离W2例如是相等的均匀分布。

参阅图5H，完成沟槽216的结构后，由于氮化物层206与垫氧化层204是不同材质，在一实施例中，可以先移除氮化物层206，而垫氧化层204仍保留在基板200上。参阅图5I，在一实施例中，在利用清洁步骤将垫氧化层204移除，而暴露出基板200。

参阅图5J，另一层垫氧化层218形成于基板200上，当作后续注入工艺的保护作用。参阅图5K，注入工艺会在基板200形成所需要的掺杂区域，其例如包括深N型阱区DNW、深P型阱区DPW、P型输入/输出阱区PWIO等等，其可参阅图1的结构。于此注入工艺仅示意表示基板200会形成所需要的各种掺杂区域，实际的注入工艺也可以在制造流程中的其它适当阶段进行，本发明不限于注入工艺的实施方式。参阅图5L，完成注入工艺后，垫氧化层218被移除以暴露出基板200。

参阅图5M，栅极绝缘层220再度形成于基板200上，且覆盖沟槽216。参阅图5N，栅极层222也形成于栅极绝缘层220上。栅极层222的材质例如是多晶硅。在一实施例中，栅极层222依需要的导电型也可以进行掺杂。参阅图5O，在一实施中，栅极层222被定义而得到所要的栅极线结构224。之后可以继续完成其他所需要的结构。本发明不限于后续的制造流程，于此不再继续描述后续的制造流程。

本发明的栅极线结构224，利用在基板200上形成沟槽216而增加栅极的有效宽度，至少可以增加晶体管的操作电流。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。