阅读说明：本技术 具有等效串联电阻部件的半导体装置 (Semiconductor device having equivalent series resistance element ) 是由 太田賢 于 2020-01-16 设计创作，主要内容包括：本申请案涉及具有等效串联电阻部件的半导体装置。本文中揭示一种设备,其包含：第一导电层,其具有第一公共图案和在第一方向上布置的多个第一分支图案,所述第一分支图案中的每一者的一个端连接到所述第一公共图案；第二导电层,其具有第二公共图案和在所述第一方向上布置的多个第二分支图案,所述第二分支图案中的至少一者的一个端连接到所述第二公共图案；绝缘层,其形成在所述第一导电层和所述第二导电层之间；以及多个通路电极,其透过所述绝缘层,所述第一分支图案中的每一者的另一端连接到所述第二分支图案中的每一者的另一端中的相关联的一者。(The present application relates to a semiconductor device having an equivalent series resistance component. Disclosed herein is an apparatus comprising: a first conductive layer having a first common pattern and a plurality of first branch patterns arranged in a first direction, one end of each of the first branch patterns being connected to the first common pattern; a second conductive layer having a second common pattern and a plurality of second branch patterns arranged in the first direction, one end of at least one of the second branch patterns being connected to the second common pattern; an insulating layer formed between the first conductive layer and the second conductive layer; and a plurality of via electrodes passing through the insulating layer, the other end of each of the first branch patterns being connected to an associated one of the other ends of each of the second branch patterns.)

具有等效串联电阻部件的半导体装置

技术领域

本申请案涉及半导体装置。

背景技术

一些半导体装置包含用于使内部电压稳定的等效串联电阻(Equivalent SeriesResistance，ESR)部件。ESR部件的频率特性根据其电阻值而变化。因此，ESR部件的电阻值在半导体装置的设计阶段中被精细地调整。作为精细地调整ESR部件的电阻值的方法，考虑了一种改变穿过高电阻导体层的路径的长度的方法。然而，在此方法中，有必要一次将连接到许多电容器的大面积布线图案集中到一个位置，并将布线图案连接到由高电阻导体层形成的电阻器图案的端。在这种情况下，在大面积布线图案被集中的部分中添加了不能被忽略的电阻组件，并且因此难以调整如所设计的ESR部件的电阻值。因此，需要一种具有允许正确地调整如所设计的电阻值的配置的ESR部件。

发明内容

在本发明的一个方面中，提供一种设备。所述设备包括：第一导电层，其具有第一公共图案和在第一方向上布置的多个第一分支图案，所述第一分支图案中的每一者的一个端连接到所述第一公共图案；第二导电层，其具有第二公共图案和在所述第一方向上布置的多个第二分支图案，所述第二分支图案中的至少一者的一个端连接到所述第二公共图案；绝缘层，其形成在所述第一导电层和所述第二导电层之间；以及多个通路电极，其透过所述绝缘层，所述第一分支图案中的每一者的另一端连接到所述第二分支图案中的每一者的另一端中的相关联的一者。

在本发明的另一方面中，提供一种设备。所述设备包括：多个第一分支图案；多个第二分支图案，其各自与所述第一分支图案中的相关联的一者重叠和连接，所述第二分支图案被分成第一组和第二组；第一公共图案，其共同地连接到所述第一分支图案；第二公共图案，其共同地连接到属于所述第一组的所述第二分支图案，而不连接到属于所述第二组的所述第二分支图案。

附图说明

图1是展示根据本发明的半导体装置的实例的框图。

图2是存储器单元的电路图。

图3是用于阐释ESR部件的配置的示意性平面图。

图4是串联连接的两个ESR部件的示意性横截面图。

图5到8是用于阐释ESR部件中的电阻组件分别被设定为图3中的电阻组件的两倍、三倍、四倍和六倍的状态的示意性平面图。

图9是用于阐释根据修改的ESR部件的配置的示意性平面图。

图10是用于阐释ESR部件的值被设定为图9中的值的两倍的状态的示意性平面图。

具体实施方式

下文将参考附图详细地阐释本发明的各种实施例。以下详细描述参考附图，所述附图以图示的方式展示了可以实践本发明的特定方面和实施例。充分详细地描述了这些实施例以使所属领域的技术人员能够实践本发明。在不脱离本发明的范围的情况下，可以利用其它实施例并且可以进行结构、逻辑和电气改变。本文中所揭示的各种实施例未必互斥，这是因为一些所揭示的实施例可以与一或多个其它所揭示的实施例组合以形成新的实施例。

根据本发明的半导体装置10是DRAM，并包含存储器单元阵列12、外围电路14和内部电压生成电路16，如图1所展示。存储器单元阵列12由布置成阵列的许多存储器单元形成。如图2所展示，存储器单元阵列12包含分别布置在位线BL和字线WL的相交点处的存储器单元MC。存储器单元MC是DRAM单元，并具有单元晶体管T和单元电容器C彼此串联连接的配置。对存储器单元阵列12的存取是由外围电路14进行。外围电路14基于经由命令地址端子22从外部供应的命令地址信号CA而针对存储器单元阵列12执行读取操作或写入操作。外围电路14在读取操作中将从存储器单元阵列12读取的数据DQ从数据端子24输出到外部，并在写入操作中将从外部供应到数据端子24的数据DQ写入到存储器单元阵列12中。

外围电路14根据介于供应到内部供电线32的内部供电电势Vint和供应到内部供电线34的接地电势GND之间的电压进行操作。内部供电电势Vint是由内部电压生成电路16生成。内部电压生成电路16接收经由供电端子26从外部供应的外部供电电势Vext和经由接地端子28从外部供应的接地电势GND，并基于那些电势生成内部供电电势Vint。由设置在半导体装置10外部的去耦电容器(未展示)使外部供电电势Vext稳定。同时，由连接在内部供电线32和34之间的ESR部件40使由内部电压生成电路16生成的内部供电电势Vint稳定。ESR部件40具有吸收通过外围电路14的操作而叠加在内部供电电势Vint上的供电噪声的功能。在图1所展示的实例中，两个ESR部件40串联连接在内部供电线32和34之间。ESR部件40具有电阻组件42和电容组件44串联连接的配置。ESR部件40的频率特性由电阻组件42精细地调整。

图3是用于阐释ESR部件40的配置的示意性平面图。如图3所展示，ESR部件40包含形成在下布线层中的第一公共图案50和多个第一分支图案52₁到52₂₄，以及形成在上布线层中的第二公共图案60和多个第二分支图案62₁到62₂₄。下布线层由例如钨的耐熔金属制成，并且上布线层由例如铝或铜的低电阻金属制成。第一公共图案50共同地连接到多个电容器元件80的下电极。电容器元件80是配置图1所展示的电容组件44的元件，并具有与配置存储器单元MC的单元电容器C大致上相同的配置。

第一分支图案52₁到52₂₄都在x方向上延伸。在图3所展示的实例中，24个第一分支图案52₁到52₂₄在y方向上布置。第一分支图案52₁到52₂₄是配置图1所展示的电阻组件42的元件。在x方向上的第一分支图案52₁到52₂₄的一个端都连接到第一公共图案50。在x方向上的第一分支图案52₁到52₂₄的另一端分别连接到相关联的通路导体70₁到70₂₄的下端。第二分支图案62₁到62₂₄全部在x方向上延伸。在图3所展示的实例中，24个第二分支图案62₁到62₂₄在y方向上布置，并在平面图中分别具有在相关联的第一分支图案52₁到52₂₄上重叠的部分。在x方向上的第二分支图案62₁到62₂₄的一个端都连接到第二公共图案60。在x方向上的第二分支图案62₁到62₂₄的另一端分别连接到相关联的通路导体70₁到70₂₄的上端。就这种配置来说，第一分支图案52₁到52₂₄和第二分支图案62₁到62₂₄分别经由相关联的通路导体70₁到70₂₄彼此短接。结果，第一公共图案50和第二公共图案60彼此连接，并且第一公共图案50和第二公共图案60之间的电阻值是由第一分支图案52₁到52₂₄确定的值。因为第二分支图案62₁到62₂₄的电阻值充分低于第一分支图案52₁到52₂₄的电阻值，所以可以忽略第二分支图案62₁到62₂₄的电阻值。

ESR部件40布置在图1所展示的外围电路14被布置的外围电路区域中。在ESR部件40的组件当中，第一公共图案50和电容器元件80布置在外围电路区域中的电容器阵列区域中。电容器阵列区域是电容器元件80被布置的区域。通路导体70₁到70₂₄布置在外围电路区域中的通路可形成区域中。如图3所展示，在电容器阵列区域和通路可形成区域之间存在避开(KEEP-OFF)区域。避开区域是不允许布置通路导体的区域。

图4是串联连接的两个ESR部件40的示意性横截面图。如图4所展示，第一公共图案50在电容器阵列区域中被分为两个。布置在电容器阵列区域中的电容器元件80的半部在其下电极处连接到第一公共图案50中的一者。布置在电容器阵列区域中的电容器元件80的剩余半部在其下电极处连接到另一第一公共图案50。另外，这些电容器元件80的上电极都经由板电极81共同地连接。因为许多单元电容器C以这种方式布置在电容器阵列区域中，所以在电容器阵列区域和通路可形成区域之间生成大的梯级。因此，当形成覆盖电容器阵列区域和通路可形成区域的层间绝缘膜90时，在梯级附近不能确保层间绝缘膜90的平坦性。因为难以在层间绝缘膜90不平坦的部分中形成通路导体，所以将此部分定义为任何通路导体不能被布置的避开区域。在根据本发明的半导体装置10中，透过层间绝缘膜90的通路导体70布置在通路可形成区域中，由此连接第一分支图案52的另一端和第二分支图案62的另一端。配置上布线层的另一图案64也布置在电容器阵列区域中。

在图3所展示的实例中，第一公共图案50和第二公共图案60经由24个第一分支图案52₁到52₂₄彼此连接。因此，当第一分支图案52₁到52₂₄的电阻值中的每一者被定义为A时，电阻组件42的值为A/24。

当电阻组件42的值改变时，通过改变用于图案化上布线层的掩模图案而使第二分支图案62₁到62₂₄中的一者或两者或两者以上从第二公共图案60断开。在图5所展示的实例中，12个第二分支图案62₁、62₃、62₅、62₇、62₉、62₁₁、62₁₃、62₁₅、62₁₇、62₁₉、62₂₁和62₂₃从第二公共图案60断开，并且剩余12个第二分支图案62₂、62₄、62₆、62₈、62₁₀、62₁₂、62₁₄、62₁₆、62₁₈、62₂₀、62₂₂和62₂₄连接到第二公共图案60。就这种配置来说，第一分支图案52₁、52₃、52₅、52₇、52₉、52₁₁、52₁₃、52₁₅、52₁₇、52₁₉、52₂₁和52₂₃不再对电阻组件42起作用。因此，电阻组件42的值变为A/12，并且电阻组件42的值与图3所展示的图案形状相比可以加倍。此外，在图5所展示的实例中，连接到第二公共图案60的第二分支图案62和从第二公共图案60断开的第二分支图案62在y方向上交替地布置。因此，电流不会集中在一个点上，使得电流可以散布。

当电阻组件42的值被设定为三倍时，如图6所展示，足够的是，16个第二分支图案62₁、62₂、62₄、62₅、62₇、62₈、62₁₀、62₁₁、62₁₃、62₁₄、62₁₆、62₁₇、62₁₉、62₂₀、62₂₂和62₂₃从第二公共图案60断开，并且剩余8个第二分支图案62₃、62₆、62₉、62₁₂、62₁₅、62₁₈、62₂₁和62₂₄连接到第二公共图案60。在这种情况下，电阻组件42的值变为A/8，并且电阻组件42的值与图3所展示的图案形状相比变为三倍。此外，在图6所展示的实例中，连接到第二公共图案60的一个第二分支图案62和从第二公共图案60断开的两个第二分支图案62在y方向上重复地布置。因此，电流不会集中在一个点上，使得电流可以散布。

当电阻组件42的值被设定为四倍时，如图7所展示，足够的是，18个第二分支图案62₁、62₂、62₃、62₅、62₆、62₇、62₉、62₁₀、62₁₁、62₁₃、62₁₄、62₁₅、62₁₇、62₁₈、62₁₉、62₂₁、62₂₂和62₂₃从第二公共图案60断开，并且剩余6个第二分支图案62₄、62₈、62₁₂、62₁₆、62₂₀和62₂₄连接到第二公共图案60。在这种情况下，电阻组件42的值变为A/6，并且电阻组件42的值与图3所展示的图案形状相比变为四倍。此外，在图7所展示的实例中，连接到第二公共图案60的一个第二分支图案62和从第二公共图案60断开的三个第二分支图案62在y方向上重复地布置。因此，电流不会集中在一个点上，使得电流可以散布。

当电阻组件42的值被设定为六倍时，如图8所展示，足够的是，20个第二分支图案62₁、62₂、62₃、62₄、62₆、62₇、62₈、62₉、62₁₁、62₁₂、62₁₃、62₁₄、62₁₆、62₁₇、62₁₈、62₁₉、62₂₁、62₂₂、62₂₃和62₂₄从第二公共图案60断开，并且剩余4个第二分支图案62₅、62₁₀、62₁₅和62₂₀连接到第二公共图案60。在这种情况下，电阻组件42的值变为A/4，并且电阻组件42的值与图3所展示的图案形状相比变为六倍。此外，在图8所展示的实例中，连接到第二公共图案60的一个第二分支图案62和从第二公共图案60断开的四个第二分支图案62在y方向上重复地布置。因此，电流不会集中在一个点上，使得电流可以散布。

如上文所描述，在根据本发明的半导体装置10中，有可能通过改变用于图案化上布线层的掩模图案而将电阻组件42的值设定为从A到A/24的范围内的任意值。另外，通过改变第一分支图案52₁到52₂₄中的并联连接的第一分支图案的数目来调整电阻组件42的值。因此，与改变穿过高电阻导体层的路径的长度的方法不同，电流不会集中在一个点上。此外，因为第一分支图案52₁到52₂₄的一部分和第二分支图案62₁到62₂₄的一部分布置在避开区域中，所以有可能有效地使用任何通路导体不能被形成的避开区域。第二公共图案60可以形成在避开区域或电容器阵列区域中。

图9是展示根据修改的第一分支图案52₁到52₄的形状的示意性平面图。在图9所展示的实例中，第一分支图案52₁到52₄中的每一者具有曲折形状。因此，与第一分支图案52₁到52₄为笔直的情况相比，有可能增大第一分支图案52₁到52₄中的每一者的电阻值。另外，三个通路导体70₁、70₂、70₃或70₄被分配给第一分支图案52₁到52₄中的每一者。因此，由通路导体70₁、70₂、70₃或70₄造成的电阻组件被降低。因此，可以根据设计更容易地调整ESR部件40的电阻组件42。同样在此实例中，有可能通过改变用于图案化上布线层的掩模图案来调整电阻组件42。例如，当两个第二分支图案62₁和62₃从第二公共图案60断开时，如图10所展示，与图9所展示的图案形状相比，电阻组件42的值加倍。

第一分支图案52和第二分支图案62的数目不受特定限制。然而，通过制备大量的第一分支图案52和第二分支图案62，有可能更精细地调整电阻组件42。另外，通过将第一分支图案52和第二分支图案62的数目设定为具有尽可能多的除数的数目，有可能将处于多个电平的电阻组件42切换为整数倍。例如，当第一分支图案52和第二分支图案62的数目是24时，假设所有第一分支图案52和所有第二分支图案62连接的情况下的值是参考，则可以使电阻组件42的值为两倍、三倍、四倍、六倍、八倍、12倍或24倍。另外，当第一分支图案52和第二分支图案62的数目是60时，假设所有第一分支图案52和所有第二分支图案62连接的情况下的值是参考，则可以使电阻组件42的值为两倍、三倍、四倍、五倍、六倍、10倍、12倍、15倍、20倍、30倍或60倍。

尽管已在某些优选实施例和实例的背景中揭示了本发明，但是所属领域的技术人员将理解，本发明超出特定所揭示的实施例延伸到本发明的其它替代实施例和/或用途以及其明显的修改和等同物。另外，基于本发明，在本发明的范围内的其它修改对于所属领域的技术人员来说将是显而易见的。还预期到，可以进行实施例的特定特征和方面的各种组合或子组合，并且它们仍然落入本发明的范围内。应理解，所揭示的实施例的各种特征和方面可以相互组合或相互替换，以便形成所揭示的发明的变化模式。因此，希望本文中所揭示的至少一些本发明的范围不应受到上文所描述的特定所揭示的实施例限制。