阅读说明：本技术 3d 1t1c堆叠dram结构及制造方法 (3D1T1C stacked DRAM structure and manufacturing method ) 是由 A·利拉克 S·T·马 A·夏尔马 于 2019-12-11 设计创作，主要内容包括：本文公开的实施例3D1T1C堆叠DRAM结构及制造方法,包括三维3D存储器单元阵列和形成这种器件的方法。在实施例中,存储器器件包括衬底表面和衬底表面上的三维(3D)存储器单元阵列。在实施例中,每个存储器单元包括晶体管和电容器。在实施例中,每个存储器单元的晶体管包括半导体沟道,半导体沟道的第一端电耦合到实质上平行于衬底表面伸展的位线,并且半导体沟道的第二端电耦合到电容器。晶体管还可以包括在半导体沟道的第一端和第二端之间的、半导体沟道的表面上的栅极电介质。在实施例中,栅极电介质被实质上垂直于衬底表面伸展的字线接触。(Example 3D1T1C stacked DRAM structures and methods of manufacture disclosed herein, including three-dimensional 3D memory cell arrays and methods of forming such devices. In an embodiment, a memory device includes a substrate surface and a three-dimensional (3D) array of memory cells on the substrate surface. In an embodiment, each memory cell includes a transistor and a capacitor. In an embodiment, the transistor of each memory cell includes a semiconductor channel, a first end of the semiconductor channel is electrically coupled to a bit line running substantially parallel to the substrate surface, and a second end of the semiconductor channel is electrically coupled to the capacitor. The transistor may further include a gate dielectric on a surface of the semiconductor channel between the first and second ends of the semiconductor channel. In an embodiment, the gate dielectric is contacted by a word line running substantially perpendicular to the substrate surface.)

具体实施方式

本文描述的实施例包括3D堆叠的DRAM结构和形成这种器件的方法。在以下描述中，阐述了许多具体细节，例如具体的集成和材料方案，以便提供对本公开的实施例的透彻理解。对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，没有详细描述诸如集成电路设计布局之类的公知特征，以避免不必要地模糊本公开的实施例。此外，应领会，附图中所示的各种实施例是说明性表示，并且不一定按比例绘制。

某些术语也可以仅出于参考目的而在以下描述中使用，并且因此不旨在限制。例如，诸如“上”、“下”、“上方”、“下方”、“底部”和“顶部”之类的术语指的是对其进行参考的附图中的方向。诸如“前”、“背”、“后”和“侧”之类的术语在一致但任意的参考框架内描述了组件的部分的朝向和/或位置，这通过参考描述正在讨论的组件的文本和相关联的附图而变得清楚。这样的术语可以包括上面具体提到的词语、其衍生词和类似含义的词语。

如上所述，缩放DRAM以提供增加的存储器密度目前受到大电容器配置的限制。因此，本文公开的实施例包括具有3D堆叠的DRAM单元的存储器器件。在实施例中，存储器器件的每层可以包括位线和多个存储器单元。在实施例中，存储器单元可以包括晶体管和电容器。每个存储器单元的晶体管和电容器可以被定向，使得它们在与下面的衬底表面实质上平行的平面中。由于每个存储器单元的晶体管和电容器在单个平面中，所以存储器单元可以在垂直方向上堆叠以提供增加的存储器密度。实施例还允许实质上并行地制造每层存储器器件。因此，实施例允许降低制造3D堆叠的DRAM单元的复杂性和成本。

现在参考图1A，示出了存储器器件的单层102的平面图图示。尽管为简单起见示出了单个层102，但应领会，存储器器件可以包括在垂直方向上(即，图1A的平面之外)堆叠的一个或多个层102。例如，存储器器件可以包括两个或更多个层102、四个或更多个层102、八个或更多个层102、或十六个或更多个层102。具体地，存储器器件的层102的数量可以仅受到可用的光刻、蚀刻和沉积工具的能力的限制。

在实施例中，每层102可以包括由绝缘层112横向围绕的多个存储器单元150。在实施例中，绝缘层112可以包括任何合适的电绝缘体，例如任何合适的氧化物或氮化物。在一些实施例中，绝缘层112可以是层间电介质(ILD)材料，其可以是掺杂的或未掺杂的。在图1A中，在层102中示出了四个存储器单元150的阵列。在其他实施例中，每层102可以包括一个或多个存储器单元150、两个或更多个存储器单元150、四个或更多个存储器单元150、六个或更多个存储器单元、或八个或更多个存储器单元150。在实施例中，每个存储器单元150可以包括晶体管170和电容器160。

在实施例中，晶体管170可以包括半导体沟道175。半导体沟道175可以是薄膜半导体材料。在一些实施例中，半导体沟道175可以用低温沉积工艺来沉积，所述低温沉积工艺适用于管芯的后段制程(BEOL)金属层。例如，半导体沟道175可以由非晶、多晶或晶体半导体，或非晶、多晶或晶体半导体氧化物形成。在一些实施例中，半导体沟道175可以由以下材料形成：非晶、多晶或晶体III-V族材料；非晶、多晶或晶体硅；非晶、多晶或晶体锗；非晶、多晶或晶体硅锗；非晶、多晶或晶体砷化镓；非晶、多晶或晶体锑化铟；非晶、多晶或晶体铟镓砷化物；非晶、多晶或晶体锑化镓；非晶、多晶或晶体氧化锡；非晶、多晶或晶体铟镓氧化物(IGO)；或非晶、多晶或晶体铟镓锌氧化物(IGZO)。

在实施例中，半导体沟道175的第一端可以被位线105接触，并且半导体沟道175的与第一端相对的第二端可以被电容器160接触。在实施例中，半导体沟道175可以在实质上垂直于位线105延伸的方向的方向上(即，在第一端和第二端之间)延伸。此外，半导体沟道175和位线105可以在实质上相同的平面中定向，如图1A所示。在实施例中，位线105接触多个晶体管150的半导体沟道175。例如，在图1A中，位线105接触四个晶体管150的半导体沟道175。

在实施例中，位线105可以具有沿着侧壁表面形成的间隔体107。在实施例中，间隔体107可以为位线105提供电隔离。例如，间隔体107可以将位线105与字线115电隔离。特别地，如图1A所示，字线115可以由间隔体107与位线105隔开，所述间隔体107直接接触字线115和位线105的部分。在实施例中，间隔体可以是任何合适的绝缘材料，例如碳掺杂氧化物、氮化硅、氧化硅或其他碳化物或氮化物(例如，碳化硅、掺杂有碳的氮化硅、和氮氧化硅)。字线115和位线105可以由任何合适的导电材料形成，例如金属(例如，铜、钴、钨、钛、铝、钌等)。

在实施例中，晶体管170还可以包括位于半导体沟道175的表面上的栅极电介质177。在实施例中，栅极电介质层177可以将半导体沟道175与字线115隔开，所述字线115用作用于存储器单元150的栅电极。栅极电介质177可以包括高k电介质材料，例如氧化硅、氧化铝或高k电介质，例如氧化铪。更一般地，栅极电介质177可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。可以在栅极电介质177中使用的材料的示例可以包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、钡锶钛氧化物、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化钽、氧化钽硅、铅钪钽氧化物和铌酸铅锌。在一些实施例中，栅极电介质177可以是包括多种不同材料的多层栅极电介质。

在实施例中，层102中的每个存储器单元150被不同的字线115接触。字线115可以在实质上垂直于位线105的平面的方向上延伸(即，图1A的平面之外)。因此，每个字线115可以用作存储器器件的不同层中的存储器单元150的栅电极，如下面将更详细描述的。

在实施例中，每个电容器160可以包括电容器电极168、电容器电介质164和接地电极162。在实施例中，电容器电极168可以接触半导体沟道175的第二端。即，在晶体管170中，位线105可以被认为是源电极，并且电容器电极168可以被认为是漏电极。在实施例中，电容器电介质164可以围绕电容器电极168的侧表面。例如，如图1A所示，电容器电介质164可以围绕电容器电极168的一部分形成U形。此外，电容器电介质164可以在电容器电极168的顶表面和底表面(图1A的平面之外)上形成。在实施例中，电容器电介质164可以是任何合适的高k电介质材料，例如上面关于栅极电介质177描述的那些。例如，电容器电介质164可以是氧化铪。

在实施例中，接地电极162可以由电容器电介质164与电容器电极168隔开。虽然被称为接地电极162，但是应当领会，接地电极162可以保持在任何期望的电位。在实施例中，接地电极162可以以U形缠绕电容器电介质164，如图1A所示。在实施例中，接地电极162的表面167可以与电容器电介质164的表面169实质上共面。在实施例中，接地电极162可以在与位线105的方向实质上正交的方向上延伸。这样，每个接地电极162可以用作彼此堆叠的多个电容器160的接地电极。在实施例中，接地电极162可以在与字线115延伸的方向实质上平行的方向上延伸。

现在参考图1B，示出了根据实施例的层102中的存储器单元的平面图，其中，电路图覆盖在该结构上。图1B中的存储器单元实质上类似于图1A中所示的存储器单元，例外是电路图被提供以更清楚地示出存储器器件如何工作。如图所示，位线沿着晶体管1T延伸并且朝向晶体管1T分支。晶体管1T的第一端子耦合到位线，并且晶体管1T的第二端子耦合到电容器1C。在实施例中，字线充当用于晶体管1T的栅电极。在实施例中，电容器1C的第二端子耦合到接地电极。如图所示，该组合提供了具有1T1C配置的存储器单元。此外，实施例包括具有1T1C配置的存储器单元，其中，晶体管1T和电容器1C在相同平面中。

现在参考图2A-2D，示出了根据各种实施例的具有各种电容器配置的存储器单元的不同平面图图示。应当领会，图2A-2D中所示的电容器配置本质上是示例性的，并且电容器可以采用任何期望的形状以便提供期望的电容。此外，电容器电介质264被示出为选择性地仅沉积在电容器电极268上。这样的实施例可以用对电容器电极268的导电材料具有选择性的高k电介质沉积来获得。然而，应当领会，电容器电介质264也可以被共形地沉积。在这样的实施例中，高k电介质材料也可以存在于绝缘层212和接地电极262之间。

现在参考图2A，示出了根据实施例的与图1A中所示的存储器单元150实质上类似的存储器单元250。具体地，存储器单元250可以包括位线205、沿着位线205的侧壁的间隔体207、半导体沟道275、栅极电介质277、字线215、电容器电极268、电容器电介质264以及接地电极262。

如图所示，半导体沟道275可以由来自位线205的延伸部分269耦合到位线205。延伸部分269可以穿过间隔体207并且直接接触半导体沟道275的第一端。在实施例中，电容器电极268可以接触半导体沟道275的第二端并且实质上正交于半导体沟道275延伸出来。因此，电容器电极268可以在实质上平行于位线205的方向上延伸。类似于图1A，电容器电介质264和接地电极262可以形成部分地围绕电容器电极268的U形。

现在参考图2B，示出了根据实施例的具有十字形电容器电极268的存储器单元250的平面图图示。在实施例中，电容器电极268可以包括实质上平行于位线205延伸的第一部分268_A和实质上垂直于位线205延伸的第二部分268_B。电容器电极268的第二部分268_B可以与电容器电极268的第一部分268_A相交。在实施例中，使用这种电容器配置可以为电容器提供增加的表面积并且改进存储器单元的性能。

现在参考图2C，示出了根据实施例的具有电容器电极的存储器单元250的平面图图示，所述电容器电极具有第一部分268_A和向后朝向位线205延伸的第二部分268_B。在实施例中，第二部分268_B和第一部分268_A可以相交并且实质上彼此正交。在实施例中，向后朝向位线205延伸的第二部分268_B可以提供附加的表面积以增加电容。

现在参考图2D，示出了根据实施例的具有电容器电极268的存储器单元250的平面图图示，所述电容器电极268具有与接地电极262的叉(prong)262_P相互交叉(interdigitated)的多个叉268_P。在实施例中，相互交叉的叉268_P和262_P增加了电容器的表面积，并且因此改进了性能。

现在参考图3A，示出了根据实施例的用于形成存储器器件300的堆叠体320的透视图图示。在实施例中，堆叠体320可以位于下面的衬底301上。下面的衬底301可以是任何衬底或层。例如，衬底301可以是半导体管芯的器件层。在其他实施例中，衬底301可以是管芯的BEOL堆叠体中的金属层。

在实施例中，堆叠体320可以包括多个导电层304和多个第一绝缘层306。导电层304可以采用与绝缘层306交替的图案。也就是说，在一些实施例中，每个导电层304可以夹在绝缘层306之间。如从以下附图显而易见的，每个导电层304将用于制造包括位线和存储器单元阵列的层。因此，堆叠体320可以用于制造堆叠的3D存储器单元阵列。

现在参考图3B，示出了根据实施例的可以用于将堆叠体310图案化的掩模390的平面图图示。在实施例中，掩模390可以包括位线区域391和多个存储器单元区域392。在一些实施例中，位线区域391可以是实质上矩形的开口。在实施例中，示出了四个存储器单元区域392。然而，应领会，任何数量的存储器单元区域392可以耦合到位线区域391。

在实施例中，存储器单元区域392可以包括用于晶体管区域393和电容器区域394的开口。具体地，用于电容器区域的开口被示出为实质上矩形的。这种开口可以用于形成类似于图2A中所示的电容器配置的电容器。然而，应当领会，可以通过改变电容器区域394中的开口的形状来进行其他电容器配置(例如，类似于图2B-2D中所示的电容器配置或任何其他配置)。

现在参考图4，示出了根据实施例的在堆叠体被图案化(例如，使用高纵横比蚀刻工艺结合掩模390)以形成图案化的堆叠体421之后的存储器器件400的透视图图示。如图所示，掩模390的位线区域391和存储器单元区域392被转移到堆叠体320中以形成图案化的堆叠体421。即，每层堆叠体320实质上平行地图案化以形成图案化的堆叠体。因此，仅需要单个光刻操作以便形成图案化的堆叠体421。在所示实施例中，衬底401可以被第一绝缘层406之一覆盖。在其他实施例中，衬底401可以被暴露。

在实施例中，图案化的堆叠体421可以包括多个图案化的层。例如，图案化的导电层304可以被图案化以形成位线405和多个存储器单元区域。在图4中所示的视图中，存储器单元区域的电容器电极468是可见的。虽然在图4中不可见，但应领会，牺牲晶体管区域将电容器电极468附接到位线405。下面将更详细地描述牺牲晶体管区域。在实施例中，第一绝缘层406也被图案化并且匹配位线405、牺牲沟道区域和电容器电极468的轮廓。对于图案化的堆叠体421的任何给定层，位线405、牺牲晶体管区域和电容器电极468全部由相同的导电层304制成。因此，每层中的位线405、牺牲晶体管区域和电容器电极468的厚度可以是实质上均匀的。

现在参考图5，示出了根据实施例在图案化的堆叠体521上形成间隔体层507之后的存储器器件500的透视图图示。在实施例中，间隔体层507可以用间隔体沉积和蚀刻工艺来形成，如本领域中已知的。间隔体507可以沿着位线505和图案化的第一绝缘层506的侧壁表面形成。如图所示，存储器单元区域可以通过穿过间隔体507来连接到位线505。例如，牺牲沟道区域509可以将电容器电极568耦合到位线505。

现在参考图6A，根据实施例，示出了在图案化的堆叠体621上形成第二绝缘层612并且形成第一沟槽635之后的存储器器件600的透视图图示。在实施例中，第二绝缘层612可以用任何合适的毯式沉积工艺来沉积并且被抛光回来以与图案化的堆叠体621的顶表面实质上共面。在实施例中，第一沟槽635可以形成为穿过第二绝缘层612，以暴露存储器单元的牺牲沟道区域609。在实施例中，第二绝缘层612对第一绝缘层606和导电材料是蚀刻选择性的。

在实施例中，第一沟槽635暴露字线区域。具体地，牺牲沟道区域609被暴露，而位线605和电容器电极(图6A中未示出)保持受到第一绝缘层606、间隔体607和/或第二绝缘层612保护。在实施例中。第一沟槽635完全延伸穿过第二绝缘层612，以便暴露每层堆叠体621中的牺牲沟道区域609。第一沟槽635的数量可以匹配每层中的存储器单元的数量。例如，图6A中示出了四个第一沟槽635。然而，应领会，如果在每层中形成附加或更少的存储器单元，则可以使用更多或更少的第一沟槽635。

现在参考图6B，示出了根据实施例的图6A中的图案化的堆叠体621的单个层602的平面图图示。如图所示，第一沟槽635暴露将电容器电极668附接到位线605的牺牲沟道区域609。

现在参考图6C，示出了根据实施例的在去除牺牲沟道609之后的层602的平面图图示。在实施例中，可以用蚀刻工艺来去除牺牲沟道609。蚀刻工艺可以被称为腔蚀刻工艺，这是因为牺牲沟道609的去除在第一牺牲层中的层之间留下腔636(其在图6C中所示的平面的上方和下方)。如图6C所示，腔636被示出为将电容器电极668与从位线605出来的延伸部分669隔开的凹处。在实施例中，腔蚀刻工艺可以是定时湿法蚀刻。

现在参考图6D，示出了根据实施例的在形成半导体沟道675和栅极电介质层677之后的层的平面图图示。在实施例中，半导体沟道675可以用保形沉积工艺来沉积，然后进行干蚀刻，以使半导体沟道675的表面与腔636的边缘垂直地平面化。在一些实施例中，半导体沟道675可以完全填充腔636并且栅极电介质677沉积在半导体沟道675上，但是在腔636外部。在其他实施例中(例如，图6D中所示的内容)，半导体沟道675不完全填充腔636，并且栅极电介质677也形成在腔636中。在实施例中，来自位线605的延伸部分669接触半导体沟道675的第一端，并且电容器电极668接触半导体沟道675的与第一端相对的第二端。

现在参考图6E，示出了根据实施例的在第一沟槽中形成字线615之后的层602的平面图图示。在实施例中，字线615可以用任何合适的导电材料来形成。字线615接触栅极电介质677并且充当用于半导体沟道675的栅电极。

现在参考图7，示出了根据实施例的在形成字线715之后的存储器器件700的透视图图示。如图所示，字线715在与位线(图7中不可见)实质上正交的方向上延伸。因此，每个字线715可以是用于在彼此上垂直堆叠的多个存储器单元的栅电极。在实施例中，字线715可以与间隔体707接触，并且第二绝缘层712可以封装字线715的周边的一部分。

现在参考图8A，示出了根据实施例的在第二沟槽837形成在第二电介质层812中之后的存储器器件800的透视图图示。在实施例中，第二沟槽837可以暴露每个存储器单元的电容器区域。具体地，每个存储器单元的电容器电极868被暴露，并且位线805、半导体沟道(不可见)和栅极电介质(不可见)保持被覆盖(例如，被第一绝缘层806、间隔体807、字线815和/或第二绝缘层812中的一个或多个覆盖)。在实施例中，第二沟槽837可以用去除第二绝缘层812的第一蚀刻工艺和去除电容器电极868之间的第一绝缘层806的第二蚀刻工艺来形成。

现在参考图8B，示出了根据实施例的在形成第二沟槽837之后的存储器器件的层802的平面图图示。如图所示，电容器电极868从半导体沟道875延伸出来穿过第二沟槽837的侧壁。因此，电容器电极868的至少一部分可以在第二沟槽837的外部。

现在参考图8C，在电容器电介质层864形成在电容器电极868的暴露部分上之后的层802的平面图图示。在实施例中，电容器电介质层864可以用共形沉积工艺来沉积。在所示实施例中，为简单起见，仅在电容器电极868上示出电容器电介质层864。当电容器电介质864的沉积优先沉积在电容器电极868上时，可以获得这样的实施例。然而，应当领会，电容器电介质864也可以将第二沟槽的侧壁排成一行(例如，当使用电容器电介质864的共形沉积时)。在实施例中，电容器电介质864可以在电容器电极868周围形成U形。虽然在图8C中不可见，但是应当领会，电容器电介质864也可以沉积在电容器电极868的顶表面和底表面上。

现在参考图8D，示出了根据实施例的在第二沟槽837用导电材料来填充以形成接地电极862之后的层802的平面图图示。在实施例中，接地电极862可以填充第二沟槽837并且在电容器电极868周围形成U形。由于接地电极862和电容器电介质864二者都由第二沟槽837限定，因此接地电极862的表面867以及电容器电介质864的表面869可以实质上彼此共面。

现在参考图8E，示出了根据实施例的在形成接地电极862之后的存储器器件的透视图图示。如图所示，接地电极862在与字线815实质上平行并且与位线805正交的方向上延伸。因此，接地电极862可以充当用于垂直堆叠体中的多个存储器单元的接地电极。

现在参考图9，示出了根据实施例的在形成到每个位线905的互连919之后沿着位线905的存储器器件900的图案化的堆叠体921的横截面图示。在实施例中，位线905_1-n可以具有阶梯图案。也就是说，每个位线可以对于每个连续层具有逐渐变短的长度。例如，位线905₁是最长的位线905，并且位线905_n是最短的位线905。阶梯图案可以用本领域已知的蚀刻工艺来形成。因此，互连919_1-n具有落在相应位线905_1-n上的间隙。

现在参考图10，示出了可以与存储器器件(例如，图1A-9中公开的存储器器件)结合使用的存储器器件1000和控制电路的示意性电气图。在实施例中，存储器器件1000可以包括具有根据各种实施例的电容器1060和晶体管170的存储器单元1050。存储器单元1050及其互连可以采用本文公开的任何实施例的形式。图10的存储器器件1000可以是双向交叉点阵列，其中，每列与由列选择电路1041驱动的位线1005相关联。每行可以与由行选择电路1042驱动的字线1015相关联。在操作期间，读/写控制电路1043可以接收存储器访问请求(例如，来自电子设备的一个或多个处理设备或通信芯片)，并且可以通过生成适当的控制信号(例如，读取、写入0或者写入1)来响应，如本领域中已知的。读/写控制电路1043可以控制行选择电路1042和列选择电路1041以选择期望的存储器单元1050。可以控制电压源1003以提供对于偏置存储器器件1000以促进对一个或多个存储器单元1050的所请求的动作而言必要的电压。行选择电路1042和列选择电路1041可以跨存储器阵列1000施加适当的电压以访问所选择的存储器单元1050(例如，通过向存储器单元1050提供适当的电压，以允许期望的晶体管1070传导电流)。读/写控制电路1043可以包括感测放大器电路，如本领域中已知的。行选择电路1042、列选择电路1041和读/写控制电路1043可以使用本领域中已知的任何设备和技术来实现。

本文公开的实施例可以用于制造各种各样的不同类型的集成电路和/或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组组件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子器件可以用于本领域中已知的各种各样的电子器件中。例如，在计算机系统(例如，桌上型计算机、膝上型计算机、服务器)、蜂窝电话、个人电子设备等中。集成电路可以与系统中的总线和其他组件耦合。例如，处理器可以由一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每一个都潜在地可以使用本文公开的方法来制造。

图11示出了根据本公开实施例的一个实施方式的计算设备1100。计算设备1100容纳板1102。板1102可以包括多个组件，包括但不限于处理器1104和至少一个通信芯片1106。处理器1104物理地和电气地耦合到板1102。在一些实施方式中，至少一个通信芯片1106还物理地和电气地耦合到板1102。在另外的实施方式中，通信芯片1106是处理器1104的一部分。

取决于其应用，计算设备1100可以包括可以或可以不物理地和电气地耦合到板1102的其他组件。这些其他组件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、指南针、加速度计、陀螺仪、扬声器、相机和大容量存储设备(例如，硬盘驱动器、压缩盘(CD)、数字多功能磁盘(DVD)等等)。

通信芯片1106实现用于传送去往和来自计算设备1100的数据的无线通信。术语“无线”及其衍生词可以用于描述可以使用穿过非固体介质的调制的电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何电线，但是在一些实施例中它们可能不包含任何电线。通信芯片1106可以实现多种无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其衍生物，以及名为3G、4G、5G及更高版本的任何其他无线协议。计算设备1100可以包括多个通信芯片1106。例如，第一通信芯片1106可以专用于诸如Wi-Fi和蓝牙之类的较短距离无线通信，并且第二通信芯片1106可以专用于较长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其他的。

计算设备1100的处理器1104包括封装在处理器1104内的集成电路管芯。在实施例中，处理器的集成电路管芯可以包括BEOL金属层中的3D堆叠的DRAM阵列，如本文所述。术语“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。

通信芯片1106还包括封装在通信芯片1106内的集成电路管芯。在实施例中，通信芯片的集成电路管芯可以包括BEOL金属层中的3D堆叠的DRAM阵列，如本文所述。

在另外的实施方式中，容纳在计算设备1100内的另一组件可以包括BEOL金属层中的3D堆叠的DRAM阵列，如本文所述。

在各种实施方式中，计算设备1100可以是膝上型电脑、上网本、笔记本、超极本、智能手机、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字视频记录器。在另外的实施方式中，计算设备1100可以是处理数据的任何其他电子设备。

图12示出了插入器1200，其包括本公开的一个或多个实施例。插入器1200是用于将第一衬底1202桥接到第二衬底1204的中介衬底。第一衬底1202可以是例如集成电路管芯。第二衬底1204可以是例如存储器模块、计算机主板或另一集成电路管芯。通常，插入器1200的目的是将连接扩展到更宽的间距或将连接重新路由到不同的连接。例如，插入器1200可以将集成电路管芯耦合到球栅阵列(BGA)1206，所述BGA1206随后可以耦合到第二衬底1204。在一些实施例中，第一和第二衬底1202/1204附接到插入器1200的相对侧。在其他实施例中，第一和第二衬底1202/1204附接到插入器1200的相同侧。并且在另外的实施例中，三个或更多个衬底通过插入器1200互连。

插入器1200可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺之类的聚合物材料形成。在另外的实施方式中，插入器可以由交替的刚性或柔性材料形成，其可以包括上述用于半导体衬底中的相同材料，例如硅、锗和其他III-V族和IV族材料。

插入器可以包括金属互连1208和过孔1210，包括但不限于硅通孔(TSV)1212。插入器1200还可以包括嵌入式器件1214，包括无源器件和有源器件二者。这些器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)器件。诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件之类的更复杂的器件也可以形成在插入器1200上。根据本公开的实施例，本文公开的装置或过程可以用于制造插入器1200。

因此，本公开的实施例包括在管芯的BEOL金属层中的3D堆叠的DRAM阵列以及所得到的结构。

本公开的实施例的所示实施方式的上述描述(包括摘要中描述的内容)并非旨在是穷举的或将本公开限制于所公开的精确形式。尽管出于说明性目的而在本文中描述了本公开的具体实施方式和示例，但是如相关领域的技术人员将认识到的，在本公开的范围内的各种等同修改是可能的。

根据以上详细描述，可以对本公开进行这些修改。所附权利要求中使用的术语不应被解释为将本公开限制于说明书和权利要求中公开的特定实施方式。相反，本公开的范围将完全由所附权利要求确定，所述权利要求将根据权利要求解释的既定原则来解释。

示例1：一种存储器器件，包括：衬底表面；以及所述衬底表面上的三维(3D)存储器单元阵列，其中，每个存储器单元包括晶体管和电容器，其中，每个存储器单元的所述晶体管包括：半导体沟道，其中，所述半导体沟道的第一端电耦合到实质上平行于所述衬底表面伸展的位线，并且所述半导体沟道的第二端电耦合到所述电容器；以及在所述半导体沟道的所述第一端和所述第二端之间的、所述半导体沟道的表面上的栅极电介质，其中，所述栅极电介质被实质上垂直于所述衬底表面伸展的字线接触。

示例2：示例1的存储器器件，还包括：堆叠体中的多个位线，其中，所述位线由绝缘层隔开。

示例3：示例1或示例2的存储器器件，其中，所述多个位线包括八个或更多个位线。

示例4：示例1-3的存储器器件，其中，每个位线电耦合到两个或更多个半导体沟道。

示例5：示例1-4的存储器器件，还包括：沿着所述多个位线的侧壁表面的间隔体。

示例6：示例1-5的存储器器件，其中，所述多个位线以阶梯图案终止。

示例7：示例1-6的存储器器件，其中，所述半导体沟道是薄膜半导体沟道。

示例8：示例1-7的存储器器件，其中，每个电容器包括：电容器电极，其电耦合到所述半导体沟道的所述第二端；所述电容器电极上的电容器电介质；以及漏电极。

示例9：示例1-8的存储器器件，其中，所述电容器电极和所述漏电极具有相互交叉的表面。

示例10：示例1-9的存储器器件，其中，多个电容器共享相同的漏电极。

示例11：示例1-10的存储器器件，其中，所述漏电极在平行于所述字线的方向上延伸。

示例12：示例1-11的存储器器件，其中，所述电容器电极的厚度等于所述位线的厚度。

示例13：一种形成存储器器件的方法，包括：形成堆叠体，所述堆叠体包括与第一绝缘层交替的多个导电层；将所述堆叠体图案化，其中，每个导电层被图案化以形成位线和存储器单元区域阵列，每个存储器单元区域包括：晶体管区域，其具有由所述导电层形成的牺牲沟道；以及电容器区域，其具有由所述导电层形成并且连接到所述牺牲沟道的电容器电极；沿着所述位线的侧壁形成间隔体；在图案化的堆叠体和所述间隔体上设置第二绝缘层；穿过所述第二绝缘层形成第一沟槽以暴露所述晶体管区域；用蚀刻工艺来去除所述牺牲沟道以形成腔；在所述腔中设置半导体沟道；在所述半导体沟道上设置栅极电介质；用导电材料来填充所述第一沟槽以形成多个字线；穿过所述第二绝缘层形成第二沟槽以暴露所述电容器区域；在暴露的电容器电极上设置电容器电介质；以及用导电材料来填充所述第二沟槽。

示例14：示例13的方法，其中，四个或更多个存储器单元区域被图案化到每个导电层中。

示例15：示例13或示例14的方法，其中，所述堆叠体中的所述多个导电层包括八个或更多个层。

示例16：示例13-15的方法，其中，所述堆叠体位于管芯的后段金属层中。

示例17：一种存储器单元，包括：晶体管，其中，所述晶体管包括：半导体沟道，其具有第一端和与所述第一端相对的第二端；栅极电介质，其在所述第一端和所述第二端之间的、所述半导体沟道的表面上；位线，其接触所述半导体沟道的所述第一端；以及字线，其接触所述栅极电介质，其中，所述位线在与所述字线实质上正交的方向上延伸；以及电容器，其中，所述电容器包括：电容器电极，其中，所述电容器电极接触所述半导体沟道的所述第二端；电容器电介质，其在所述电容器电极上；以及接地电极，其接触所述电容器电介质。

示例18：示例17的存储器单元，其中，所述电容器与所述晶体管在相同平面中。

示例19：示例17或示例18的存储器单元，其中，所述电容器电极和所述位线具有相同的厚度。

示例20：示例17-19的存储器单元，其中，所述电容器电极和所述漏电极是相互交叉的。

示例21：示例17-20的存储器单元，其中，所述半导体沟道是薄膜半导体。

示例22：示例17-21的存储器单元，其中，所述存储器单元是三维存储器单元阵列的一部分。

示例23：示例17-22的存储器单元，其中，所述存储器单元在管芯的后段金属层中。

示例24：一种电子系统，包括：主板；耦合到所述主板的管芯，其中，所述管芯包括：衬底表面；以及所述衬底表面上的三维(3D)存储器单元阵列，其中，每个存储器单元包括晶体管和电容器，其中，所述晶体管和所述电容器在实质上平行于所述衬底表面的平面中定向，并且其中，每个存储器单元的所述晶体管包括：半导体沟道，其中，所述半导体沟道的第一端电耦合到实质上平行于所述衬底表面伸展的位线，并且所述半导体沟道的第二端电耦合到所述电容器；以及所述半导体沟道的所述第一端和所述第二端之间的、所述半导体沟道的表面上的栅极电介质，其中，所述栅极电介质被实质上垂直于所述衬底伸展的字线接触；并且其中，每个存储器单元的所述电容器包括：电容器电极，其电耦合到所述半导体沟道的所述第二端；电容器电介质，其在所述电容器电极上；以及漏电极。

示例25：示例24的电子系统，其中，所述3D存储器单元阵列位于所述管芯的后段金属层中。