具体实施方式

下文将描述一或多个特定实施例。为了提供这些实施例的简要描述，不会在本说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的展开中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现开发者的具体目标，例如服从系统相关的及商业相关的约束，所述约束可从一个实施方案到另一个实施方案变化。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本公开的所属领域的技术人员来说，这些都是设计、构造及制造中的常规任务。

存储器大体上包含存储器单元阵列，其中每个存储器单元耦合在至少两个存取线之间。举例来说，存储器单元可耦合到存取线，例如位线及字线。每个存取线可耦合到大量存储器单元。为了选择存储器单元，一或多个解码器电路可在存取线上提供选择信号(例如，电压及/或电流)以存取存储器单元的存储容量。通过将电压及/或电流施加到相应存取线，可存取存储器单元，以便将数据写入到存储器单元及/或从存储器单元读取数据。

在一些存储器中，可将阵列中的存储器单元组织成存储器单元层面。存储器单元层面可为安置于字线层与位线层之间的存储器单元的单个平面。阵列可为包含任何数目的存储器单元层面(例如，0层面、1层面、2层面、4层面、任何数目的层面)作为不同阵列层的层面堆叠。层面的数目可改变阵列的总存储器容量。由于层面的总数目改变阵列中包含的存储器单元的数量，由此阵列的最大地址可至少部分地基于阵列中的层面的总数目。因此，存储器操作及用于存储器操作中的寻址可基于层面的数目改变。

在一些情况下，可在制造时识别层面的数目。层面的数目可存储在存储器装置的寄存器及/或熔丝中，使得存储器控制器可在存储器装置的操作期间确定层面的数目。可在制造时通过对层面进行计数及/或跟踪制造操作以形成存储器装置来执行识别层面的数目。然而，识别层面的数目的此方法可能易受人类及/或制造错误影响，因为层数可能被误识别且不能够在用于存储层数的指示的寄存器及/或熔丝中进行校正。此外，即使识别正确数目的层面，层面的数目也可能被误输入到寄存器及/或熔丝中。

检测误输入的层面的数目的一个方法可为识别何时从存储器阵列读取无义数据及/或不正确数据。然而，在操作期间，识别存储器装置何时错误运行(例如，根据非期望的操作运行)或存储器装置何时寻址到并不存在的存储器单元(例如当层面的数目不正确且由存储器控制器在存储器操作期间使用时可能发生)可能相对困难，因为不正确的数据仅作为不正确的数据输出而不指示不正确的数据的根本原因。

然而，在一些情况下，层面的至少一个子集(例如，每个层面)可包含实现识别阵列内的层数的连接(例如，层面特定的导电标识符)。以此方式，存储器控制器可在不使用存储于寄存器及/或熔丝中的上述层面确定的情况下确定层面的数目。层面特定的导电标识符可各自为与层面相关联(例如，集成到层面中、与层面的耦合相关联)的金属元件。存储器控制器可检测每个层面特定的导电标识符以确定阵列内的层面的层数。通过减少不正确数目的层面用于生成存储器地址的可能性，使用硬接线连接检测层面包含闭路连接，可改进存储器装置的操作。

存储器控制器可在存储器装置每次通电时重复地识别层面的数目。然而，在一些情况下，层面的数目可存储在反馈路径中，使得重复地识别层面的数目执行起来相对更复杂。举例来说，相较于响应于存储器装置的通电而传输的单个信号，可响应于检测电路接收多个操作地启用信号而执行层面的数目的重复识别。使用至少这些所描述的系统及方法，存储器控制器可使用层面的子集(例如，层面0、层面1、层面2，而不是用层面3)确定存储器阵列的地址。

记住前述介绍，图1是存储器100的一部分的框图。存储器100可为任何合适形式的存储器，例如非易失性存储器(例如，交叉点存储器)及/或易失性存储器。存储器100可包含一或多个存储器单元102、一或多个位线104(例如，104-0、104-1、104-2、104-3)、一或多个字线106(例如，106-0、106-1、106-2、106-3)、一或多个字线解码器108(例如，字线解码电路)，及一或多个位线解码器110(例如，位线解码电路)。存储器单元102、位线104、字线106、字线解码器108及位线解码器110可形成存储器阵列112。

存储器单元102中的每一个可包含选择器及/或存储元件。当跨越相应存储器单元的选择器的电压达到阈值时，可存取存储元件以从存储元件读取数据值及/或将数据值写入到存储元件。在一些实施例中，存储器单元102中的每一个可不包含单独选择器及存储元件，且具有使得存储器单元仍然充当具有选择器及存储元件的配置(例如，可包含使用表现类似于选择器材料及存储元件材料两者的材料)。为了易于论述，可关于位线104、字线106、字线解码器108及位线解码器110论述图1，但这些标示为非限制性的。本公开的范围应理解为覆盖耦合到多个存取线并通过相应解码器存取的存储器单元102，其中存取线可用于将数据存储到存储器单元中并从存储器单元读取数据。

位线解码器110可组织在多组解码器中。举例来说，存储器100可包含第一组位线解码器114(例如，多个位线解码器110)及/或第二组位线解码器116(例如，不同组的多个位线解码器110)。类似地，字线解码器108还可布置成字线解码器108的群组，例如，第一组字线解码器118及/或第二组字线解码器120。当从存储器单元102选择目标存储器单元102A时，解码器可彼此组合使用以驱动存储器单元102(例如，在字线106及/或位线104的任一侧上成对及/或配对)。举例来说，位线解码器110-4可结合位线解码器110'-4及/或结合字线解码器108-0、108'-0操作以选择存储器单元102A。如本文中可了解，字线106及/或位线104的任一端上的解码器电路可不同。

位线104及/或字线106中的每一个可为安置于存储器阵列112中且由例如铜、铝、银、钨等金属形成的金属迹线。因此，位线104及字线106可具有每长度均匀的电阻及每长度均匀的寄生电容，使得所得寄生负载可每长度均匀地增加。应注意，存储器100的所描绘组件可包含未具体描绘的额外电路及/或可按任何合适的布置安置。举例来说，字线解码器108及/或位线解码器110的子集可安置于存储器阵列112的不同侧面上及/或包含电路的任何平面的不同物理侧面上。

存储器100还可包含控制电路122。例如通过使解码电路(例如，字线解码器108及/或位线解码器110的子集)生成选择信号(例如，选择电压及/或选择电流)以用于选择存储器单元的目标，控制电路122可通信地耦合到字线解码器108及/或位线解码器110的相应者以执行存储器操作。在一些实施例中，可分别在位线104及/或字线106中的一或多个上将正电压及负电压提供到存储器单元102的目标。在一些实施例中，解码器电路可将电脉冲(例如，电压及/或电流)提供到存取存储器单元的存取线。电脉冲可为矩形脉冲，或在其它实施例中，可使用其它形状的脉冲。在一些实施例中，提供到存取线的电压可为恒定电压。

激活解码器电路可实现将电脉冲传递到存储器单元102的目标，使得控制电路122能够存取目标存储器单元的数据存储装置，以便从数据存储装置读取或写入到数据存储装置。在存取存储器单元102的目标之后，可读取或写入存储于目标存储器单元的存储媒体内的数据。写入到目标存储器单元可包含改变由目标存储器单元所存储的数据值。如先前所论述，由存储器单元存储的数据值可基于存储器单元的阈值电压。在一些实施例中，存储器单元可“置位”成具有第一阈值电压，或可“复位”成具有第二阈值电压。置位存储器单元可具有比复位存储器单元低的阈值电压。通过置位或复位存储器单元，不同数据值可由存储器单元存储。读取存储器单元102的目标可包含确定目标存储器单元是否由第一阈值电压及/或由第二阈值电压表征。以此方式，可分析阈值电压窗口以确定由存储器单元102的目标存储的值。可通过将具有相反极性的编程脉冲施加到存储器单元102(例如，具体来说写入到存储器单元的选择器装置(SD)材料)且使用具有给定(例如，已知)固定极性的信号读取存储器单元102(例如，具体来说读取由存储器单元的SD材料存储的电压)来产生阈值电压窗口。

图2是说明根据本公开的实施例的存储器阵列130的一部分的图式。存储器阵列130可为包含字线106(例如，106-0、106-1、...、106-N)及位线104(例如，104-0、104-1、...、104-M)的交叉点阵列。存储器单元102可位于字线106及位线104的交叉点中的每一个处。存储器单元102可在两端架构中(例如，其中字线106及位线104中的特定者充当存储器单元102中的特定者的电极)起作用。

存储器单元102中的每一个可为电阻可变存储器单元，例如电阻式随机存取存储器(RRAM)单元、导电桥接随机存取存储器(CBRAM)单元、相变存储器(PCM)单元及/或自旋转移力矩磁性随机存取存储器(STT-RAM)单元，以及其它类型的存储器单元。存储器单元102中的每一个可包含存储器元件(例如，存储器材料)及选择器元件(例如，选择器装置(SD)材料)及/或功能上代替单独存储器元件层及选择器元件层的材料层。选择器元件(例如，SD材料)可安置于字线触点(例如，字线106中的相应一个与存储器材料之间的层接口)及与形成存储器单元的字线或位线相关联的位线触点(例如，位线104中的相应一个与选择器元件之间的层接口)之间。当对存储器单元执行读取或写入操作时，电信号可在字线触点与位线触点之间进行传输。

选择器元件可为二极管、非欧姆装置(NOD)或硫族化合物开关装置等等，或类似于底层单元结构形成。在一些实例中，选择器元件可包含选择器材料、第一电极材料及第二电极材料。存储器单元102的存储器元件可包含存储器单元102的存储器部分(例如，可编程到不同状态的部分)。举例来说，在电阻可变存储器单元102中，存储器元件可包含存储器单元的具有电阻的部分，所述电阻响应于所施加编程电压及/或电流脉冲而可编程到对应于特定状态的特定电平。在一些实施例中，存储器单元102可表征为基于跨越与选择器元件及/或存储器元件相关联的阈值的电压及/或电流而选择(例如，激活)的阈值类型的存储器单元。实施例不限于与存储器单元102的存储元件相关联的一或多种特定电阻可变材料。举例来说，电阻可变材料可为由各种掺杂或未掺杂的基于硫族化合物的材料形成的硫族化合物。可用于形成存储元件的电阻可变材料的其它实例包含双态金属氧化物材料、巨磁阻材料及/或各种基于聚合物的电阻可变材料等等。

在操作中，可通过经由所选择字线106及位线104跨越存储器单元102施加电压(例如，写入电压)来编程存储器单元102。可执行感测(例如，读取)操作以通过感测电流确定一或多个存储器单元102的状态。举例来说，响应于施加到形成相应存储器单元102的字线106中的选定者的特定电压，可在对应于相应存储器单元102的一或多个位线104上感测电流。

如所说明，存储器阵列130可布置于在任何方向(例如，x轴、y轴、z轴)上延伸的交叉点存储器阵列架构(例如，三维(3D)交叉点存储器阵列架构)中。多层面交叉点存储器阵列130可包含安置于字线106及位线104的交替(例如，交错)层面之间的多个连续的存储器单元(例如，102B、102C、102D)。层面的数目可增加或可减少，并且不应限于所描绘的体积或布置。存储器单元102中的每一个可形成于字线106与位线104之间(例如，两个存取线之间)，使得存储器单元102中的相应一个可直接与其相应对的位线104及字线106电耦合(例如，串联电耦合)，及/或由相应对的位线104及字线106中的金属的相应部分所制成的电极(例如，触点)形成。举例来说，存储器阵列130可包含可在小到单个存储元件及/或多个存储元件的粒度下存取以用于数据操作(例如，感测及写入)的可单独寻址(例如，可随机存取)的存储器单元102的三维矩阵。在一些情况下，存储器阵列130可包含比图2的实例中所展示的更多或更少的位线104、字线106及/或存储器单元102。每个层面可包含在同一平面中对准的一或多个存储器单元102。

图3是说明图2的存储器阵列130的部分的图式的侧视图。具体来说，图3的存储器阵列130包含先前论述的字线106、位线104及存储器单元102。存储器单元102中的每一个可安置在位线与字线之间的特定平面中。平面的层级可称为“层面”，且因此所描绘的实例包含安置于同一层面中的存储器单元102E、102F及102G且总共包含四个层面的存储器单元102。存储器单元102中的每一个可包含相变材料(PM)134及选择器装置材料(SD)136。应注意，在一些存储器阵列130中，可组合或功能上由一个材料层而不是两个材料层提供PM 134及SD 136。以此方式，一些存储器阵列130可基于减少PM 134与SD 136层之间的交叉污染的单信道(例如，仅SD)过程架构。

存储器阵列130还可包含插口138。每一插口138可包含耦合到位线104及/或字线106中的每一个的解码器。当从存储器100的其它电路传输从存储器单元102读取及/或写入到存储器单元102的信号(例如，信号140A、信号140B)时，可使用插口138。应注意，对应于信号140A及/或信号140B的箭头可通常表示字线106及/或位线104与插口140的解码器之间的通信。应注意，字线106及/或位线104(及存储器阵列130的其它电路)之间描绘的负空间142可对应于存储器100的空气或环境大气，然而负空间142还可填充有绝缘材料及/或用于计算装置的其它合适的材料。应注意，字线106及/或位线104之间的距离可为了清楚起见放大，且可在实际实施方案中减小以减小最终制品内的负空间142的体积。还应注意，额外的隔离材料层144可安置在插口138上方(例如，插口138层与字线106或位线104的第一层面之间)。

存储器单元102中的相应者可基于存储器地址存取，所述存储器地址限定在字线106与位线104的哪一交点处及在哪一层面上形成存储器单元102中的相应者。由于层面的总数目改变存储器阵列130中包含的存储器单元102的数量，由此存储器阵列130的最大存储器地址可基于层面的总数目。因此，存储器操作及在存储器操作中用于存储器寻址的范围可基于层面的数目改变。

在一些情况下，可在制造时识别层面的数目。在这些情况下，层面的数目可存储在单次可写入寄存器及/或熔丝中，使得控制电路122或其它合适的存储器控制器可在操作期间出于参考目的及/或在确定存储器地址时出于参考目的确定层面的数目。识别层面的数目可通过在制造时大致对层面物理地进行计数及/或通过跟踪在形成存储器阵列130时执行的制造操作来完成。然而，识别层面的数目的此方法可能易受人类及/或制造错误影响，因为层数可能被误识别且不能够在单次可写入寄存器及/或熔丝中进行校正。

为了改进用于识别存储器阵列130中的多个层面的操作，导电标识符可与存储器阵列130的一或多个层面相关联。控制电路122可测试与导电标识符相关联的连接，作为测试存储器阵列130中是否存在层面的方式。导电标识符可包含在存储器阵列130的每一层面上及/或存储器阵列130的层面的子集上。当使用存储器阵列130的层面的子集来识别存储器阵列中的层面的数目时，来自检测电路的第一输出可对应于第一数目的层面(例如，4个层面)，来自检测电路的第二输出可对应于第二数目的层面(例如，2个层面)，且缺少输出(例如，无输出、逻辑低输出)对应于第三数目的层面(例如，1个层面)。如本文中所描述，逻辑门电路的各种组合可耦合在一起以检测层面的数目。应理解，本文中所论述的逻辑门可适当地用逻辑门的等效组合替换，例如一或多个“与”门、“或”门、“与非”门、“或非”门、“异或”门、反相门、(任何种类的)触发器等的任何合适的组合。

为了详尽阐述，图4是用于检测层面152的检测电路150A的电路图。层面152可包含耦合在开关156与系统高电压供应VCC(例如，电压节点、节点、逻辑高电压节点)之间的导电标识符154。在存储器阵列130的制造期间，导电标识符154可安置于存储器阵列130的存储器核心的物理区域中及/或存储器阵列130的外围电路区域中。每一层面152可由一系列材料层形成操作及图案化操作形成。当层面152不存在时，层面152的层不存在，且因此可不包含导电标识符154。由于导电标识符154使用层面152层中的一个，因此当层面152不存在时连接将不存在(例如，为开路)，及当层面152存在时，导电标识符154存在，即使物理地安置在存储器阵列130的存储器核心外部(例如，存储器阵列112内)。应注意，导电标识符154可另外或替代地耦合到电压供应(例如，电压节点)，其中不同电压供应用作系统电压供应。检测电路150A可安置于控制电路122内、另一合适的控制器内、层面152(如所描绘)外部、层面152上，或其任何组合。控制电路122可基于层有效信号158的生成而识别层面152是否存在。

为了识别层面152是否存在，控制电路122可传输控制信号，即测试启用信号160。测试启用信号160可包含具有足够振幅的电压及/或电流以激活开关156。当导电标识符154包含在层面152上，完成触发器162与系统高电压供应之间的传输路径。这使得在触发器162的DATA端子处接收到的输入为逻辑高信号。

尽管在触发器162的DATA端子处的输入是逻辑高信号，但是控制电路122可产生计时信号164(例如，在触发器162的时钟(CLK)端子处接收到的信号，所述信号操作触发器162以锁定在DATA端子或其它合适的端子处的输入及/或对所述输入计时)。当计时时，触发器162的输出变成逻辑高信号，并且控制电路122读取层有效信号158作为逻辑高信号。应注意，计时信号164未必为时钟信号，且可因此为能够操作触发器162以改变其输出的任何合适的信号。

如果层面152将不包含于存储器阵列130中，但控制电路122将试图识别层面152，则可不存在触发器162与系统高电压供应之间的传输路径，且仅可关闭触发器162与系统低电压供应VSS(例如，接地电压、逻辑低参考电压)之间的传输路径。传输路径可包含电阻166及/或由电阻166表征。此布置可使在触发器162的DATA端子处接收到的输入为逻辑低信号。当在触发器162的DATA端子处接收到逻辑低信号时，且当计时信号164引起逻辑低信号的计时时，触发器162的输出可改变为逻辑低信号，所述逻辑低信号由控制电路122读取为指示不存在层面152。

在一些情况下，控制电路122可确定复位来自触发器162的输出。为了这样做，控制电路122可生成复位信号168并将复位信号168传输到触发器162(例如，在Rf端子处)。在此所描绘的情况下，复位信号168可被传输为具有逻辑低值，因为触发器162的Rf端子可在逻辑低(例如，“Rf”端子标签的“f”指示符指示用于引脚的逻辑低激活)下激活。然而，应注意，对于触发器在非反向引脚处接收复位信号168的情况，复位信号168可具有逻辑高值以复位来自触发器的输出。

存储器阵列130的每一层面152可包含相应的导电标识符154。以此方式，存储器阵列130可包含一或多个导电标识符，每一层面152一个导电标识符。也就是说，在不存在导电标识符154的情况下，层面152可能据称不存在。并且因此，据称控制电路122一般检测存储器阵列130包含的相应导电标识符的数量以确定存储器阵列的层面的总数目。

控制电路122可接收一或多个相应的层有效信号(例如，其相应一个为层有效信号158)。对应于层有效信号158及任何其它层有效信号或其它状态识别信息的值的位(例如，逻辑高位或“1”、逻辑低位或“0”)可存储于一或多个寄存器或其它合适的数据存储装置中。控制电路122可将存储于寄存器中的信息解释为指示存在层面152或额外的层面。在一些情况下，控制电路122可直接接收层有效信号158及任何其它层有效信号以用于控制操作。

为了有助于阐明控制电路122的操作，图5是用于检测层面152的过程170的流程图。控制电路122在下文描述为执行过程170，但应理解，任何合适的处理电路可另外或替代地执行过程170。此外，尽管过程170在下文描述为以特定次序执行，但应理解，另一合适的次序可用于执行过程170的个别操作。

在框172处，控制电路122可传输测试启用信号160。控制电路122可响应于存储器阵列130通电，例如响应于存储器装置及/或电子装置作为整体通电而传输测试启用信号160。在一些情况下，测试启用信号160为源自电力信号的信号，使得在通电时，将测试启用信号160自动传输到检测电路150A。以此方式，控制电路122可响应于至少检测电路150A的通电而生成并传输测试启用信号160。

在框174处，控制电路122可传输计时信号164。如所论述，计时信号164可操作触发器162以锁存及/或存储在其DATA端子处接收到的输入。控制电路122可在传输测试启用信号160之后等待某一持续时间，以准许在DATA端子处的输入适当地指示存在层面152。计时信号164可为经设计以操作触发器162以锁定与导电标识符154相关联的一个值的单个脉冲。如所论述，当导电标识符154包含在层面152上，完成触发器162与系统高电压供应之间的传输路径。这可使在触发器162的DATA端子处接收到的输入为逻辑高信号，所述逻辑高信号准备好在计时信号164的过渡处存储在触发器162中。

在对DATA端子的输入计时及/或将DATA端子的输入锁存到触发器162中之后，在框176处，控制电路122可从检测电路150A接收层有效信号158。应注意，当正检测到多个层面(例如，层面152之外的层面)时，控制电路122可接收对应于每一层面的多个有效信号(例如，类似于层有效信号158的额外信号)。控制电路122可使用来自检测电路150A的层有效信号158及任何额外有效信号确定多个层面。

在框178处，控制电路122可至少部分地基于使用层有效信号158确定的层面的数目而调整存储器操作及/或其控制操作中的一或多个。举例来说，控制电路122可掩蔽不存在于存储器阵列130中的额外地址参考层面，使得存储器操作不涉及不存在的层面。作为第二实例，控制电路122可改变存储器操作中使用的最大地址值的指示(例如，当生成读取命令、写入命令、刷新命令等时参考的参数)。在一些情况下，层有效信号158可直接传输到使用与其操作中的层面的数目相关联的信息的电路。

图4及图5可描述控制电路122一般可如何操作以检测层面152。应注意，检测电路150A的其它变化还可准许控制电路122检测层面152。这些其它变化可调整在DATA端子、触发器162的时钟(CLK)端子、触发器162的Rf端子接收到何种信号及/或何种电路调整在各种检测电路150内传输的信号。应注意，参考检测电路150描述的一些特征可适当地应用于检测电路150实例中的一或多个。举例来说，检测电路150A的描述还可适用于检测电路150B及/或本文中所描述的任何其它检测电路。

为了详尽阐述，图6是用于检测层面152的检测电路150B的电路图。检测电路150B包含相对于图4的检测电路150A的额外电路，且因此可操作以通过阻止到触发器162(例如，由触发器162表示的存储元件)的CLK输入的路径而防止对导电标识符154的多次重新采样。当可在存储器100的操作期间重复计时信号164的传输时，这可能是期望的。层面152包含耦合在开关156与系统高电压供应VCC之间的导电标识符154。检测电路150B可安置于控制电路122内、另一合适的控制器内、层面152(如所描绘)外部、层面152上，或其任何组合。控制电路122可通过读取层有效信号158而识别出层面152存在。

控制电路122可初始地通过经由逻辑门190(190A、190B、190C)传输复位信号168来测试层面152存在。当控制电路122还将计时信号164传输到逻辑门190时，逻辑门190A可将逻辑低信号输出到反相门192A以生成控制信号194。控制信号194可激活开关156。

控制信号194可包含具有足够值的电压及/或电流以激活开关156。当导电标识符154包含在层面152上，完成触发器162与系统高电压供应之间的传输路径。这使得在触发器162的DATA端子处接收到的输入为逻辑高信号。

控制信号194还可使触发器162存储在DATA端子处接收到的逻辑高信号。存储逻辑高信号值的触发器162可使层有效信号158输出到控制电路122，由此指示存在层面152。应注意，为了复位来自触发器162的输出，例如为了重复检测的性能，控制电路122可将复位信号168传输到触发器162(例如，在Rf端子处)。

作为另一实例，图7是用于检测层面152的检测电路150C的电路图。检测电路150C包含相对于图4的检测电路150A的额外电路，且因此可操作以通过阻止到触发器162(例如，由触发器162表示的存储元件)的DATA输入的路径而防止对导电标识符154的多次重新采样，这可在去激活测试启用信号160之后需要。当可在存储器100的操作期间重复计时信号164的传输时，这可能是期望的。层面152包含耦合在开关156与系统高电压供应VCC之间的导电标识符154。检测电路150C可安置于控制电路122内、另一合适的控制器内、层面152(如所描绘)外部、层面152上，或其任何组合。控制电路122可通过读取层有效信号158而识别出层面152存在。

控制电路122可初始地通过将测试启用信号160直接传输到开关156来测试层面152存在。当层面152存在时，逻辑高信号传输到逻辑门190D。当控制电路122第一次执行检测操作时，逻辑门190D可经由路径200接收逻辑高信号且经由路径202接收逻辑低信号。响应于路径200及202上的这些输入，逻辑门190D可将逻辑低信号输出到反相器192B，所述反相器生成逻辑高信号以用于传输到触发器162的DATA端子。当控制电路122将计时信号164传输到触发器162时，触发器162可生成包含逻辑高信号的层有效信号158。控制电路122可接收层有效信号158，且使用层有效信号158的值来确定存储器阵列130中的层面的数量。

检测电路150C还可包含反馈路径(例如，路径202)。路径202可将层有效信号158的值反馈到逻辑门190D。此反馈路径有助于检测电路150C“记忆”或存储层面152的存在。因此，逻辑门190D可继续使用层有效信号158的所记忆的初始输出生成逻辑低信号输出，即使触发器162在CLK端子处接收逻辑高信号作为计时信号164及/或在Rf端子处接收逻辑低信号作为复位信号168。为了复位触发器162的输出，控制电路122可在CLK端子处接收逻辑高信号作为计时信号164，及在Rf端子处接收逻辑低信号作为复位信号168，随后跟随逻辑高信号作为测试启用信号160以重复激活开关156。通过保留初始检测结果(例如，层有效信号158的第一状态改变以指示层面152的存在)而减少多检测操作的可能性可通过减少存储器装置识别层面152所消耗的电力而改进存储器装置的操作。

在又另一实例中，图8是用于检测层面152及额外层面210的检测电路150D的电路图。层面152及层面210两者包含耦合在开关156中的相应者与系统高电压供应VCC之间的导电标识符154中的相应者。层面152可对应于第四层面，而层面210可对应于第二层面。检测电路150D可安置于控制电路122内、另一合适的控制器内、层面152(如所描绘)外部、层面152上，或其任何组合。基于检测到层有效信号212(212A、212B)中的哪一个(如果存在)，或在一些实施例中层有效信号214(214A、214B)中的哪一个(如果存在)，控制电路122可识别存储器阵列130包含一个层面、两个层面或四个层面。应注意，在一些情况下，存储器阵列130中可不使用三个层面，例如归因于二进制算术准则，因此控制电路122可不具体针对是否存在三个层面进行测试。

举例来说，当控制电路122检测到层有效信号212A及/或层有效信号214A时，控制电路122可确定存储器阵列130包含四个层面。然而，当控制电路122检测到层有效信号212B及/或层有效信号214B时，控制电路122可确定存储器阵列130包含两个层面。当控制电路122检测不到层有效信号212及/或层有效信号214中的任一个时，控制电路122可确定存储器阵列130包含一个层面。控制电路122可使用利用检测电路150D进行的基于推断的确定，以通过将缺少层有效信号212及214解释为意味着特定层数来确定层数。

为了阐明操作，在一些情况下，控制电路122直接从路径216及/或路径218接收层有效信号212。当层面210包含导电标识符154而层面152不包含导电标识符154时(例如，当逻辑门190E从反相器192D接收逻辑低信号及从路径216接收逻辑低信号时)，逻辑门190F可输出逻辑高信号。如所描述，当层面152包含导电标识符154时，路径216可传输逻辑高信号作为层有效信号212A。

在一些情况下，检测电路150D可包含逻辑门190F、190G和190H以进一步控制层有效信号212到控制电路122的输出(例如，作为层有效信号214)。控制电路122可将逻辑低信号作为测试启用信号160传输，以准许逻辑门190F、190G和190H选择性地将层有效信号214中的至多一个输出到控制电路122。

迄今为止，在每个实例中，检测电路150包含锁存电路(例如，触发器162)。然而，在一些情况下，控制电路122可使用其它电路来生成层有效信号158，例如交叉耦合的反相器。举例来说，图9是用于检测层面152的检测电路150E的电路图。层面152包含耦合在开关230与系统高电压供应VCC之间的导电标识符154。开关230可耦合到开关232，所述开关232耦合到系统低电压供应VSS。检测电路150E可安置于控制电路122内、另一合适的控制器内、层面152(如所描绘)外部、层面152上，或其任何组合。控制电路122可通过读取层有效信号158而识别出层面152存在。

为了详尽阐述，控制电路122可从反相器192H接收层有效信号158。在一些情况下，反相器192H可将层有效信号158传输到寄存器及/或数据存储装置中以用于控制电路122进行存取。控制电路122可传输适用于使开关232激活的复位信号168。在激活时，逻辑低信号由交叉耦合的反相器192F及192G存储，使得交叉耦合的反相器192F及192G持续地输入逻辑低信号并将其输出到彼此。

当控制电路122准备好检测层面152的存在时，控制电路122可传输组合的启用及时钟信号234，作为复位信号168的相反值。组合的启用及时钟信号234可激活逻辑高信号并准许将逻辑高信号传输到交叉耦合的反相器192F及192G，以覆写逻辑低信号的存储。可由组合的启用和时钟信号234在功能上提供计时信号164及/或测试启用信号160。组合的启用及时钟信号234及开关230可具有合适的强度以解决交叉耦合的反相器192F及192G的反馈。在一些情况下，组合的启用及时钟信号234及/或测试启用信号160的电压值可用于控制交叉耦合的反相器192F及192G的反馈(例如，影响来自反相器192F及/或反相器192G的相应输出的增益)。当交叉耦合的反相器192F及192G存储来自层面152的逻辑高输出时，层有效信号158可改变状态以向控制电路122的指示层面152的存在。此外，一旦交叉耦合的反相器192F及192G存储来自层面152的逻辑高输出，可停用组合的启用及时钟信号234以阻止检测电路150E消耗额外功率(例如，由于交叉耦合的反相器192F及192G将检测结果保持在存储器中)。

在一些情况下，可将额外电路添加到检测电路150B。图10是用于检测层面152的检测电路150F的电路图，其中额外电路250添加到检测电路150B。额外电路250包含逻辑门252(例如，“或”门)，所述逻辑门接收来自逻辑门190A的输入及重新采样信号254。检测电路150F可操作以通过阻止到触发器162(例如，由触发器162表示的存储元件)的CLK输入的路径而阻止对导电标识符154的多次重新采样。当可在存储器100的操作期间重复计时信号164的传输时，这可能是期望的。重新采样信号254的断言/撤销断言有可能复位、重新启用及重新测量导电标识符154的导电路径。这可增加检测电路150F的使用的灵活性，且可准许在检测电路150F的初始使用之后重新测试存储器100。

本公开的技术效果包含允许控制电路基于检测到的层有效信号的数目而确定包含于对应存储器阵列内的层面的数目的系统及方法。这可代替与读取一次性写入的熔丝相关联的方法，所述一次性写入的熔丝在制造期间燃烧且经受基于操作员或基于解释的错误。本文中描述了许多检测电路，其包含用于计时的信号、用于生成层有效信号的信号等等的变化。此外，在一些情况下，一些检测电路可使用锁存电路，而一些检测电路可将层有效信号直接传输到解释层有效信号的电路，例如控制电路。应注意，所描述的检测电路实例中的一些可使用相对较少组件，且因此可比具有相对较多组件的其它检测电路实例相对较便宜(例如，占据面积较小、制造成本较低)。另外或替代地，接收相对较少的输入信号以生成层有效信号的检测电路可被视为对接收相对较多的输入信号的检测电路的改进。举例来说，图6的检测电路可响应于两个输入信号(例如，测试启用及复位信号)而操作，而图4的检测电路可响应于三个输入信号(例如，测试启用、计时，及复位信号)而操作，且因此可被视为检测电路的改进及/或更有效设计。

虽然本公开可易有各种修改以及替代形式，但是特定实施例已经在图式中借助于实例示出并且已经在本文中详细描述。然而，应理解，本公开并不意图限于所公开的特定形式。实际上，本公开旨在涵盖属于由所附权利要求书限定的本公开的精神及范围内的所有修改、等效物及替代方案。

本文中呈现且要求的技术经参考且应用于具有实践性质的实质对象及具体实例，所述实质对象及具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论的。此外，如果随附于本说明书末尾的任何权利要求项含有表示为“用于[执行][功能]的装置……”或“用于[执行][功能]的步骤……”的一或多个元件，则意图将依照35U.S.C.112(f)解释此类元件。然而，对于含有以任何其它方式指定的元件的任何权利要求，不期望根据35U.S.C.112(f)解释此类元件。