具体实施方式

以下公开内容提供了许多用于实现本发明的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。

进一步，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

各个实施例提供了具有多个垂直堆叠的存储器单元的3D存储器阵列。每个存储器单元包括薄膜晶体管(TFT)，其具有作为栅电极的字线区、作为第一源/漏电极的位线区以及作为第二源/漏电极的源极线区。每个TFT还包括绝缘存储器膜(例如，作为栅极电介质)和氧化物半导体(OS)沟道区。

图1A、图1B和图1C示出了根据一些实施例的存储器阵列的实例。图1A示出了在三视图中的存储器阵列200的部分的实例；图1B示出了存储器阵列200的电路简图；图1C示出了根据一些实施例的存储器阵列200的俯视图。存储器阵列200包括可以布置在行和列的格栅中的多个存储器单元202。存储器单元202可以进一步垂直地堆叠以提供三维存储器阵列，从而增加器件密度。存储器阵列200可以设置在半导体管芯的后段制程(BEOL)中。例如，存储器阵列可以设置在半导体管芯的互连层中，诸如，形成在半导体衬底上的一个或多个有源器件(例如，晶体管)之上。

在一些实施例中，存储器阵列200是闪存阵列，诸如NOR闪存阵列等。每个存储器单元202可以包括具有绝缘的存储器膜90作为栅极电介质的薄膜晶体管(TFT)204。在一些实施例中，每个TFT 204的栅极电耦合至相应的字线(例如，导线72)，每个TFT 204的第一源极/漏极区电耦合至相应的位线(例如，导线106)，以及每个TFT 204的第二源极/漏极区电耦合至相应的源极线(例如，导线108)，其将第二源极/漏极区电耦合接地。存储器阵列200的相同水平行中的存储器单元202可以共享公共字线，同时存储器阵列200的相同垂直列中的存储器单元202可以共享公共源极线和公共位线。

存储器阵列200包括多个垂直堆叠的导线72(例如，字线)，并且介电层52设置在相邻的导线72之间。导线72在平行于下面的衬底(在图1A和图1B中未明确示出)的主表面的方向上延伸。导线72可以具有阶梯配置，从而使得下部导线72比上部导线72更长并且横向延伸超过上部导线72的端点。例如，在图1A中，示出了导线72的多个堆叠层，并且最顶部导线72是最短的，以及最底部导线72是最长的。导线72的相应长度可以在朝向下面的衬底的方向上增加。以这种方式，可以从存储器阵列200之上访问每条导线72的部分，并且导电接触件可以制造至每条导线72的暴露部分。

存储器阵列200还包括多个导线106(例如，位线)和导线108(例如，源极线)。导线106和108可以各自在垂直于导线72的方向上延伸。介电材料98设置在相邻的导线106和导线108之间并且将相邻的导线106和导线108隔离。在一些实施例中，介电材料98的至少部分是使用以降低的流速引入的含氢前体形成的低氢材料。例如，物理接触氧化物半导体(OS)层92(以下描述)的介电材料98(例如，介电材料98A)的至少部分可以具有相对低氢浓度，诸如小于3原子百分比(at％)。低氢浓度(例如，在上述范围内)可以降低氢扩散至OS层92中，从而降低缺陷以及改善器件稳定性。例如，通过用实施例的介电材料98降低氢扩散，TFT204的阈值电压(Vth)曲线可以在正偏置方向上偏移，增强了TFT 204的稳定性。可以通过例如降低用于沉积介电材料98的含氢前体的流速以在介电材料98中实现相对低氢浓度。例如，在介电材料98包括氧化硅、氮化硅等的实施例中，可以通过具有相对低SiH₄前体流速的工艺来沉积材料98，以抑制H^o或H⁺扩散至介电材料98和OS层92中。

成对的导线106和108与相交的导线72限定了每个存储器单元202的边界，以及介电材料102设置在导线106和108的相邻对之间并将导线106和108的相邻对隔离。在一些实施例中，导线108电耦合至地。尽管图1A示出了导线106相对于导线108的特定布置，应当理解，在其他实施例中，可以翻转导线106和108的布置。

如上所述，存储器阵列200也可以包括氧化物半导体(OS)层92。OS层92可以提供用于TFT 204的存储器单元202的沟道区。例如，当通过相应的导线72施加适当的电压(例如，高于相应的TFT 204的相应的阈值电压(Vth))时，OS层92的与导线72相交的区域可以允许电流从导线106流至导线108(例如，在箭头206所示的方向上)流动。OS层92可以具有相对低氢浓度，诸如，通过飞行时间二次离子质谱仪(ToF-SIMS)分析所测量，在约10²⁰至约10²²原子每立方厘米的范围内。结果，与具有较高氢浓度的OS层的TFT相比，可以改善TFT 204的稳定性。

存储器膜90设置在导线72和OS层92之间，并且存储器膜90可以提供用于TFT 204的栅极电介质。在一些实施例中，存储器膜90包括诸如氧化铪、铪锆氧化物、硅掺杂的氧化铪等的铁电材料。相应地，存储器阵列200也可以称为铁电随机存取存储器(FERAM)阵列。可选地，存储器膜90可以是包括位于两个SiO_x层(例如，ONO结构)之间的SiN_x层的多层结构、不同的铁电材料，不同类型的存储层(例如，能够存储位)等。

在存储器膜90包括铁电材料的实施例中，可以在两个不同方向的一个上极化存储器膜90，并且可以通过跨过存储器膜90施加适当的电压差并产生适当电场来改变极化方向。极化可以是相对局部的(例如，通常包含在存储器单元202的每个边界内)，并且存储器膜90的连续区可以延伸跨越多个存储器单元202。取决于存储器膜90的特定区域的极化方向，相应的TFT 204的阈值电压改变，并且可以存储数字值(例如，0或1)。例如，当存储器膜90的区域具有第一电极化方向时，相应的TFT 204可以具有相对低阈值电压，并且当存储器膜90的区域具有第二电极化方向时，相应的TFT 204可以具有相对高阈值电压。两个阈值电压之间的差可以称为阈值电压偏移。较大的阈值电压偏移使读取存储在相应的存储器单元202中的数字值更容易(例如，更少的错误倾向)。

在这样的实施例中，为了在存储器单元202上执行写入操作，可以在存储器膜90的与存储器单元202相应的整个部分上施加写入电压。可以例如通过将适当的电压施加至相应的导线72(例如，字线)和相应的导线106/108(例如，位线/源极线)来施加写入电压。通过在存储器膜90的整个部分上施加写入电压，可以改变存储器膜90的区域的极化方向。结果，相应的TFT 204的相应的阈值电压也可以从低阈值电压切换至高阈值电压，或者反之亦然，并且数字值可以存储在存储器单元202中。因为导线72与导线106和108相交，可以选择单独的存储器单元202用于写入操作。

在这样的实施例中，为了在存储器单元202上执行读取操作，将读取电压(低阈值电压与高阈值电压之间的电压)施加至相应的导线72(例如，字线)上。取决于存储器膜90的相应区域的极化方向，存储器单元202的TFT 204可以导通或不导通。结果，导线106可以通过导线108(例如，电耦合至地的源极线)放电或不放电，并且可以确定存储在存储器单元202中的数字值。因为导线72与导线106和108相交，可以选择单独的存储器单元202用于读取操作。

图1A进一步示出了在后面的图中使用的存储器阵列200的参考截面。截面B-B′是沿着导线72的纵轴并且在例如平行于TFT 204的电流流动方向的方向上。截面C-C′垂直于截面B-B'并且垂直于导线72的纵轴。截面C-C'延伸穿过导线106。截面D-D'平行于截面C-C'并延伸穿过介电材料102。为了清楚起见，后续附图参考这些参考截面。

在图2中，提供了衬底50。衬底50可以是诸如块状半导体、绝缘体上半导体(SOI)衬底等半导体衬底，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂。衬底50可以是诸如硅晶圆的晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。在典型的硅或玻璃衬底的衬底上提供绝缘层。也可以使用诸如多层衬底或梯度衬底的其他衬底。在一些实施例中，衬底50的半导体材料可以包括硅、锗、包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体、包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷化砷化镓铟的合金半导体或其组合。

图2进一步示出了可以在衬底50上方形成的电路。电路包括在衬底50的顶面处的有源器件(例如，晶体管)。晶体管可以包括位于衬底50的顶面上方的栅极介电层202以及位于栅极介电层202上方的栅电极204。源极/漏极区206设置在衬底50中的位于栅极介电层202和栅电极204的相对侧上。栅极间隔件208沿着栅极介电层202的侧壁形成并且将源极/漏极区206与栅电极204分隔开适当的横向距离。在一些实施例中，晶体管可以是平面型场效应晶体管(FET)、鳍式场效应晶体管(finFET)、纳米场效应晶体管(nanoFET)等。

第一ILD 210围绕并隔离源极/漏极区206、栅极介电层202和栅电极204，并且第二ILD 212位于第一ILD 210上方。源极/漏极接触件214延伸穿过第二ILD 212和第一ILD 210并且电耦合至源极/漏极区206，并且栅极接触件216延伸穿过第二ILD 212并且电耦合至栅电极204。包括一个或多个堆叠的介电层224和形成在一个或多个介电层224中的导电部件222的互连结构220位于第二ILD212、源极/漏极接触件214和栅极接触件216上方。尽管图2示出了两个堆叠的介电层224，应当理解，互连结构200可以包括任意数量的具有设置在其中的导电部件222的介电层224。互连结构220可以电连接至栅极接触件216和源极/漏极接触件214以形成功能电路。在一些实施例中，由互连结构220形成的功能电路可以包括逻辑电路、存储器电路、感测放大器，控制器、输入/输出电路、图像传感器电路等或其组合。尽管图2讨论了形成在衬底50上方的晶体管，可以形成其他有源器件(例如，二极管等)和/或无源器件(例如，电容器、电阻器等)作为功能电路的部分。

在图3A和图3B中，在图2的结构上方形成多层堆叠件58。为了简单和清楚的目的，可以从后续附图中省略衬底50、晶体管、ILD和互连结构120。尽管多层堆叠件58示出为接触互连结构220的介电层224，可以在衬底50和多层堆叠58件之间设置任意数量的中间层。例如，包括位于绝缘层(例如，低k介电层)中的导电部件的一个或多个额外的互连层可以设置在衬底50和多层堆叠件58之间。在一些实施例中，可以图案化导电部件以提供用于衬底50和/或存储器阵列200上的有源器件(见图1A和图1B)的电源、接地和/或信号线。

多层堆叠件58包括导线72A-D(统称为导电层54)和介电层52A-C(统称为介电层52)的交替层。可以在后续的步骤中图案化导电层54，以限定导线72(例如，字线)。导电层54可以包括诸如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、它们的组合等的导电材料，并且介电层52可以包括诸如氧化硅、氮化硅、氮氧化硅、它们的组合等的绝缘材料。导电层54和介电层52可以各自使用例如化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)等形成。尽管图3A和图3B显示了特定数量的导电层54和介电层52，其他实施例可以包括不同数量的导电层54和介电层52。

图4至图12B是根据一些实施例的制造存储器阵列200的阶梯结构的中间阶段的图。图4至图11和图12B是沿着图1所示的参考截面B-B’示出。图12A在三维视图中示出。

在图4中，在多层堆叠件58上方形成光刻胶56。如上所述，多层堆叠件58可以包括导电层54(标记为54A、54B、54C和54D)和介电层52(标记为52A、52B和52C)的交替层。可以通过使用旋涂技术来形成光刻胶56。

在图5中，在掩蔽多层堆叠件58的剩余部分同时，图案化光刻胶56以暴露区域60中的多层堆叠件58。例如，多层堆叠件58的最顶层(例如，导电层54D)可以暴露在区域60中。可以使用可接受的光刻技术来图案化光刻胶56。

在图6中，使用光刻胶56作为掩模蚀刻区域60中的多层堆叠件58的暴露部分。蚀刻可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。蚀刻可以去除区域60中的导电层54D和介电层52C的部分并限定开口61。因为导电层54D和介电层52C具有不同的材料组成，用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，在蚀刻导电层54D的同时，介电层52C作为蚀刻停止层，并且在蚀刻介电层52C的同时，导电层54C作为蚀刻停止层。结果，可以选择性地去除导电层54D和介电层52C的部分，而不去除多层堆叠件58的剩余层，并且开口61可以延伸至期望的深度。可选地，在开口61达到期望的深度之后，可以使用定时蚀刻工艺以停止对开口61的蚀刻。在所得结构中，导电层54C暴露在区域60中。

在图7中，修整光刻胶56以暴露多层堆叠件58的额外的部分。可以使用可接受的光刻技术来修整光刻胶。作为修整的结果，光刻胶56的宽度降低，并且可以暴露区域60和62中的多层堆叠件58的部分。例如，导电层54C的顶面可以暴露在区域60中，并且导电层54D的顶面可以暴露在区域62中。

在图8中，通过使用光刻胶56作为掩模的可接受的蚀刻工艺来去除区域60和62中的导电层54D、介电层52C、导电层54C和介电层52B的部分。蚀刻可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠件58中。因为导电层54D/54C和介电层52C/52B具有不同的材料组成，用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，在蚀刻导电层54D的同时，介电层52C作为蚀刻停止层，在蚀刻介电层52C的同时，导电层54C作为蚀刻停止层；在蚀刻导电层54C的同时，介电层52B作为蚀刻停止层；以及在蚀刻介电层52B的同时，导电层54B作为蚀刻停止层。结果，可以选择性地去除导电层54D/54C和介电层52C/52B的部分，而不去除多层堆叠件58的剩余层，并且开口61可以延伸至期望的深度。进一步，在蚀刻工艺期间，导电层54和介电层52的未蚀刻部分作为用于下面的层的掩模，并且结果，可以将导电层54D和介电层52C的先前图案转移至下面的导电层54C和介电层52B。在所得结构中，导电层54B暴露在区域60中，并且导电层54C暴露在区域62中。

在图9中，修整光刻胶56以暴露多层堆叠件58的额外的部分。可以使用可接受的光刻技术来修整光刻胶。作为修整的结果，光刻胶56的宽度降低，并且可以暴露在区域60、62和64中的部分多层堆叠件58。例如，导电层54B的顶面可以暴露在区域60中；导电层54C的顶面可以暴露在区域62中；并且导电层54D的顶面可以暴露在区域64中。

在图10中，通过使用光刻胶56作为掩模的可接受的蚀刻工艺来去除区域60、62和64中的导电层54D、54C和54B的部分。蚀刻可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠件58中。在一些实施例中，在蚀刻导电层54D的同时，介电层52C作为蚀刻停止层；在蚀刻导电层54C的同时，介电层52B作为蚀刻停止层；以及在蚀刻导电层54B的同时，介电层52A作为蚀刻停止层。结果，可以选择性地去除导电层54D、54C和54B的部分，而不去除多层堆叠件58的剩余层，并且开口61可以延伸至期望的深度。进一步，在蚀刻工艺期间，每个介电层52作为用于下面的层的掩模，并且结果，可以将介电层52C/52B(参见图9)的先前图案转移至下面的导电层54C/54B。在所得结构中，介电层52A暴露在区域60中；介电层52B暴露在区域62中；以及介电层52C暴露在区域64中。

在图11中，可以诸如通过可接受的灰化或湿剥离工艺来去除光刻胶56。因此，形成了阶梯结构68。阶梯结构包括交替的导电层54和介电层52的堆叠件。下部导电层54较宽并且横向延伸超过上部导电层54，并且每个导电层54的宽度在朝向的衬底50方向上增加。例如，导电层54A可以比导电层54B更长；导电层54B可以比导电层54C更长；以及导电层54C可以比导电层54D更长。结果，在后续的工艺步骤中，可以从阶梯结构68之上制作至每个导电层54的导电接触件。

在图12中，在多层堆叠件58上方沉积金属间电介质(IMD)70。IMD70可以由介电材料形成，并且可以通过诸如CVD、等离子增强CVD(PECVD)或FCVD的任何合适的方法沉积。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他的绝缘材料。IMD70沿着导电层54的侧壁以及介电层52的侧壁延伸。进一步，IMD 70可以接触每个介电层52的顶面。

如图12进一步示出的，然后向IMD 70施加去除工艺，以去除位于多层堆叠件58上方的多余的介电材料。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀刻工艺，它们的组合等的平坦化工艺。平坦化工艺暴露多层堆叠件58，从而使得在平坦化工艺完成之后，IMD 70和多层堆叠件58的顶面是水平的。

图13至图17B是根据一些实施例的存储器阵列200的制造中的中间阶段的图。在图13至图17B中，形成了多层堆叠件58，并且在多层堆叠件58中形成了沟槽，从而限定了导线72。导线72可以对应于存储器阵列200中的字线，并且导线72可以进一步提供用于存储器阵列200的所得的TFT的栅电极。图17A在三维视图中示出。图13至图16和图17B是沿图1A中所示的参考截面C-C’示出。

在图13中，在多层堆叠件58上方沉积硬掩模80和光刻胶82。硬掩模层80可以包括例如可以通过CVD、PVD、ALD、PECVD等沉积的氮化硅、氮氧化硅等。例如，可以通过使用旋涂技术来形成光刻胶82。

在图14中，图案化光刻胶82以形成沟槽86。可以使用可接受的光刻技术图案化光刻胶。例如，将光刻胶82暴露于光以用于图案化。在曝光工艺之后，取决于使用的是负性抗蚀剂或正性抗蚀剂，显影光刻胶82，以去除光刻胶的曝光或未曝光部分，从而限定形成沟槽86的图案。

在图15中，使用可接受的蚀刻工艺将光刻胶82的图案转移至硬掩模80，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。因此，形成延伸穿过硬掩模80的沟槽86。例如，可以通过灰化工艺以去除光刻胶82。

在图16中，使用一种或多种可接受的蚀刻工艺，将硬掩模80的图案转移至多层堆叠件58，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。因此，沟槽86延伸穿过多层堆叠件58，并且导线72(例如，字线)由导电层54形成。通过蚀刻穿过导电层54的沟槽86，可以将相邻的导电线72彼此间隔开。随后，在图17A和图17B中，然后可以通过诸如湿蚀刻工艺、干蚀刻工艺、平坦化工艺，它们的组合等的可接受的工艺去除硬掩模80。由于多层堆叠件58的阶梯形状(参见例如图12)，导线72可以具有在朝向衬底50的方向上增加的变化的长度。例如，导线72A可以比导线72B更长；导线72B可以比导线72C更长；并且导线72C可以比导线72D更长。

图18A至图23C示出了形成并图案化位于沟槽86中的用于TFT 204(参见图1A)的沟道区。图18A、图19A和图23A是在三维视图示出。在图18B、图19B、图20、图21、图22A、图22B和图23B中提供了沿图1A的线C-C’的截面图。图23C示出了TFT结构的相应的俯视图。

在图18A和图18B中，存储器膜90共形地沉积在沟槽86中。存储器膜90可以具有能够存储位的材料，诸如能够通过在整个存储器膜90上施加适当的电压差而在两个不同的极化方向之间切换的材料。例如，由于施加的电压差而产生的电场，存储器膜90的极化可以而改变。

例如，存储器膜90可以是高k介电材料，诸如铪基(Hf)介电材料等。在一些实施例中，存储器膜90包括诸如氧化铪、铪锆氧化物、硅掺杂的氧化铪等的铁电材料。在其他实施例中，存储器90可以是包括设置在两个SiOx层之间的SiN x层的多层结构(例如，ONO结构)。在其他实施例中，存储器膜90可以包括不同的铁电材料或不同类型的存储器材料。可以通过CVD、PVD、ALD、PECVD等沉积存储器膜90以沿着沟槽86的侧壁和底面延伸存。在沉积存储器膜90之后，可以执行退火步骤(例如，在约300℃至600℃的温度范围内)来实现期望的结晶相，改善膜质量并且降低用于存储器膜90的与膜相关的缺陷/杂质。在一些实施例中，退火步骤可以进一步低于400℃以满足BEOL热预算，并且降低可能从高温退火工艺产生的导致其他部件的缺陷。

在图19A和图19B中，OS层92共形地沉积在存储器膜90上方的沟槽86中。OS层92包括适合提供用于TFT(例如，TFT204，参见图1A)的沟道区的材料。在一些实施例中，OS层92包括含铟材料，诸如In_xGa_yZn_zMO，其中M可以是Ti、Al、Ag、Si、Sn等。X、Y和Z可以各自是0和1之间的任何数值。在其他实施例中，可以将不同的半导体材料用于OS层92。可以通过CVD、PVD、ALD、PECVD等沉积OS层92。OS层92可以沿着FE层90上方的沟槽86的侧壁和底面延伸。在沉积OS层92之后，可以在与氧相关的环境中执行退火步骤(例如，在约300℃至约450℃的温度范围内或在约300℃至约400℃的范围内)以激活OS层92的电荷载流子。

在图20中，介电材料98A沉积在沟槽86的侧壁和底面上并且位于OS层92上方。介电材料98A可以包括例如可以通过CVD、PVD、ALD、PECVD等沉积的氧化硅、氮化硅、氮氧化硅等。在一些实施例中，沉积介电材料98A可以包括降低含氢前体的流速，从而使得形成具有相对低氢浓度的介电材料98A。例如，在介电材料98A是含硅绝缘材料(例如，氧化硅、氮化硅、氮氧化硅等)的实施例中，可以在沉积工艺期间同时施加第一含氢前体(例如，硅烷(SiH₄)、硅酸四乙酯(TEOS)等)和第二无氢前体。因为使用了第一含氢前体。当介电材料98A包括氧化硅时，第二无氢前体可以是例如N₂O，以及当介电材料98A包括氮化硅时，第二无氢前体可以是例如NH₃。使用第一含氢前体的流速，氢离子(例如，H⁺)和/或氢种(H^o)可以通过介电材料98A扩散至OS层92中，导致所得晶体管的不稳定。相应地，各个实施例通过降低第一含氢前体的流速来改善晶体管的稳定性。例如，第二无氢前体的流速与第一含氢前体的流速的比率可以为至少60。已经观察到，将前体流速保持在上述比率内，扩散至OS层92中的氢可以降低至期望的水平并且可以改善器件稳定性。

在一些实施例中，在沉积介电材料98A之后，通过飞行时间二次离子质谱仪(ToF-SIMS)测量，OS层92的氢浓度可以在约10²⁰原子每立方厘米至约10²²原子每立方厘米的范围内。图32A示出了根据一些实施例的OS层92和介电材料98A中的氢浓度(例如，曲线302)的曲线图300。在曲线图300中，x轴表示对应于ToF-SIMs分析期间的检测时间(例如，距离)的溅射时间。通过将OS层92的氢浓度保持在该范围内，所得晶体管204的阈值电压特性曲线可以在正偏置方向上偏移，增强了晶体管的稳定性。例如，图32B示出了描绘第一晶体管的阈值电压特性曲线306和第二晶体管的阈值电压特性曲线308的曲线图304。第一晶体管(例如，对应于曲线306)具有氢浓度超过上述范围的沟道区(例如，OS层)，并且第二晶体管(例如，对应于曲线308)具有氢浓度在上述范围内的沟道区。与阈值电压特性曲线306相比，箭头310表示阈值电压特性曲线308的正偏置方向偏移。

作为实施例沉积工艺的结果，介电材料98A中的氢浓度可以是相对低的。例如，当介电材料98A包括氧化硅(例如，SiO_x)时，介电材料98A的氢浓度可以大于0且小于5at％。作为另一实例，当介电材料98A包括氮化硅(例如，SiN_x)时，介电材料98A的总氢浓度可以大于0且小于10at％。OS层92和介电材料98A之间的界面96处的总氢浓度可以小于约3at％。将介电材料98A的氢浓度保持在这些范围内可以实现诸如降低扩散至OS层92中并且改善的晶体管稳定性的优势。

在图21中，例如，使用光刻和蚀刻的组合来去除沟槽86中的介电材料98A的底部。蚀刻可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。

随后，也如图21示出的，介电材料98A可用作蚀刻掩模，以蚀刻穿过沟槽86中的OS层92的底部。蚀刻可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。蚀刻OS层92可以暴露位于沟槽86的底面上的存储器膜90的部分。因此，位于沟槽86的相对侧壁上的OS层92的部分可以彼此间隔开，这改善了存储器阵列200(参见图1A)的存储器单元202之间的隔离。

在图22A和图22B中，可以沉积额外的介电材料98B或介电材料98C来填充沟槽86的剩余部分。在图22A的实施例中，介电材料98B可以具有相同的材料组成并且使用与介电材料98A类似的工艺形成。例如，介电材料98B可以使用具有相对较低流速的含氢前体的沉积工艺来形成。在一些实施例中，介电材料98B可以使用沉积工艺形成，其中无氢前体(例如，N₂O)的流速与含氢前体(例如，SiH₄)的流速的比率为至少60。在一些实施例中，用于沉积介电材料98B和沉积介电材料98A的无氢前体的流速与含氢前体的流速的各自的比率可以相同。结果，介电材料98B的氢浓度是相对低的。例如，当介电材料98B包括氧化硅(例如，SiO_x)时，介电材料98B的总氢浓度可以大于0且小于5at％。作为另一实例，当介电材料98B包括氮化硅(例如，SiN_x)时，介电材料98B的总氢浓度可以大于0且小于10at％。

图22B示出了可选的实施例的存储器阵列200'，其中沉积介电材料98C以填充沟槽86的剩余部分，而不是介电材料98B。介电材料98C可以具有与介电材料98A不同的材料组成并且可以使用与介电材料98A不同的工艺来形成。介电材料98C可以包括例如可以通过CVD、PVD、ALD、PECVD等沉积的氧化硅、氮化硅、氮氧化硅等。然而，与介电材料98A相比，沉积介电材料98C可以包括增加含氢前体的流入。结果，形成的介电材料98C具有相对高氢浓度。例如，在介电材料98C是含硅绝缘材料(例如，氧化硅、氮化硅、氮氧化硅等)的实施例中，可以在沉积工艺期间同时流入第三含氢前体(例如，SiH₄、TEOS等)和第四无氢前体。当介电材料98C包括氧化硅时，第四无氢前体可以是例如N₂O，并且当介电材料98C包括氮化硅时，第四无氢前体可以是例如NH₃。例如，第二无氢前体的流速与第一含氢前体的流速的比率可以大于60，诸如高达70。已经观察到，将前体流速保持在上述比率，介电材料98C的氢浓度可以大于介电材料98A的氢浓度。例如，当介电材料98C包括氧化硅(例如，SiO_x)时，介电材料98C的总氢浓度可以在约1×10²¹原子/cm³至1×10²²原子/cm³的范围内。作为另一实例，当介电材料98C包括氮化硅(例如，SiN_x)时，介电材料98C的总氢浓度可以大于1×10²²原子/cm³。因为相对低氢浓度的介电材料98A将相对高氢浓度的介电材料98C和OS层92分隔开，介电材料98C中的高氢浓度可以不会显着降低所得晶体管的器件性能，并且以上描述的益处仍然可以实现。

为了便于说明，后续的附图示出了基于图22A的实施例的进一步处理(例如，其中介电材料98B和介电材料98A具有相同的材料组成)。介电材料98B和介电材料98A在下文中可以统称为介电材料98。应该理解，可以向图22B(例如，其中介电材料98C和介电材料98A具有不同的材料组成)的实施例施加相似的处理。图33A至图33C示出了根据图22B的实施例的存储器阵列200'。

在图23A至图23C中，然后向介电材料98、OS层92和存储器膜90施加去除工艺，以去除位于多层堆叠件58上方的多余材料。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀刻工艺，它们的组合等的平坦化工艺。平坦化工艺暴露多层堆叠件58，从而使得在平坦化工艺完成之后，多层堆叠件58的顶面是水平的。图23C示出了图23A中示出的结构的相应的俯视图。

图24A至图27C示出了制造存储器阵列200中的导线106和108(例如，源极线和位线)的中间步骤。导线106和108可以沿着垂直于导线72的方向延伸，从而使得可以选择存储器阵列200的单独的单元用于读取和写入操作。在图24A至图27C中，以“A”结尾的图示出了3D视图。以“B”结尾的图示出了俯视图，以及以“C”结尾的图示出了与图1A的线C-C’平行的相应截面图。

在图24A、图24B和图24C中，图案化沟槽100以穿过OS层92和介电材料98(包括介电材料98A和介电材料98B)。图24C示出了图24B中的线C-C’的截面图。例如，可以通过光刻和蚀刻的组合来执行沟槽100的图案化。沟槽100可以设置在存储器膜90的相对侧壁之间，并且沟槽100可以将存储器阵列200(参见图1A)中的存储器单元的相邻的堆叠件物理上分隔开。

在图25A、图25B和图25C中，将介电材料102沉积在沟槽100中并填充沟槽100。图25C示出了图25B中的线C-C'的截面图。介电层102可以包括例如可以通过CVD，PVD，ALD，PECVD等沉积的氧化硅、氮化硅、氮氧化硅等。介电层102可以沿着位于OS层92上方的沟槽86的侧壁和底面延伸。在沉积之后，可以执行平坦化工艺(例如，CMP、回蚀刻等)以去除介电材料102的多余部分。在所得结构中，多层堆叠件58、存储器膜90、OS层92以及介电材料102的顶面可以是基本水平的(例如，在工艺变化内)。在一些实施例中，可以选择介电材料98和102的材料，从而使得可以相对于彼此选择性地蚀刻它们。例如，在一些实施例中，介电材料98是氧化物，并且介电材料102是氮化物。在一些实施例中，介电材料98是氮化物，并且介电材料102是氧化物。其他材料也是可能的。

在图26A、图26B和图26C中，图案化沟槽104用于导线106和108。图26C示出了图26B中的线C-C'的截面图。通过使用例如光刻和蚀刻的组合图案化介电材料98(包括介电材料98A和介电材料98C)来图案化沟槽104。

例如，可以在多层堆叠件58、介电材料98、介电材料102、OS层92和存储器膜90的上方沉积光刻胶118。可以通过使用例如旋涂技术来形成光刻胶118。图案化光刻胶118以限定开口120。每个开口120可以与介电材料102的相应区域重叠，并且每个开口120可以进一步部分暴露介电材料98的两个间隔开的区域。例如，每个开口120可以暴露介电材料102的区域；部分暴露介电材料98的第一区域；以及部分暴露介电材料98的第二区域，该第二区域与介电材料98的第一区域通过介电材料102的区域间隔开。以这种方式，每个开口120可以限定导线106和由介电材料102间隔开的相邻的导线108的图案。可以使用可接受的光刻技术来图案化光刻胶。例如，将光刻胶120暴露至光以用于图案化。在曝光工艺之后，取决于使用的是负性抗蚀剂或正性抗蚀剂，可以显影光刻胶118以去除光刻胶的曝光部分或未曝光部分，从而限定形成的开口120的图案。

随后，可以通过例如蚀刻来去除由开口122暴露的介电材料98的部分。蚀刻可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。蚀刻工艺可以使用蚀刻介电材料98而不显着蚀刻介电材料102的蚀刻剂。结果，即使开口122暴露了介电材料102，可以不显著地去除介电材料102。沟槽104的图案可以对应于导线106和108(参见图27A、图27B和图27C)。例如，可以保留每对沟槽104之间的介电材料98的部分，并且介电材料102可以设置在相邻对的沟槽104之间。在图案化沟槽104之后，可以通过例如灰化来去除光刻胶118。

在图27A、图27B和图27C中，用导电材料填充沟槽104以形成导线106和108。图27C示出了图27B中的线C-C'的截面图。导线106和108可以各自包括导电材料，诸如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、它们的组合等，其可以各自使用例如CVD、ALD、PVD、PECVD等形成。在沉积导线106和108之后，可以执行平坦化(例如，CMP、回蚀刻等)以去除导电材料的多余部分，从而形成导线106和108。在所得的结构中，多层堆叠件58、存储器膜90、OS层92、导线106和导线108的顶面可以是基本水平的(例如，在工艺变化内)。导线106可以对应于存储器阵列中的位线，并且导线108可以对应于存储器阵列200中的源极线。尽管图27C示出了仅显示出导线106的截面图，导线108的截面图可以是相似的。

因此，可以在存储器阵列200中形成堆叠的TFT204。每个TFT 204包括栅电极(例如，相应导线72的部分)、栅极电介质(例如，相应存储器膜90的部分)、沟道区(例如，相应的OS层92的部分)以及源电极和漏电极(例如，相应的导线106和108的部分)。介电材料102隔离在相同列以及相同垂直水平上的相邻的TFT 204。TFT 204可以设置在垂直堆叠的行和列的阵列中。

在图28A、图28B、图28C和图28D中，将接触件110制成至导线72、导线106和导线108。图28A示出了存储器阵列200的立体图；图28B示出了存储器阵列200的俯视图；以及图28C示出了沿着图28A的线28C’-28C’的器件和下面的衬底的截面图。图28D示出了沿着图1A的线B-B’的器件的截面图。在一些实施例中，导线72的阶梯形状可以提供位于每个导线72上的表面以用于导电接触件110落在其上。形成接触件110可以包括使用例如光刻和蚀刻的组合来图案化IMD 70和介电层52中的开口以暴露导电层54的部分。在开口中形成诸如扩散阻挡层、粘附层等的衬垫(未示出)以及导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP的平坦化工艺以从IMD 70的表面去除多余的材料。剩余的衬垫和导电材料在开口中形成接触件110。

也如图28A的立体图所示出的，可以制作导电接触件112和114分别至导线106和导线108。导电接触件110、112和114可以分别电连接至导线116A、116B和116C，其将存储器阵列连接至半导体管芯中的下面的/上面的电路(例如，控制电路)和/或信号、电源和接地线。例如，导电通孔118可以延伸穿过IMD 70，以将导线116C电连接至互连结构220的下面的电路和位于衬底50上的有源器件，如图28C所示出的。可以形成穿过IMD 70的其他导电通孔，以将导线116A和116B电连接至互连结构220的下面的电路。在可选的实施例中，除了互连结构220之外或代替互连结构220，可以通过在存储器阵列200上方形成的互连结构来提供去向和来自存储器阵列的布线和/或电源线。因此，可以完成存储器阵列200。

尽管图2至图28B的实施例示出了用于导线106和108的特定图案，其他配置也是可能的。例如，在这些实施例中，导线106和108具有交错的图案。在一些实施例中，阵列的同一行中的导线106和108全部彼此对准。图29示出了俯视图，以及图30示出了沿着图29的线C-C′的截面图。图31示出了沿着图29的线D-D′的截面图。在图29、图30和图31中，类似的参考数字表示通过与图2至图28B的元件类似的工艺形成的类似的元件。

图33A、图33B、图33C和图33D示出了根据以上关于图22B描述并且示出的可选的实施例的存储器阵列200'。图33A示出了存储器阵列200的立体图；图33B示出了存储器阵列200的俯视图；图33C示出了沿着图33A的线30C’-30C’的下面的衬底和器件的截面图；以及图33D示出了沿着图1A的线B-B’的器件的截面图。存储器阵列200’可以与存储器阵列200相似，其中，类似的参考数字表示使用类似的工艺形成的类似的元件。然而，用介电材料98C代替介电材料98B，并且介电材料98C具有与介电材料98A不同的材料组成。例如，如上所述，介电材料98C的氢浓度可以比介电材料98A的氢浓度高。与沉积介电材料98A相比，这可以例如通过在沉积介电材料98C的同时增加含氢前体的流速来实现。

各个实施例提供了具有垂直堆叠的存储器单元的3D存储器阵列。每个存储器单元包括具有存储器膜、栅极介电材料和氧化物半导体沟道区的TFT。TFT包括在存储器阵列中也是源极线和位线的源/漏电极。介电材料设置在相邻的源/漏电极之间并隔离相邻的源/漏电极。在一些实施例中，介电材料的至少部分是使用以降低的流速引入的含氢前体形成的低氢材料。例如，物理接触TFT的沟道区的介电材料(例如，层)的至少部分可以具有相对低氢浓度，诸如小于3at％。低氢浓度(例如，在上述范围内)可以降低氢扩散至沟道区中，从而降低缺陷并改善稳定性。可以通过例如降低用于沉积介电材料的含氢前体的流速来在介电材料中实现相对低氢浓度。

在一些实施例中，一种存储器单元包括位于半导体衬底上方的薄膜晶体管。薄膜晶体管包括接触字线的存储器膜；以及接触源极线和位线的氧化物半导体(OS)层，其中，存储器膜设置在OS层和字线之间；以及将源极线和位线分隔开的介电材料。介电材料与OS层形成界面。介电材料包括氢，并且在介电材料和OS层之间的界面处的氢浓度不超过3原子百分比(at％)。任选地，在一些实施例中，介电材料包括：接触OS层的第一介电材料，第一介电材料从源极线连续地延伸至位线；以及位于第一介电材料的与OS层相对的侧上的第二介电材料，第二介电材料从源极线连续延伸至位线，第二介电材料的氢浓度大于第一介电材料的氢浓度。任选地，在一些实施例中，介电材料包括氧化硅，并且介电材料的总氢浓度大于0at％且小于5at％。任选地，在一些实施例中，介电材料包括氮化硅，并且介电材料的总氢浓度大于0at％且小于10at％。任选地，在一些实施例中，OS层包括氢。任选地，在一些实施例中，OS层的氢浓度在10²⁰原子每立方厘米至10²²原子每立方厘米的范围内。任选地，在一些实施例中，字线的纵轴平行于半导体衬底的主表面延伸，源极线的纵轴垂直于半导体衬底的主表面延伸，以及位线的纵轴垂直于半导体衬底的主表面延伸。

在一些实施例中，一种器件包括：半导体衬底；位于半导体衬底上方的第一存储器单元，第一存储器单元包括第一薄膜晶体管，其中，第一薄膜晶体管包括：包括第一字线的部分的栅电极；铁电材料的第一部分，铁电材料的第一部分位于第一字线的侧壁上；以及位于铁电材料的侧壁上的第一沟道区，第一沟道区包括氢，并且第一沟道区的氢浓度在10²⁰原子每立方厘米至10²²原子每立方厘米的范围内；源极线，其中，源极线的第一部分提供用于第一薄膜晶体管的第一源/漏电极；位线，其中，位线的第一部分提供用于第一薄膜晶体管的第二源/漏电极；将源极线和位线分隔开的第一介电材料，其中，第一介电材料物理接触第一沟道区；以及位于第一存储器单元上方的第二存储器单元。任选地，在一些实施例中，第二存储器单元包括第二薄膜晶体管，其中，源极线的第二部分提供用于第二薄膜晶体管的第一源/漏电极，并且其中，位线的第二部分提供用于第二薄膜晶体管的第二源/漏电极。任选地，在一些实施例中，器件还包括位于第一字线上方的第二字线，其中，第二薄膜晶体管的栅电极包括第二字线的部分，并且其中第一字线比第二字线长。任选地，在一些实施例中，在第一介电材料和第一沟道区之间的界面处的氢浓度小于3原子百分比。任选地，在一些实施例中，器件还包括将源极线和位线分隔开的第二介电材料，第二介电材料通过第一介电材料与第一沟道区分隔开，并且第一介电材料具有与第二介电材料不同的材料组成。任选地，在一些实施例中，第二介电材料的氢浓度大于第一介电材料的氢浓度。

在一些实施例中，一种方法包括图案化延伸穿过第一导线的第一沟槽；沿着第一沟槽的底面和侧壁沉积存储器膜；在存储器膜上方沉积氧化物半导体(OS)层，OS层沿着第一沟槽的底面和侧壁延伸；在OS层的上方沉积第一介电材料并且接触OS层，其中，沉积第一介电材料包括同时施加第一流速的第一含氢前体和第二流速的第二无氢前体，并且其中，第二无氢前体的第二流速与第一含氢前体的第一流速的比率至少为60；以及在第一介电材料上方沉积第二介电材料以填充第一沟槽的剩余部分。可选地，在一些实施例中，沉积第二介电材料包括同时施加第三流速的第三含氢前体和第四流速的第四无氢前体，并且其中，第四无氢前体的第四流速与第三含氢前体的第三流速的比率和第二无氢前体的第二流速与第一含氢前体的第一流速的比率相同。任选地，在一些实施例中，沉积第二介电材料包括同时施加第三流速的第三含氢前体和第四流速的第四无氢前体，并且其中，第三含氢前体的第三流速大于第一含氢前体的第一流速。任选地，在一些实施例中，方法还包括图案化第一介电材料和第二介电材料中的第三沟槽；图案化第一介电材料和第二介电材料中的第四沟槽；以及用导电材料填充第三沟槽和第四沟槽，以限定源极线和位线。任选地，在一些实施例中，第一含氢前体是硅烷(SiH₄)，并且第二无氢前体是N₂O。任选地，在一些实施例中，在沉积第一介电材料之后，在第一介电材料和OS层之间的界面处的氢浓度为3at％或更少。任选地，在一些实施例中，沉积第一介电材料包括将氢扩散至OS层中。

本申请的实施例提供一种存储器单元，包括：薄膜晶体管，位于半导体衬底上方，所述薄膜晶体管包括：存储器膜，接触字线；以及氧化物半导体(OS)层，接触源极线和位线，其中，所述存储器膜设置在所述OS层和所述字线之间；以及介电材料，将所述源极线和所述位线分隔开，其中所述介电材料与所述OS层形成界面；其中，所述介电材料包括氢，并且其中，在所述介电材料和所述OS层之间的所述界面处的氢浓度不超过3原子百分比(at％)。

在一些实施例中，介电材料包括：第一介电材料，接触所述OS层，所述第一介电材料从所述源极线连续地延伸至所述位线；以及第二介电材料，位于所述第一介电材料的与所述OS层相对的侧上，所述第二介电材料从所述源极线连续延伸至所述位线，所述第二介电材料的氢浓度大于所述第一介电材料的氢浓度。

在一些实施例中，介电材料包括氧化硅，并且所述介电材料的总氢浓度大于0at％且小于5at％。在一些实施例中，介电材料包括氮化硅，并且所述介电材料的总氢浓度大于0at％且小于10at％。在一些实施例中，OS层包括氢。在一些实施例中，OS层的氢浓度在10²⁰原子每立方厘米至10²²原子每立方厘米的范围内。在一些实施例中，字线的纵轴平行于半导体衬底的主表面延伸，所述源极线的纵轴垂直于所述半导体衬底的所述主表面延伸，以及所述位线的纵轴垂直于所述半导体衬底的所述主表面延伸。

本申请的实施例还提供一种器件，包括：半导体衬底；第一存储器单元，位于所述半导体衬底上方，所述第一存储器单元包括第一薄膜晶体管，其中，所述第一薄膜晶体管包括：栅电极，包括第一字线的部分；铁电材料的第一部分，所述铁电材料的所述第一部分位于所述第一字线的侧壁上；以及第一沟道区，位于所述铁电材料的侧壁上，所述第一沟道区包括氢，并且所述第一沟道区的氢浓度在10²⁰原子每立方厘米至10²²原子每立方厘米的范围内；源极线，其中，所述源极线的第一部分提供用于所述第一薄膜晶体管的第一源/漏电极；位线，其中，所述位线的第一部分提供用于所述第一薄膜晶体管的第二源/漏电极；第一介电材料，将所述源极线和所述位线分隔开，其中，所述第一介电材料物理接触所述第一沟道区；以及第二存储器单元，位于所述第一存储器单元上方。

在一些实施例中，第二存储器单元包括第二薄膜晶体管，其中，所述源极线的第二部分提供用于所述第二薄膜晶体管的第一源/漏电极，并且其中，所述位线的第二部分提供用于所述第二薄膜晶体管的第二源/漏电极。在一些实施例中，还包括：第二字线，位于所述第一字线上方，其中，所述第二薄膜晶体管的栅电极包括所述第二字线的部分，并且其中，所述第一字线比所述第二字线长。在一些实施例中，在所述第一介电材料和所述第一沟道区之间的界面处的氢浓度小于3原子百分比。在一些实施例中，还包括：第二介电材料，将所述源极线和所述位线分隔开，所述第二介电材料通过所述第一介电材料与所述第一沟道区分隔开，并且所述第一介电材料具有与所述第二介电材料不同的材料组成。在一些实施例中，第二介电材料的氢浓度大于所述第一介电材料的氢浓度。

本申请的实施例还提供一种方法，包括：图案化延伸穿过第一导线的第一沟槽；沿着所述第一沟槽的底面和侧壁沉积存储器膜；在所述存储器膜上方沉积氧化物半导体(OS)层，所述OS层沿着所述第一沟槽的底面和侧壁延伸；在所述OS层的上方沉积第一介电材料并且接触所述OS层，其中，沉积所述第一介电材料包括同时施加第一流速的第一含氢前体和第二流的第二流速的第二无氢前体，并且其中，所述第二无氢前体的所述第二流速与所述第一含氢前体的所述第一流速的比率至少为60；以及在所述第一介电材料上方沉积第二介电材料以填充所述第一沟槽的剩余部分。

在一些实施例中，沉积所述第二介电材料包括同时施加第三流速的第三含氢前体和第四流速的第四无氢前体，并且其中，所述第四无氢前体的所述第四流速与所述第三含氢前体的所述第三流速的比率和所述第二无氢前体的所述第二流速与所述第一含氢前体的所述第一流速的比率相同。在一些实施例中，沉积所述第二介电材料包括同时施加第三流速的第三含氢前体和第四流速的第四无氢前体，并且其中，所述第三含氢前体的所述第三流速大于所述第一含氢前体的所述第一流速。在一些实施例中，还包括：图案化所述第一介电材料和所述第二介电材料中的第三沟槽；图案化所述第一介电材料和所述第二介电材料中的第四沟槽；以及用导电材料填充所述第三沟槽和所述第四沟槽，以限定源极线和位线。在一些实施例中，第一含氢前体是硅烷(SiH₄)，并且所述第二无氢前体是N₂O。在一些实施例中，在沉积所述第一介电材料之后，在所述第一介电材料和所述OS层之间的界面处的氢浓度为3at％或更少。在一些实施例中，沉积所述第一介电材料包括将氢扩散至所述OS层中。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。