阅读说明：本技术 半导体器件和包括半导体器件的半导体系统 (Semiconductor device and semiconductor system including the same ) 是由 姜栋皓 金镇昱 孙良旭 于 2018-11-30 设计创作，主要内容包括：半导体器件包括延迟电路和列信号发生电路。延迟电路将写入信号延迟写入等待时间与突发操作时间之和以产生写入脉冲,将读取信号延迟以产生读取脉冲,以及产生从写入信号产生的时刻开始经过预定的时段之后被使能的预充电信号。当写入脉冲或读取脉冲输入至列信号发生电路时,列信号发生电路从芯片选择信号和命令/地址信号产生列信号。列信号是用于选择多个存储体中的一个中所包括的至少一个存储器单元的信号。(The semiconductor device includes a delay circuit and a column signal generating circuit. The delay circuit delays a write signal by a sum of a write latency and a burst operation time to generate a write pulse, delays a read signal to generate a read pulse, and generates a precharge signal that is enabled after a predetermined period of time has elapsed from a time when the write signal is generated. When a write pulse or a read pulse is input to the column signal generating circuit, the column signal generating circuit generates a column signal from a chip select signal and a command/address signal. The column signal is a signal for selecting at least one memory cell included in one of the plurality of banks.)

半导体器件和包括半导体器件的半导体系统

相关申请的交叉引用

本申请要求2018年8月27日在韩国知识产权局提交的韩国专利申请10-2018-0100606的优先权，其全部内容通过引用合并于此。

技术领域

本公开的实施例涉及半导体器件和包括半导体器件的半导体系统，且更具体而言，涉及顺序地执行写入操作、读取操作和预充电操作的半导体器件和包括此半导体器件的半导体系统。

背景技术

总体而言，诸如动态随机存取存储(DRAM)器件的半导体存储器件可以包括用于储存数据的多个存储器单元。DRAM单元可以配置成包括单元电容器和单元晶体管。DRAM单元可以连接到位线且可以构成多个存储体。

半导体存储器件可以配置成执行用于在存储器单元中储存数据的写入操作、用于输出储存在存储器单元中的数据的读取操作、以及用于改善读取操作或写入操作的操作速度的预充电操作。从写入操作中数据输入到半导体器件的时间点开始，在与储存数据在半导体存储器件中所必需的物理时间相对应的写入恢复时间(tWR)之后，执行预充电操作。

发明内容

根据一个实施例，一种半导体器件包括延迟电路和列信号发生电路。延迟电路将写入信号延迟写入等待时间与突发操作时间之和以产生写入脉冲，将读取信号延迟以产生读取脉冲，以及产生预充电信号，所述预充电信号在从所述写入信号产生的时刻开始经过预定时段之后被使能。当所述写入脉冲或所述读取脉冲输入至所述列信号发生电路时，所述列信号发生电路从芯片选择信号和命令/地址信号产生列信号。所述列信号是用于选择包括在多个存储体中的一个中的至少一个存储器单元的信号。

根据另一个实施例，一种半导体器件包括命令解码器、延迟电路和列信号发生电路。所述命令解码器配置成与时钟信号同步以产生写入信号和读取信号，所述写入信号和所述读取信号根据芯片选择信号和命令/地址信号的逻辑电平组合而被顺序使能。所述延迟电路根据写入等待信息信号和突发操作信息信号将所述写入信号延迟第一延迟时间以产生写入脉冲，将所述读取信号延迟以产生读取脉冲，以及根据写入恢复信号将所述写入脉冲延迟第二延迟时间以产生预充电信号。当所述写入脉冲或所述读取脉冲输入至所述列信号发生电路时，所述列信号发生电路从所述芯片选择信号和所述命令/地址信号产生列信号。所述列信号是用于选择包括在多个存储体中的一个中的至少一个存储器单元的信号。

根据另一个实施例，一种半导体系统包括第一半导体器件和第二半导体器件。所述第一半导体器件输出芯片选择信号、时钟信号、命令/地址信号、写入等待信息信号、突发操作信息信号以及写入恢复信号。此外，第一半导体器件接收和/或输出数据。所述第二半导体器件与所述时钟信号同步以对根据所述芯片选择信号和所述命令/地址信号的逻辑电平组合激活的存储体顺序执行写入操作和读取操作。另外，第二半导体器件与所述时钟信号同步以在执行所述读取操作之后根据所述写入等待信息信号、所述突发操作信息信号以及所述写入恢复信号执行预充电操作。

附图说明

图1示出说明根据本公开的一个实施例的半导体器件的配置的框图。

图2示出说明根据本公开的一个实施例的用于半导体器件的操作的命令地址的各个逻辑电平组合的表格。

图3示出说明图1的半导体器件中所包括的延迟电路的配置的框图。

图4示出说明图3的延迟电路中所包括的预充电信号发生电路的配置的框图。

图5示出说明图4的预充电信号发生电路中所包括的移位电路的配置的框图。

图6示出说明图1的半导体器件中所包括的输入/输出(I/O)电路的配置的电路图。

图7示出说明根据本公开的一个实施例的半导体器件的操作的时序图。

图8示出说明根据本公开的一个实施例的半导体系统的配置的框图。

图9示出说明包括图1至图8中所示的半导体系统或包括此半导体器件的电子系统的配置的框图。

具体实施方式

本文参照附图描述本公开的各个实施例。然而，描述的实施例仅仅是出于说明的目的，而并非意图限制本公开的范围。

如图1所示，根据一个实施例，半导体器件101可以包括命令解码器10、模式寄存器20、延迟电路30、列信号发生电路40、输入/输出(I/O)电路50以及核心电路60。

命令解码器10可以根据第一至第五命令/地址信号CA<1:5>(单数形式也称为命令/地址信号)的逻辑电平组合和芯片选择信号CS，与时钟信号CLK同步来产生顺序使能的写入信号WRA和读取信号RD。当芯片选择信号CS的第一个脉冲和第二个脉冲输入至命令解码器10时，命令解码器10可以根据第一至第五命令/地址信号CA<1:5>的逻辑电平组合，与时钟信号CLK同步来产生写入信号WRA。当芯片选择信号CS的第三个脉冲和第四个脉冲输入至命令解码器10时，命令解码器10可以根据第一至第五命令/地址信号CA<1:5>的逻辑电平组合，与时钟信号CLK同步来产生读取信号RD。芯片选择信号CS的第一个至第四个脉冲可以设置为顺序输入至命令解码器10的具有逻辑“高”电平的四个脉冲。在一些其它的实施例中，芯片选择信号CS的第一个至第四个脉冲可以设置为具有逻辑“低”电平的四个脉冲。下文参照图2详细描述用于产生写入信号WRA和读取信号RD的芯片选择信号CS和第一至第五命令/地址信号CA<1:5>的逻辑电平组合。

模式寄存器20可以包括多个寄存器。模式寄存器20可以输出写入等待信息信号WLI、突发操作信息信号BSI以及第一至第五写入恢复信号NWR<1:5>(单数形式上也称为写入恢复信号)。写入等待信息信号WLI可以是用于设置写入等待时间的信号。写入等待信息信号WLI可以包括这样的信息，该信息是关于从用于写入操作的第一至第五命令/地址信号CA<1:5>输入至半导体器件101时的时刻开始输入数据所必需的时间。尽管图1用单线示出写入等待信息信号WLI，但是根据一些实施例，写入等待信息信号WLI可以实施为包括多个位的信号。突发操作信息信号BSI可以是用于设置突发操作时间的信号。突发操作信息信号BSI可以包括这样的信息，该信息是关于在命令/地址信号CA<1:5>输入一次时执行的写入操作和读取操作期间处理的数据的突发长度。尽管图1用单线示出突发操作信息信号BSI，但是根据一些实施例，突发操作信息信号BSI可以实施为包括多个位的信号。第一至第五写入恢复信号NWR<1:5>可以是用于设置写入恢复时间tWR的信号。尽管第一至第五写入恢复信号NWR<1:5>表示为包括5个位，但是在其它实施例中，写入恢复信号中所包括的位的数量可以少于或大于5。

延迟电路30可以接收写入信号WRA和读取信号RD，以产生顺序被使能的写入脉冲WTAYP、读取脉冲RDAYP以及预充电信号PCG。延迟电路30可以将写入信号WRA延迟写入等待时间与突发操作时间之和，以产生写入脉冲WTAYP。延迟电路30可以将读取信号RD延迟以产生读取脉冲RDAYP。延迟电路30可以产生预充电信号PCG，所述预充电信号PCG从写入信号WRA产生的时刻开始经过预定的时段之后被使能。延迟电路30可以根据写入等待信息信号WLI和突发操作信息信号BSI将写入信号WRA延迟，以产生写入脉冲WTAYP。延迟电路30可以根据第一至第五写入恢复信号NWR<1:5>将写入脉冲WTAYP延迟以产生预充电信号PCG。预定的时段可以设置成比顺序执行写入操作和读取操作的总操作时间大的时间。预定的时段可以设置成比写入恢复时间tWR长。在写入操作期间，写入恢复时间tWR可以设置成从数据输入至半导体器件101的时刻开始用于执行预充电操作的最小延迟时间。即，写入恢复时间tWR可以设置成在写入操作期间数据输入至半导体器件101的时刻与执行预充电操作的时刻之间的最小间隔时间。

本文使用的与参数相关的词“预定”，诸如预定时段，意思是指，参数的值是在参数于过程或算法中使用之前确定的。针对一些实施例，在过程或算法开始之前，确定参数的值。在另一些实施例中，参数的值在过程或算法期间但是在参数于过程或算法中使用之前确定。

如果写入脉冲WTAYP或读取脉冲RDAYP输入至列信号发生电路40，则列信号发生电路40可以从芯片选择信号CS和第一至第五命令/地址信号CA<1:5>，产生第一至第N列信号YI<1:N>(单数形式上也称为列信号)，所述第一至第N列信号YI<1:N>用于选择构成核心电路60的第一至第八存储体BK1～BK8中所包括的存储器单元MC。下面参照图2详细描述用于从芯片选择信号CS和第一至第五命令/地址信号CA<1:5>产生第一至第N列信号YI<1:N>的操作。

如果写入脉冲WTAYP输入至I/O电路50，I/O电路50可以接收数据DATA以产生内部数据ID。如果写入脉冲WTAYP输入至I/O电路50，I/O电路50可以输出内部数据ID至核心电路60的存储器单元MC。如果读取脉冲RDAYP输入至I/O电路50，I/O电路50可以接收从存储器单元MC输出的内部数据ID以产生数据DATA。如果读取脉冲RDAYP输入至I/O电路50，I/O电路50可以输出内部数据ID作为数据DATA。

核心电路60可以包括第一至第八存储体BK1～BK8。第一至第八存储体BK1～BK8中的每个可以包括多个存储器单元MC。在写入操作期间，第一至第N列信号YI<1:N>可以激活第一至第八存储体BK1～BK8中的一个。在写入操作期间，核心电路60可以将内部数据ID储存在第一至第N列信号YI<1:N>所激活的第一至第八存储体BK1～BK8中的一个中所包括的存储器单元MC内。在读取操作期间，核心电路60可以输出储存在由第一至第N列信号YI<1:N>激活的第一至第八存储体BK1～BK8中的一个中所包括的存储器单元MC中的内部数据ID。如果预充电信号PCG输入至核心电路60，核心电路60可以执行预充电操作。尽管图1示出核心电路60包括第一至第八存储体BK1～BK8的例子，但是对于不同的实施例，实施的存储体的数量可以不同。

下面参照图2描述用于产生在写入操作期间被使能的写入信号WRA的芯片选择信号CS和第一至第五命令/地址信号CA<1:5>的各个逻辑电平组合。

命令解码器10可以产生写入信号WRA，如果在芯片选择信号CS的第一个脉冲具有逻辑“高”电平时如果第一至第五命令/地址信号CA<1:5>具有第一逻辑电平组合且在芯片选择信号CS的第二个脉冲具有逻辑“高”电平时如果第一至第五命令/地址信号CA<1:5>具有第三逻辑电平组合，所述写入信号WRA被使能。第一至第五命令/地址信号CA<1:5>的第一逻辑电平组合可以设置成‘L、L、H、L、L’的逻辑电平组合。第一至第五命令/地址信号CA<1:5>的第三逻辑电平组合可以设置成‘L、H、L、L、H’的逻辑电平组合。

下文参照图2描述用于产生在读取操作期间被使能的读取信号RD的芯片选择信号CS和第一至第五命令/地址信号CA<1:5>的各个逻辑电平组合。

命令解码器10可以产生读取信号RD，在芯片选择信号CS的第三个脉冲具有逻辑“高”电平时如果第一至第五命令/地址信号CA<1:5>具有第二逻辑电平组合且在芯片选择信号CS的第四个脉冲具有逻辑“高”电平时如果第一至第五命令/地址信号CA<1:5>具有第三逻辑电平组合，所述读取信号RD被使能。第一至第五命令/地址信号CA<1:5>的第二逻辑电平组合可以设置成‘L、H、L、L、L’的逻辑电平组合。

下面结合在芯片选择信号CS的第一个脉冲和第二个脉冲输入时产生第一至第N列信号YI<1:N>的例子，参照图2描述用于从芯片选择信号CS和第一至第五命令/地址信号CA<1:5>产生第一至第N列信号YI<1:N>的操作。

在芯片选择信号CS的第一个脉冲具有逻辑“低”电平时，列信号发生电路40可以使用第一至第三命令/地址信号CA<1:3>作为用于激活第一至第八存储体BK1～BK8的第一至第三存储体地址信号BADD<1:3>。

在芯片选择信号CS的第一个脉冲具有逻辑“低”电平时，列信号发生电路40可以使用第五命令/地址信号CA<5>作为用于选择存储器单元MC的第一列地址信号CADD<1>。

在芯片选择信号CS的第二个脉冲具有逻辑“低”电平时，列信号发生电路40可以使用第一至第五命令/地址信号CA<1:5>作为用于选择存储器单元MC的第二至第六列地址信号CADD<2:6>。

因此，列信号发生电路40可以从第一至第三存储体地址信号BADD<1:3>和第一至第六列地址信号CADD<1:6>，产生用于选择第一至第八存储体BK1～BK8中所包括的存储器单元MC的第一至第N列信号YI<1:N>。

此外，用于在芯片选择信号CS的第三个脉冲和第四个脉冲输入时产生第一至第N列信号YI<1:N>的操作可以与在芯片选择信号CS的第一个脉冲和第二个脉冲输入时产生第一至第N列信号YI<1:N>的操作相同。因此，下文省略在芯片选择信号CS的第三个脉冲和第四个脉冲输入时产生第一至第N列信号YI<1:N>的操作的详细描述。

参见图3，延迟电路30可以包括第一延迟电路31、第二延迟电路32以及预充电信号发生电路33。

第一延迟电路31可以响应于写入等待信息信号WLI和突发操作信息信号BSI，将写入信号WRA延迟第一延迟时间(图7的P1)以产生写入脉冲WTAYP。第一延迟电路31可以将写入信号WRA延迟由写入等待信息信号WLI和突发操作信息信号BSI设定的第一延迟时间，以产生写入脉冲WTAYP。第一延迟时间可以设置成写入等待时间与突发操作时间之和。

第二延迟电路32可以将读取信号RD延迟以产生读取脉冲RDAYP。对于不同的实施例，第二延迟电路32的延迟时间可以不同。

预充电信号发生电路33可以根据第一至第五写入恢复信号NWR<1:5>将写入脉冲WTAYP延迟第二延迟时间(图7的P2)，以产生预充电信号PCG。第二延迟时间可以设置成等于或长于时钟信号CLK的一个周期。

参见图4，预充电信号发生电路33可以包括移位电路310和选择/传输电路320。

移位电路310可以与时钟信号CLK同步地将写入脉冲WTAYP延迟，以产生被顺序使能的第一至第五写入延迟信号WD<1:5>(单数形式上也称为写入延迟信号)。移位电路310可以将写入脉冲WTAYP延迟以产生第一至第五写入延迟信号WD<1:5>，在时钟信号CLK的每个周期，所述第一至第五写入延迟信号WD<1:5>被顺序使能。

选择/传输电路320可以根据第一至第五写入恢复信号NWR<1:5>，输出第一至第五写入延迟信号WD<1:5>中的一个作为预充电信号PCG。例如，如果第一写入恢复信号NWR<1>被使能，选择/传输电路320可以输出第一写入延迟信号WD<1>作为预充电信号PCG。类似地，如果第五写入恢复信号NWR<5>被使能，选择/传输电路320可以输出第五写入延迟信号WD<5>作为预充电信号PCG。

参见图5，移位电路310可以包括内部延迟信号发生电路311和写入延迟信号发生电路312。

内部延迟信号发生电路311可以利用多个触发器F/F来实现。内部延迟信号发生电路311可以利用与时钟信号CLK同步的多个触发器F/F，将写入脉冲WTAYP延迟以产生内部延迟信号IDS。对于不同的实施例，内部延迟信号发生电路311中所包括的触发器F/F的数量可以不同。内部延迟信号发生电路311的延迟时间可以根据触发器F/F的数量而设置得不同。

可以利用多个触发器F/F实现写入延迟信号发生电路312。写入延迟信号发生电路312可以利用与时钟信号CLK同步的多个触发器F/F，将内部延迟信号IDS延迟以产生第一至第五写入延迟信号WD<1:5>。写入延迟信号发生电路312可以将内部延迟信号IDS延迟时钟信号CLK的一个周期以产生第一写入延迟信号WD<1>。写入延迟信号发生电路312可以将第一写入延迟信号WD<1>延迟时钟信号CLK的一个周期，以产生第二写入延迟信号WD<2>。写入延迟信号发生电路312可以将第二写入延迟信号WD<2>延迟时钟信号CLK的一个周期，以产生第三写入延迟信号WD<3>。写入延迟信号发生电路312可以将第三写入延迟信号WD<3>延迟时钟信号CLK的一个周期，以产生第四写入延迟信号WD<4>。写入延迟信号发生电路312可以将第四写入延迟信号WD<4>延迟时钟信号CLK的一个周期，以产生第五写入延迟信号WD<5>。对于不同的实施例，写入延迟信号发生电路312中所包括的触发器F/F的数量可以不同。写入延迟信号发生电路312的延迟时间可以根据触发器F/F的数量而设置得不同。

参见图6，I/O电路50可以包括写入驱动器510和读取驱动器520。

在写入操作期间，写入驱动器510可以将外部设备提供的数据DATA缓冲以产生内部数据ID。如果写入脉冲WTAYP被使能，写入驱动器510可以将外部设备提供的数据DATA缓冲以产生内部数据ID。如果写入脉冲WTAYP被使能，写入驱动器510可以输出内部数据ID到核心电路60。

在读取操作期间，读取驱动器520可以将从核心电路60输出的内部数据ID缓冲，以产生数据DATA。如果读取脉冲RDAYP被使能，读取驱动器520可以将从核心电路60输出的内部数据ID缓冲以产生数据DATA。如果读取脉冲RDAYP被使能，读取驱动器520可以输出数据DATA到外部设备。

结合顺序执行写入操作、读取操作和预充电操作的情况，参照图7描述根据一个实施例的半导体器件101的操作。

在时刻“T1”，在芯片选择信号CS的第一个脉冲具有逻辑“高”电平时，命令解码器10可以接收具有第一逻辑电平组合的第一至第五命令/地址信号CA<1:5>。

在时刻“T2”，在芯片选择信号CS的第一个脉冲具有逻辑“低”电平时，列信号发生电路40可以接收第一至第三命令/地址信号CA<1:3>作为用于激活第一至第八存储体BK1～BK8的第一至第三存储体地址信号BADD<1:3>。在芯片选择信号CS的第一个脉冲具有逻辑“低”电平时，列信号发生电路40可以接收第五命令/地址信号CA<5>作为用于选择存储器单元MC的第一列地址信号CADD<1>。

在时刻“T3”，在芯片选择信号CS的第二个脉冲具有逻辑“高”电平时，命令解码器10可以接收具有第三逻辑电平组合的第一至第五命令/地址信号CA<1:5>。命令解码器10可以产生由在时刻“T1”接收的第一至第五命令/地址信号CA<1:5>和在时刻“T3”接收的第一至第五命令/地址信号CA<1:5>使能为具有逻辑“高”电平的写入信号WRA。

在时刻“T4”，在芯片选择信号CS的第二个脉冲具有逻辑“低”电平时，列信号发生电路40可以接收第一至第五命令/地址信号CA<1:5>作为用于选择存储器单元MC的第二至第六列地址信号CADD<2:6>。

在时刻“T5”，延迟电路30的第一延迟电路31可以将在时刻“T3”产生的写入信号WRA延迟第一延迟时间P1，以产生具有逻辑“高”电平的写入脉冲WTAYP。第一延迟时间P1可以设置成写入等待时间与突发操作时间之和。

列信号发生电路40可以响应于具有逻辑“高”电平的写入脉冲WTAYP，从在时刻“T2”接收的第一至第三存储体地址信号BADD<1:3>和第一列地址信号CADD<1>以及在时刻“T4”接收的第二至第六列地址信号CADD<2:6>，产生用于选择第一至第八存储体BK1～BK8中所包括的存储器单元MC的第一至第N列信号YI<1:N>。

I/O电路50的写入驱动器510可以响应于具有逻辑“高”电平的写入脉冲WTAYP，从外部设备接收数据DATA以产生内部数据ID。写入驱动器510可以响应于具有逻辑“高”电平的写入脉冲WTAYP，输出内部数据ID到核心电路60。

核心电路60可以响应于第一至第N列信号YI<1:N>，激活第一至第八存储体BK1～BK8中的一个。核心电路60可以将数据DATA储存在从第一至第八存储体BK1～BK8中的由第一至第N列信号YI<1:N>激活的任何一个存储体中所包括的存储器单元MC选中的一个或更多个存储器单元中。

在时刻“T6”，在芯片选择信号CS的第三个脉冲具有逻辑“高”电平时，命令解码器10可以接收具有第二逻辑电平组合的第一至第五命令/地址信号CA<1:5>。

在时刻“T7”，在芯片选择信号CS的第三个脉冲具有逻辑“低”电平时，列信号发生电路40可以接收第一至第三命令/地址信号CA<1:3>作为用于激活第一至第八存储体BK1～BK8的第一至第三存储体地址信号BADD<1:3>。在芯片选择信号CS的第三个脉冲具有逻辑“低”电平时，列信号发生电路40可以接收第五命令/地址信号CA<5>作为用于选择存储器单元MC的第一列地址信号CADD<1>。

在时刻“T8”，在芯片选择信号CS的第四个脉冲具有逻辑“高”电平时，命令解码器10可以接收具有第三逻辑电平组合的第一至第五命令/地址信号CA<1:5>。命令解码器10可以产生由在时刻“T6”接收的第一至第五命令/地址信号CA<1:5>和在时刻“T8”接收的第一至第五命令/地址信号CA<1:5>使能为具有逻辑“高”电平的读取信号RD。

在时刻“T9”，在芯片选择信号CS的第四个脉冲具有逻辑“低”电平时，列信号发生电路40可以接收第一至第五命令/地址信号CA<1:5>作为用于选择存储器单元MC的第二至第六列地址信号CADD<2:6>。

在时刻“T10”，延迟电路30的第二延迟电路32可以将在时刻“T8”产生的读取信号RD延迟，以产生具有逻辑“高”电平的读取脉冲RDAYP。

列信号发生电路40响应于具有逻辑“高”电平的读取脉冲RDAYP，可以从在时刻“T7”接收的第一至第三存储体地址信号BADD<1:3>和第一列地址信号CADD<1>以及在时刻“T9”接收的第二至第六列地址信号CADD<2:6>，产生用于选择第一至第八存储体BK1～BK8中所包括的存储器单元MC的第一至第N列信号YI<1:N>。

核心电路60可以输出储存在从由第一至第N列信号YI<1:N>激活的第一至第八存储体BK1～BK8中的任何一个中所包括的存储器单元MC中选中的一个或更多个存储器单元中的内部数据ID。在这种情况下，在读取操作期间激活的存储体可以与在写入操作期间激活的存储体相同。

I/O电路50的读取驱动器520可以响应于具有逻辑“高”电平的读取脉冲RDAYP，从内部数据ID产生数据DATA。读取驱动器520可以响应于具有逻辑“高”电平的读取脉冲RDAYP，输出数据DATA到外部设备。

在时刻“T11”，延迟电路30的预充电信号发生电路33可以根据第一至第五写入恢复信号NWR<1:5>，将在时刻“T5”产生的写入脉冲WTAYP延迟第二延迟时间P2以产生具有逻辑“高”电平的预充电信号PCG。

核心电路60可以响应于具有逻辑“高”电平的预充电信号PCG，执行预充电操作。

同时，设置成比写入恢复时间tWR长的预定时段可以对应于时刻“T3”与时刻“T11”之间的时段。即，预定时段可以设置为与第一延迟时间P1和第二延迟时间P2之和相对应的时段。

如上所述，根据一个实施例，通过从命令/地址信号产生用于执行写入操作的写入脉冲、通过从命令/地址信号产生用于执行读取操作的读取脉冲、以及通过将写入脉冲延迟预定的延迟时间以产生预充电信号，半导体器件可以顺序执行写入操作、读取操作和预充电操作。此外，通过对相同的存储体持续执行写入操作和读取操作而不在写入操作与读取操作之间执行预充电操作且通过在读取操作之后执行预充电操作，半导体器件可以实现改善的操作速度。另外，通过对特定的存储体持续执行写入操作和读取操作而在读取操作之前不激活所述特定的存储体，半导体器件可以改善操作速度。

图8示出说明根据一个实施例的半导体系统801的配置的框图。

如图8所示，半导体系统801可以包括第一半导体器件1和第二半导体器件2。

第一半导体器件1可以输出芯片选择信号CS、时钟信号CLK以及第一至第五命令/地址信号CA<1:5>。芯片选择信号CS可以是激活第二半导体器件2以施加第一至第五命令/地址信号CA<1:5>到第二半导体器件2的信号。芯片选择信号CS可以包括顺序产生的第一个至第四个脉冲。芯片选择信号CS的第一个至第四个脉冲可以顺序产生为具有逻辑“高”电平。在一些其它实施例中，芯片选择信号CS的脉冲可以设置为具有逻辑“低”电平。时钟信号CLK可以设置为周期性触发以将第一半导体器件1与第二半导体器件2同步的信号。第一至第五命令/地址信号CA<1:5>可以包括用于控制第二半导体器件2的操作的命令和地址。

第一半导体器件1可以输出写入等待信息信号WLI、突发操作信息信号BSI以及第一至第五写入恢复信号NWR<1:5>。写入等待信息信号WLI可以是用于设置写入等待时间的信号。写入等待信息信号WLI可以包括从针对写入操作的第一至第五命令/地址信号CA<1:5>输入至第二半导体器件2的时刻开始输入数据所必需的时间相关的信息。尽管图8用单线示出写入等待信息信号WLI，但是对于一些实施例，写入等待信息信号WLI可以设置成包括多个位的信号。突发操作信息信号BSI可以是用于设置突发操作时间的信号。突发操作信息信号BSI可以包括在命令/地址信号CA<1:5>输入一次时执行的写入操作和读取操作期间处理的数据的突发长度相关的信息。尽管图8用单线示出突发操作信息信号BSI，但是对于一些实施例，突发操作信息信号BSI可以设置成包括多个位的信号。第一至第五写入恢复信号NWR<1:5>可以是用于设置写入恢复时间tWR的信号。尽管表示第一至第五写入恢复信号NWR<1:5>包括5个位，但是在其它实施例中，写入恢复信号中所包括的位的数量可以设置成少于或大于5。

在写入操作期间，第一半导体器件1可以输出数据DATA到第二半导体器件2。在读取操作期间，第一半导体器件1可以从半导体器件2接收数据DATA。

第二半导体器件2可以包括命令解码器100、延迟电路200、列信号发生电路300、输入/输出(I/O)电路400以及核心电路500。

命令解码器100可以与时钟信号CLK同步来产生根据第一至第五命令/地址信号CA<1:5>的逻辑电平组合和芯片选择信号CS被顺序使能的写入信号WRA和读取信号RD。当芯片选择信号CS的第一个脉冲和第二个脉冲输入至命令解码器100时，命令解码器100可以根据第一至第五命令/地址信号CA<1:5>的逻辑电平组合，与时钟信号CLK同步来产生写入信号WRA。当芯片选择信号CS的第三个脉冲和第四个脉冲输入至命令解码器100时，命令解码器100可以根据第一至第五命令/地址信号CA<1:5>的逻辑电平组合，与时钟信号CLK同步来产生读取信号RD。用于产生写入信号WRA和读取信号RD的第一至第五命令/地址信号CA<1:5>的逻辑电平组合和芯片选择信号CS可以设置成与图2中所示的相同。因此，下文省略对用于产生写入信号WRA和读取信号RD的第一至第五命令/地址信号CA<1:5>的逻辑电平组合和芯片选择信号CS的详细描述。

延迟电路200可以接收写入信号WRA和读取信号RD来产生被顺序使能的写入脉冲WTAYP、读取脉冲RDAYP以及预充电信号PCG。延迟电路200可以将写入信号WRA延迟写入等待时间与突发操作时间之和，以产生写入脉冲WTAYP。延迟电路200可以将读取信号RD延迟以产生读取脉冲RDAYP。延迟电路200可以产生预充电信号PCG，所述预充电信号PCG从写入信号WRA产生的时刻开始经过预定的时段之后被使能。延迟电路200可以根据写入等待信息信号WLI和突发操作信息信号BSI，将写入信号WRA延迟以产生写入脉冲WTAYP。延迟电路200可以根据第一至第五写入恢复信号NWR<1:5>将写入脉冲WTAYP延迟以产生预充电信号PCG。预定时段可以设置为比顺序执行写入操作和读取操作的总操作时间大的时间。预定时段可以设置成比写入恢复时间tWR长。在写入操作期间，写入恢复时间tWR可以设置成从数据DATA输入至第二半导体器件2的时刻开始执行预充电操作的最小延迟时间。即，写入恢复时间tWR可以设置成写入操作期间数据DATA输入至第二半导体器件2的时刻与执行预充电操作的时刻之间的最小间隔时间。

如果写入脉冲WTAYP或读取脉冲RDAYP输入至列信号发生电路300，列信号发生电路300可以从芯片选择信号CS和第一至第五命令/地址信号CA<1:5>，产生用于选择构成核心电路500的第一至第八存储体BK1～BK8中所包括的存储器单元MC的第一至第N列信号YI<1:N>。用于从芯片选择信号CS和第一至第五命令/地址信号CA<1:5>产生第一至第N列信号YI<1:N>的操作可以与图2中所示的相同。因此，下文省略对用于从芯片选择信号CS和第一至第五命令/地址信号CA<1:5>产生第一至第N列信号YI<1:N>的操作的详细描述。

如果写入脉冲WTAYP输入至I/O电路400，I/O电路400可以从第一半导体器件1接收数据DATA以产生内部数据ID。如果写入脉冲WTAYP输入至I/O电路400，I/O电路400可以输出内部数据ID至核心电路500的存储器单元MC。如果读取脉冲RDAYP输入至I/O电路400，I/O电路400可以从核心电路500的存储器单元MC接收内部数据ID以产生数据DATA。如果读取脉冲RDAYP输入至I/O电路400，I/O电路400可以输出数据DATA至第一半导体器件1。

核心电路500可以包括第一至第八存储体BK1～BK8。第一至第八存储体BK1～BK8中的每个可以包括所述多个存储器单元MC。在写入操作期间第一至第N列信号YI<1:N>可以激活第一至第八存储体BK1～BK8中的一个。在写入操作期间，核心电路500可以将内部数据ID储存在由第一至第N列信号YI<1:N>激活的第一至第八存储体BK1～BK8中的一个中所包括的存储器单元MC内。核心电路500可以在读取操作期间输出储存在由第一至第N列信号YI<1:N>激活的第一至第八存储体BK1～BK8中的一个中所包括的存储器单元MC中的内部数据ID。如果预充电信号PCG输入至核心电路500，核心电路500可以执行预充电操作。尽管图8示出核心电路500包括第一至第八存储体BK1～BK8的例子，但是对于不同的实施例，存储体的数量可以不同。

如上所述，第二半导体器件2可以根据第一至第五命令/地址信号CA<1:5>的逻辑电平组合和芯片选择信号CS，与从第一半导体器件1输出的时钟信号CLK同步来顺序执行写入操作、读取操作和预充电操作。第二半导体器件2可以根据写入等待信息信号WLI、突发操作信息信号BSI和第一至第五写入恢复信号NWR<1:5>，持续地对相同的存储体执行写入操作和读取操作，且可以在读取操作之后执行预充电操作。

包括在第二半导体器件2中的命令解码器100、延迟电路200、列信号发生电路300、I/O电路400以及核心电路500可以分别具有与图1中所示的半导体器件101中包括的命令解码器10、延迟电路30、列信号发生电路40、I/O电路50以及核心电路60实质相同的配置。因此，这里省略对命令解码器100、延迟电路200、列信号发生电路300、I/O电路400以及核心电路500的详细描述。

参照图1至图8描述的半导体器件101或半导体系统801可以应用于包括存储系统、图像系统、计算系统、移动手机系统等的电子系统。例如，如图9所示，根据一个实施例，电子系统1000可以包括数据储存电路1001、存储控制器1002、缓冲存储器1003以及输入/输出(I/O)接口1004。

数据储存电路1001可以根据从存储控制器1002输出的控制信号，储存从存储控制器1002输出的数据或者可以读取和输出储存的数据至存储控制器1002。此外，数据储存电路1001可以包括即使电源中断时仍能保留其储存的数据的非易失性存储器。非易失性存储器可以是诸如NOR型闪存或NAND型闪存的闪存、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁随机存取存储器(MRAM)或类似的存储器。

存储控制器1002可以经由I/O接口1004接收从外部设备(例如，主机设备)输出的命令，且可以将从主机设备输出的命令解码以控制如下操作：用于输入数据到数据储存电路1001或缓冲存储器1003内，或用于输出储存在数据储存电路1001或缓冲存储器1003中的数据。存储控制器1002可以包括图8中所示的第一半导体器件1。尽管图9用单个框示出存储控制器1002，但是存储控制器1002可以包括用于控制数据储存电路1001的一个控制器和用于控制包括易失性存储器的缓冲存储器1003的另一个控制器。

缓冲存储器1003可以暂时储存要由存储控制器1002处理的数据。即，缓冲存储器1003可以暂时储存从数据储存电路1001输出的或输入至数据储存电路1001的数据。缓冲存储器1003可以根据控制信号，储存从存储控制器1002输出的数据。缓冲存储器1003可以包括图1中所示的半导体器件101或图8中所示的第二半导体器件2，通过从命令/地址信号产生用于执行写入操作的写入脉冲、通过从命令/地址信号产生用于执行读取操作的读取脉冲、以及通过将写入脉冲延迟预定的延迟时间以产生预充电信号，来顺序执行写入操作、读取操作和预充电操作。因此，缓冲存储器1003可以通过对相同的存储体持续执行写入操作和读取操作而不在写入操作与读取操作之间执行预充电操作以及通过再读取操作之后执行预充电操作，来改善操作速度。另外，缓冲存储器1003可以通过对特定的存储体持续执行写入操作和读取操作而不在读取操作之前激活所述特定的存储体，来改善操作速度。缓冲存储器1003可以读取和输出储存的数据至存储控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。

I/O接口1004可以将存储控制器1002物理连接和电连接到外部设备(即主机)。因此，存储控制器1002可以经由I/O接口1004接收从外部设备(即主机)提供的控制信号和数据，且可以经由I/O接口1004输出从存储控制器1002输出的数据到外部设备(即主机)。即，电子系统1000可以经由I/O接口1004与主机通信。I/O接口1004可以包括以下各种接口协议中的任何一个，诸如通用串行总线(USB)、多媒体卡(MMC)、***部件互联-扩展(PCI-E)、串行附加SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小设备接口(ESDI)以及集成电子设备(IDE)。

电子系统1000可以用作主机的辅助储存设备或作为外部储存设备。电子系统1000可以包括固态硬盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑式闪存(CF)卡等。