阅读说明：本技术 具有扩大的接触面积的共用电极相变存储器件 (Common electrode phase change memory device having enlarged contact area ) 是由 宋苏智 朴日穆 于 2019-05-24 设计创作，主要内容包括：本发明构思涉及一种具有扩大的接触面积的共用电极相变存储器件,该存储器件包括下部导电线、第一存储单元、第二存储单元和共用下部电极,共用下部电极包括将第一存储单元和第二存储单元中的相应存储单元电连接到下部导电线的第一部分和第二部分。第一绝缘区域设置在第一存储单元与第二存储单元之间。第二绝缘区域设置在第一绝缘区域上。该器件还包括：第一开关单元,在第一存储单元上并包括具有从第二绝缘区域突出的部分的上部电极；以及第二开关单元,在第二存储单元上并包括具有从第二绝缘区域突出的部分的上部电极。第一上部导电线和第二上部导电线接触相应上部电极的突出部分。(The inventive concept relates to a common electrode phase-change memory device having an enlarged contact area, the memory device including a lower conductive line, a first memory cell, a second memory cell, and a common lower electrode including a first portion and a second portion electrically connecting respective ones of the first memory cell and the second memory cell to the lower conductive line. The first insulating region is disposed between the first memory cell and the second memory cell. The second insulating region is disposed on the first insulating region. The device further comprises: a first switching unit on the first memory cell and including an upper electrode having a portion protruding from the second insulating region; and a second switching unit on the second memory cell and including an upper electrode having a portion protruding from the second insulating region. The first and second upper conductive lines contact the protruding portions of the respective upper electrodes.)

具有扩大的接触面积的共用电极相变存储器件

技术领域

本发明构思涉及存储器件，更具体地，涉及相变随机存取存储(PRAM)器件。

背景技术

PRAM是一种通过改变材料的相位来存储数据的非易失性存储器。PRAM器件的存储器单元(memory cell)可以包括包含相变材料的存储单元(memory unit)和用于选择存储单元的开关单元。存储器单元可以连接到上部导电线和下部导电线(例如位线和字线)。

发明内容

本发明构思的实施方式可以提供存储器件，其具有存储器单元的开关单元与上部导电线之间的减小的接触电阻和/或存储单元与开关单元之间的减小的接触电阻。

根据本发明构思的一方面，一种存储器件包括下部导电线、第一存储单元、第二存储单元和共用下部电极，共用下部电极包括将第一存储单元和第二存储单元中的相应存储单元电连接到下部导电线的第一部分和第二部分。该器件还包括在第一存储单元与第二存储单元之间在共用下部电极的第一部分上的第一绝缘区域、以及在第一绝缘区域上的第二绝缘区域。该器件还包括：第一开关单元，在第二绝缘区域中在第一存储单元上，并且包括具有从第二绝缘区域突出的部分的上部电极；以及第二开关单元，在第二绝缘区域中在第二存储单元上，并且包括具有从第二绝缘区域突出的部分的上部电极。第一上部导电线接触第一开关单元的上部电极的突出部分，第二上部导电线接触第二开关单元的上部电极的突出部分。第一上部导电线可以接触第一开关单元的上部电极的突出部分的一对侧壁，第二上部导电线可以接触第二开关单元的上部电极的突出部分的一对侧壁。

根据本发明构思的另一方面，一种存储器件包括下部导电线和下部电极，下部电极包括在下部导电线上的第一部分、以及从下部电极的第一部分的相应的第一端和第二端垂直延伸的第二部分和第三部分。第一存储图案设置在下部电极的第二部分的一端上，第二存储图案设置在下部电极的第三部分的一端上。该器件还包括在下部电极的第二部分和第三部分之间以及在第一存储图案和第二存储图案之间的第一绝缘区域。第一上部居间电极、第一开关图案和第一上部电极堆叠在第一绝缘区域上，第二上部居间电极、第二开关图案和第二上部电极堆叠在第一绝缘区域上。该器件还包括：第一下部居间电极，在第一存储图案上并且包括突出到第一上部居间电极中的部分；以及第二下部居间电极，在第二存储图案上并且包括突出到第二上部居间电极中的部分。第二绝缘区域设置在第一绝缘区域上并围绕第一上部居间电极、第一开关图案、第一上部电极、第二上部居间电极、第二开关图案和第二上部电极。第一上部导电线接触第一上部电极，第二上部导电线接触第二上部电极。

根据本发明构思的另一方面，提供了一种存储器件，其包括：沿第一方向延伸的下部导电线；第一下部绝缘图案和第二下部绝缘图案，位于下部导电线上并在第一方向上彼此间隔开；填充绝缘图案，位于第一下部绝缘图案与第二下部绝缘图案之间；下部电极，包括位于下部导电线与填充绝缘图案之间的第一部分、位于第一下部绝缘图案与填充绝缘图案之间的第二部分、以及位于第二下部绝缘图案与填充绝缘之间的第三部分；位于下部电极与填充绝缘图案之间的间隔物；第一存储图案，位于下部电极的一端和间隔物的一端上，并沿着第一下部绝缘图案延伸；第二存储图案，位于下部电极的另一端和间隔物的另一端上，并沿着第二下部绝缘图案延伸；第一下部居间电极，位于第一存储图案上并沿着第一下部绝缘图案延伸；第二下部居间电极，位于第二存储图案上并沿着第二下部绝缘图案延伸；顺序地堆叠在第一下部居间电极上的第一上部居间电极、第一开关图案和第一上部电极；顺序地堆叠在第二下部居间电极上的第二上部居间电极、第二开关图案和第二上部电极；上部绝缘图案，位于第一下部绝缘图案和第二下部绝缘图案上，并围绕第一上部居间电极、第一开关图案、第一上部电极、第二上部居间电极、第二开关图案和第二上部电极；第一上部导电线，接触第一上部电极并沿第二方向延伸；第二上部导电线，接触第二上部电极并沿第二方向延伸，其中第一上部电极和第二上部电极的每个包括由上部绝缘图案围绕的掩埋部分和从上部绝缘图案突出的突出部分。

附图说明

本发明构思的实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：

图1是根据一些实施方式的存储器件的电路图；

图2A是根据一些实施方式的存储器件的剖视图；

图2B是沿图2A的线I-I'截取的剖视图；

图3是根据一些实施方式的存储器件的剖视图；

图4A是根据一些实施方式的存储器件的剖视图；

图4B是沿图4A的线II-II'截取的剖视图；

图5A是根据一些实施方式的存储器件的剖视图；

图5B是沿图5A的线III-III'截取的剖视图；

图6A是根据一些实施方式的存储器件的剖视图；

图6B是示出图6A的区域R1的放大图；

图6C是示出图6A的区域R2的放大图；

图7A和7B是根据一些实施方式的存储器件的放大图；

图8A和8B是根据一些实施方式的存储器件的放大图；

图9A至9H是用于描述根据一些实施方式的制造半导体器件的方法的剖视图；以及

图10A至10D是用于描述根据一些实施方式的制造半导体器件的方法的剖视图。

具体实施方式

图1是根据一些实施方式的存储器件10的电路图。参照图1，存储器件10可以包括沿第一方向X延伸并在垂直于第一方向X的第二方向Y上彼此间隔开的字线WL1至WL4、以及沿第二方向Y延伸并在第一方向X上彼此间隔开的位线BL1至BL4。

存储器件10可以包括多个存储器单元MC。每个存储器单元MC可以位于字线WL1至WL4中的相邻字线与位线BL1至BL4中的相邻位线之间。每个存储器单元MC可以包括用于存储数据的存储单元M和用于选择存储单元M的开关单元S。存储单元M和开关单元S可以串联连接。在一些实施方式中，如图1中所示，存储单元M可以连接到多个字线WL1到WL4中的一个，并且开关单元S可以连接到多个位线BL1至BL4中的一个。在一些实施方式中，与图1不同，存储单元M可以连接到多个位线BL1至BL4中的一个，并且开关单元S可以连接到多个字线WL1至WL4中的一个。

图2A是根据一些实施方式的存储器件100a的剖视图。图2B是沿图2A的线I-I'截取的剖视图。

参照图2A和2B，存储器件100a可以包括多个下部导电线110和多个上部导电线，每个下部导电线110沿第一方向X延伸，每个上部导电线沿第二方向Y延伸。所述多个上部导电线可以包括交替布置的多个第一上部导电线180a和多个第二上部导电线180b。

在一些实施方式中，多个下部导电线110可以对应于图1的多个字线WL1至WL4，第一上部导电线180a和第二上部导电线180b可以对应于图1的多个位线BL1至BL4。在另外的实施方式中，多个下部导电线110可以对应于图1的多个位线BL1至BL4，第一上部导电线180a和第二上部导电线180b可以对应于图1的多个字线WL1至WL4。

多个下部导电线110以及第一上部导电线180a和第二上部导电线180b的每个可以包括金属、导电金属氮化物、导电金属氧化物或其组合。多个下部导电线110以及第一上部导电线180a和第二上部导电线180b的每个可以包括钨(W)、钛(Ti)、钽(Ta)、铝(Al)、铜(Cu)、碳(C)、CN、TiN、TiAlN、TiSiN、TiCN、TiCSiN、WN、CoSiN、WSiN、TaN、TaCN、TaSiN、金(Au)、银(Ag)、铱(Ir)、铂(Pt)、钯(Pd)、钌(Ru)、锆(Zr)、铑(Rh)、镍(Ni)、钴(Co)、铬(Cr)、锡(Sn)、锌(Zn)、铟锡氧化物(ITO)、其合金或其组合。

下部导电线110中的相邻下部导电线之间的空间可以用第一层间绝缘图案120填充。第一层间绝缘图案120可以包括硅氧化物、硅氮化物或其组合。

第一存储器单元MCa可以位于每个下部导电线110与每个第一上部导电线180a之间，第二存储器单元MCb可以位于每个下部导电线110与每个第二上部导电线180b之间。第一存储器单元MCa可以包括接触下部导电线110的第一存储单元Ma、以及位于第一存储单元Ma与第一上部导电线180a之间的第一开关单元Sa。第二存储器单元MCb可以包括接触下部导电线110的第二存储单元Mb、以及位于第二存储单元Mb与第二上部导电线180b之间的第二开关单元Sb。

多个下部绝缘图案130可以位于多个下部导电线110和第一层间绝缘图案120上。每个下部绝缘图案130可以沿第二方向Y延伸。在一些实施方式中，每个下部绝缘图案130的侧表面可以相对于与第一方向X和第二方向Y垂直的第三方向Z倾斜。每个下部绝缘图案130可以包括硅氧化物、硅氮化物或其组合。

多个下部绝缘图案130可以包括交替布置的多个第一下部绝缘图案130a和多个第二下部绝缘图案130b。每个第一下部绝缘图案130a和每个第二下部绝缘图案130b可以在第一方向X上彼此间隔开。多个第一下部绝缘图案130a可以在第一方向X和第二方向Y上彼此间隔开。多个第二下部绝缘图案130b可以在第一方向X和第二方向Y上彼此间隔开。

填充绝缘图案150可以位于每个第一下部绝缘图案130a与每个第二下部绝缘图案130b之间。第一存储单元Ma可以位于填充绝缘图案150与第一下部绝缘图案130a之间，第二存储单元Mb可以位于填充绝缘图案150与第二下部绝缘图案130b之间。填充绝缘图案150可以包括硅氧化物、硅氮化物或其组合。

第二层间绝缘图案140可以位于在第二方向Y上彼此间隔开的多个第一下部绝缘图案130a以及在第二方向Y上彼此间隔开的多个第二下部绝缘图案130b之间。第二层间绝缘图案140可以包括硅氧化物、硅氮化物或其组合。

第一存储单元Ma可以接触第一下部绝缘图案130a和填充绝缘图案150，第二存储单元Mb可以接触第二下部绝缘图案130b和填充绝缘图案150。第一存储单元Ma可以包括下部电极BE、第一存储图案160a和第一下部居间电极LIEa。第二存储单元Mb可以包括下部电极BE、第二存储图案160b和第二下部居间电极LIEb。

下部电极BE可以由第一存储单元Ma和第二存储单元Mb共用。下部电极BE可以包括接触下部导电线110的第一部分、接触第一下部绝缘图案130a的第二部分和接触第二下部绝缘图案130b的第三部分。下部电极BE的第一部分可以位于下部导电线110与填充绝缘图案150之间。下部电极BE的第二部分可以位于第一下部绝缘图案130a与填充绝缘图案150之间。下部电极BE的第三部分可以位于第二下部绝缘图案130b与填充绝缘图案150之间。在一些实施方式中，下部电极BE的第二部分和第三部分可以相对于第三方向Z倾斜。

下部电极BE可以包括金属、金属氮化物、碳基导电材料或其组合。例如，下部电极BE可以包括TiN、TiSiN、TiAlN、TaSiN、TaAlN、TaN、WSi、WN、TiW、MoN、NbN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoAlN、TiAl、TiON、TiAlON、WON、TaON、C、SiC、SiCN、CN、TiCN、TaCN或其组合。

间隔物SP可以位于下部电极BE与填充绝缘图案150之间。间隔物SP可以位于下部电极BE上，并且可以沿着下部电极BE延伸。间隔物SP可以包括硅氮化物、硅氧化物或其组合。

第一存储图案160a可以位于下部电极BE的一端和间隔物SP的一端上，并且可以在第一下部绝缘图案130a的侧壁上延伸。第一存储图案160a可以位于第一下部绝缘图案130a与填充绝缘图案150之间。第二存储图案160b可以位于下部电极BE的另一端和间隔物SP的另一端上，并且可以在第二下部绝缘图案130b的侧壁上延伸。第二存储图案160b可以位于第二下部绝缘图案130b与填充绝缘图案150之间。在一些实施方式中，第一存储图案160a和第二存储图案160b可以相对于第三方向Z倾斜。

第一存储图案160a和第二存储图案160b的每个可以包括相变材料。在一些实施方式中，第一存储图案160a和第二存储图案160b可以包括诸如Ge-Sb-Te(GST)的硫族化物材料。

第一下部居间电极LIEa可以位于第一存储图案160a上，并且可以在第一下部绝缘图案130a的侧壁上延伸。第一下部居间电极LIEa可以位于第一下部绝缘图案130a与填充绝缘图案150之间。第二下部居间电极LIEb可以位于第二存储图案160b上，并且可以在第二下部绝缘图案130b的侧壁上延伸。第二下部居间电极LIEb可以位于第二下部绝缘图案130b与填充绝缘图案150之间。在一些实施方式中，第一下部居间电极LIEa和第二下部居间电极LIEb可以相对于第三方向Z倾斜。

第一下部居间电极LIEa和第二下部居间电极LIEb的每个可以包括金属、金属氮化物、碳基导电材料或其组合。例如，第一下部居间电极LIEa和第二下部居间电极LIEb的每个可以包括TiN、TiSiN、TiAlN、TaSiN、TaAlN、TaN、WSi、WN、TiW、MoN、NbN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoAlN、TiAl、TiON、TiAlON、WON、TaON、C、SiC、SiCN、CN、TiCN、TaCN或其组合。

第一开关单元Sa可以包括顺序堆叠的第一上部居间电极UIEa、第一开关图案170a和第一上部电极TEa。第二开关单元Sb可以包括顺序堆叠的第二上部居间电极UIEb、第二开关图案170b和第二上部电极TEb。

第一开关单元Sa和第二开关单元Sb可以被上部绝缘图案190围绕。然而，第一开关单元Sa的至少一部分和第二开关单元Sb的至少一部分可以从上部绝缘图案190突出。上部绝缘图案190可以包括硅氮化物、硅氧化物或其组合。

第一上部居间电极UIEa可以位于第一下部居间电极LIEa上，第二上部居间电极UIEb可以位于第二下部居间电极LIEb上。第一上部居间电极UIEa和第二上部居间电极UIEb的每个可以包括金属、金属氮化物、碳基导电材料或其组合。例如，第一上部居间电极UIEa和第二上部居间电极UIEb的每个可以包括TiN、TiSiN、TiAlN、TaSiN、TaAlN、TaN、WSi、WN、TiW、MoN、NbN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoAlN、TiAl、TiON、TiAlON、WON、TaON、C、SiC、SiCN、CN、TiCN、TaCN或其组合。第一上部居间电极UIEa和第二上部居间电极UIEb可以包括与第一下部居间电极LIEa和第二下部居间电极LIEb的材料不同的材料。例如，第一下部居间电极LIEa和第二下部居间电极LIEb的每个可以包括金属氮化物，并且第一上部居间电极UIEa和第二上部居间电极UIEb的每个可以包括碳基导电材料。

第一开关图案170a可以位于第一上部居间电极UIEa上，第二开关图案170b可以位于第二上部居间电极UIEb上。第一开关图案170a和第二开关图案170b的每个可以包括硫族化物开关材料。例如，第一开关图案170a和第二开关图案170b的每个可以包括双向阈值开关(OTS)材料。

第一上部电极TEa可以位于第一开关图案170a上，第二上部电极TEb可以位于第二开关图案170b上。第一上部电极TEa可以包括由上部绝缘图案190围绕的掩埋部分TEa1和从上部绝缘图案190突出的突出部分TEa2。第二上部电极TEb可以包括由上部绝缘图案190围绕的掩埋部分TEb1和从上部绝缘图案190突出的突出部分TEb2。

因为第一上部电极TEa包括突出部分TEa2，所以第一上部导电线180a不仅可以接触第一上部电极TEa的突出部分TEa2的顶表面，而且可以接触第一上部电极TEa的突出部分TEa2的在第二方向Y上彼此间隔开的一对侧表面。因为第二上部电极TEb包括突出部分TEb2，所以第二上部导电线180b不仅可以接触第二上部电极TEb的突出部分TEb2的顶表面，而且可以接触第二上部电极TEb的突出部分TEb2的在第二方向Y上彼此间隔开的一对侧表面。因此，第一上部电极TEa与第一上部导电线180a之间的接触面积以及第二上部电极TEb与第二上部导电线180b之间的接触面积可以增大，并且第一上部电极TEa与第一上部导电线180a之间的接触电阻以及第二上部电极TEb与第二上部导电线180b之间的接触电阻可以减小。

第一上部电极TEa和第二上部电极TEb的每个可以包括金属、金属氮化物、碳基导电材料或其组合。例如，第一上部电极TEa和第二上部电极TEb的每个可以包括TiN、TiSiN、TiAlN、TaSiN、TaAlN、TaN、WSi、WN、TiW、MoN、NbN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoAlN、TiAl、TiON、TiAlON、WON、TaON、C、SiC、SiCN、CN、TiCN、TaCN或其组合。

图3是根据一些实施方式的存储器件100b的剖视图。下面将聚焦于图2A和2B的存储器件100a与图3的存储器件100b之间的不同之处。

参照图3，第一上部导电线180a在第一方向X上的宽度Wa可以大于第一上部电极TEa的突出部分TEa2在第一方向X上的宽度Wa2。第二上部导电线180b在第一方向X上的宽度Wb可以大于第二上部电极TEb的突出部分TEb2在第一方向X上的宽度Wb2。因此，第一上部导电线180a可以进一步接触第一上部电极TEa的突出部分TEa2在第一方向X上彼此间隔开的另一对侧表面，第二上部导电线180b可以进一步接触第二上部电极TEb的突出部分TEb2在第一方向X上彼此间隔开的另一对侧表面。因此，第一上部导电线180a与第一上部电极TEa之间的接触面积以及第二上部导电线180b与第二上部电极TEb之间的接触面积可以增大，并且第一上部导电线180a与第一上部电极TEa之间的接触电阻以及第二上部导电线180b与第二上部电极TEb之间的接触电阻可以减小。

图4A是根据一些实施方式的存储器件100c的剖视图。图4B是沿图4A的线II-II'截取的剖视图。下面将聚焦于图3的存储器件100b与图4A和4B的存储器件100c之间的不同之处。

参照图4A和4B，第一上部电极TEa的突出部分TEa2在第一方向X上的宽度Wa2可以小于第一上部电极TEa的掩埋部分TEa1在第一方向X上的宽度Wa1。在第一方向X上，第二上部电极TEb的突出部分TEb2的宽度Wb2可以小于第二上部电极TEb的掩埋部分TEb1的宽度Wb1。

第二上部电极TEb的突出部分TEb2在第二方向Y上的宽度Wb4可以小于第二上部电极TEb的掩埋部分TEb1在第二方向Y上的宽度Wb3。虽然未示出，但是第一上部电极TEa的突出部分TEa2在第二方向Y上的宽度可以小于第一上部电极TEa的掩埋部分TEa1在第二方向Y上的宽度。

图5A是根据一些实施方式的存储器件100d的剖视图。图5B是沿图5A的线III-III'截取的剖视图。下面将聚焦于图2A和2B的存储器件100a与图5A和5B的存储器件100d之间的不同之处。

参照图5A和5B，第一上部电极TEa的突出部分TEa2在第一方向X上的宽度Wa2可以朝向第一上部电极TEa的掩埋部分TEa1增加。第二上部电极TEb的突出部分TEb2在第一方向X上的宽度Wb2可以朝向第二上部电极TEb的掩埋部分TEb1增加。

第二上部电极TEb的突出部分TEb2在第二方向Y上的宽度Wb4可以朝向第二上部电极TEb的掩埋部分TEb1增加。虽然未示出，但是第一上部电极TEa的突出部分TEa2在第二方向Y上的宽度可以朝向第一上部电极TEa的掩埋部分TEa1增加。

图6A是根据一些实施方式的存储器件100e的剖视图。图6B是示出图6A的区域R1的放大图。图6C是示出图6A的区域R2的放大图。下面将聚焦于图2A和2B的存储器件100a与图6A至6C的存储器件100e之间的不同之处。

参照图6A至6C，第一存储单元Ma的至少一部分可以从第一下部绝缘图案130a和填充绝缘图案150突出，第二存储单元Mb的至少一部分可以从第二下部绝缘图案130b和填充绝缘图案150突出。第一下部居间电极LIEa可以包括位于第一下部绝缘图案130a与填充绝缘图案150之间的掩埋部分LIEa1、以及从第一下部绝缘图案130a和填充绝缘图案150突出的突出部分LIEa2。第二下部居间电极LIEb可以包括位于第二下部绝缘图案130b与填充绝缘图案150之间的掩埋部分LIEb1、以及从第二下部绝缘图案130b和填充绝缘图案150突出的突出部分LIEb2。第一下部居间电极LIEa的突出部分LIEa2可以由第一上部居间电极UIEa围绕。第二下部居间电极LIEb的突出部分LIEb2可以由第二上部居间电极UIEb围绕。

因为第一下部居间电极LIEa包括突出部分LIEa2，并且第二下部居间电极LIEb包括突出部分LIEb2，所以第一下部居间电极LIEa与第一上部居间电极UIEa之间的接触面积以及第二下部居间电极LIEb与第二上部居间电极UIEb之间的接触面积可以增大。因此，第一下部居间电极LIEa与第一上部居间电极UIEa之间的接触电阻以及第二下部居间电极LIEb与第二上部居间电极UIEb之间的接触电阻可以减小。

第一下部居间电极LIEa的突出部分LIEa2在第一方向X上的宽度Wa6和第一下部居间电极LIEa的掩埋部分LIEa1在第一方向X上的宽度Wa7可以小于第一上部居间电极UIEa在第一方向X上的宽度Wa5。第二下部居间电极LIEb的突出部分LIEb2在第一方向X上的宽度Wb6和第二下部居间电极LIEb的掩埋部分LIEb1在第一方向X上的宽度Wb7可以小于第二上部居间电极UIEb在第一方向X上的宽度Wb5。

在一些实施方式中，第一上部电极TEa和第二上部电极TEb可以不从上部绝缘图案190突出。然而，在一些实施方式中，与图6A中不同，第一上部电极TEa的至少一部分和第二上部电极TEb的至少一部分可以从上部绝缘图案190突出。

在一些实施方式中，第一下部居间电极LIEa的掩埋部分LIEa1和突出部分LIEa2可以相对于第三方向Z倾斜。在一些实施方式中，第二下部居间电极LIEb的掩埋部分LIEb1和突出部分LIEb2可以相对于第三方向Z倾斜。

图7A和7B是根据一些实施方式的存储器件100f的放大图。下面将聚焦于图6A至6C的存储器件100e与图7A和7B的存储器件100f之间的不同之处。

参照图7A和7B，第一下部居间电极LIEa的突出部分LIEa2在第一方向X上的宽度Wa6可以小于第一下部居间电极LIEa的掩埋部分LIEa1在第一方向X上的宽度Wa7。第二下部居间电极LIEb的突出部分LIEb2在第一方向X上的宽度Wb6可以小于第二下部居间电极LIEb的掩埋部分LIEb1在第一方向X上的宽度Wb7。

图8A和8B是根据一些实施方式的存储器件100g的放大图。下面将聚焦于图6A至6C的存储器件100e与图8A和8B的存储器件100g之间的不同之处。

参照图8A和8B，第一下部居间电极LIEa的突出部分LIEa2在第一方向X上的宽度Wa6可以朝向第一下部居间电极LIEa的掩埋部分LIEa1增加。第二下部居间电极LIEb的突出部分LIEb2在第一方向X上的宽度Wb6可以朝向第二下部居间电极LIEb的掩埋部分LIEb1增加。

图9A至9H是用于描述根据一些实施方式的制造半导体器件的方法的剖视图。

参照图9A，多个下部导电线110和第一层间绝缘图案120(参见图9C)形成在衬底(未示出)上。沿第二方向Y延伸的多个下部绝缘图案130可以形成在多个下部导电线110和第一层间绝缘图案120(参见图9C)上。

参照图9B，下部电极BE、间隔物SP和填充绝缘图案150形成在多个下部导电线110、第一层间绝缘图案120(参见图9C)和多个下部绝缘图案130上。例如，在下部电极层(未示出)、间隔物层(未示出)和填充绝缘层(未示出)顺序地形成在下部绝缘图案130上之后，可以执行化学机械抛光(CMP)工艺或回蚀刻工艺。

参照图9C，沿第一方向X延伸并与下部绝缘图案130和填充绝缘图案150(参见图9B)交叉的第二层间绝缘图案140被形成。

参照图9D，填充绝缘图案150与第一下部绝缘图案130a之间的第一空间H1以及填充绝缘图案150与第二下部绝缘图案130b之间的第二空间H2通过蚀刻间隔物SP的上部和下部电极BE的上部而被形成。

参照图9E，第一存储图案160a形成在填充绝缘图案150与第一下部绝缘图案130a之间的第一空间H1中，并且第二存储图案160b形成在填充绝缘图案150与第二下部绝缘图案130b之间的第二空间H2中。例如，存储层(未示出)可以形成在第一空间H1和第二空间H2中，并且存储层的一部分可以通过使用蚀刻被去除。

参照图9F，第一下部居间电极LIEa形成在第一存储图案160a上，并且第二下部居间电极LIEb形成在第二存储图案160b上。例如，下部居间电极层(未示出)可以形成在第一存储图案160a和第二存储图案160b上，并且下部居间电极层可以通过使用CMP工艺被抛光，或者可以通过使用回蚀刻工艺被蚀刻直到暴露第一下部绝缘图案130a、第二下部绝缘图案130b和填充绝缘图案150。因此，第一存储单元Ma和第二存储单元Mb可以被形成。

参照图9G，第一开关单元Sa可以形成在第一存储单元Ma上，并且第二开关单元Sb可以形成在第二存储单元Ma上。例如，上部居间电极层(未示出)、开关层(未示出)和上部电极层(未示出)可以顺序地形成在第一存储单元Ma、第二存储单元Mb、第一下部绝缘图案130a、第二下部绝缘图案130b和填充绝缘图案150上，并且第一上部居间电极UIEa、第一开关图案170a、第一上部电极TEa、第二上部居间电极UIEb、第二开关图案170b和第二上部电极TEb可以通过在第一方向X和第二方向Y上图案化上部居间电极层、开关层和上部电极层而被形成。

参照图9H和图2A至3，上部绝缘层190L可以形成在第一开关单元Sa和第二开关单元Sb上。上部绝缘层190L可以通过使用CMP工艺被抛光，或者可以通过使用回蚀刻工艺被蚀刻，使得第一上部电极TEa的突出部分TEa2和第二上部电极TEb的突出部分TEb2从上部绝缘图案190突出。因此，上部绝缘图案190可以被形成。接着，第一上部导电线180a可以形成在第一上部电极TEa上，并且第二上部导电线180b可以形成在第二上部电极TEb上。因此，可以完成图2A和2B的存储器件100a或者图3的存储器件100b。

参照图9H和图4A至5B，当第一上部电极TEa的突出部分TEa2的一部分和第二上部电极TEb的突出部分TEb2的一部分在上部绝缘层190L的抛光或蚀刻期间被抛光或蚀刻时，可以制造图4A和4B的存储器件100c或者图5A和5B的存储器件100d。

图10A至10D是用于描述根据一些实施方式的制造半导体器件的方法的剖视图。

参照图10A，在执行图9A至9E的工艺之后，可以执行图10A的工艺。下部居间电极层LIE可以形成在第一存储图案160a和第二存储图案160b上。

参照图10A和10B，下部居间电极层LIE可以被抛光或蚀刻。通过抛光或蚀刻，不仅可以抛光或蚀刻下部居间电极层LIE，而且可以抛光或蚀刻第一下部绝缘图案130a的上部、第二下部绝缘图案130b的上部和填充绝缘图案150的上部。因此，第一下部居间电极LIEa的突出部分LIEa2和第二下部居间电极LIEb的突出部分LIEb2可以突出。

参照图10C，第一开关单元Sa可以形成在第一存储单元Ma上，并且第二开关单元Sb可以形成在第二存储单元Mb上。详细说明与参照图9G所进行的说明相同。

参照图10D，围绕第一开关单元Sa和第二开关单元Sb的上部绝缘图案190可以被形成。

参照图6A，第一上部导电线180a可以形成在第一开关单元Sa上，并且第二上部导电线180b可以形成在第二开关单元Sb上。因此，可以完成图6A的存储器件100e。

在图10B的步骤中，当第一下部绝缘图案130a的上部、第二下部绝缘图案130b的上部和填充绝缘图案150的上部被抛光或蚀刻时，第一下部居间电极LIEa的突出部分LIEa2的一部分和第二下部居间电极LIEb的突出部分LIEb2的一部分也可以被抛光或蚀刻。在这种情况下，可以制造图7A和7B的存储器件100f或者图8A和8B的存储器件100g。

虽然已经通过使用特定术语参照本发明构思的实施方式具体显示并描述了本发明构思，但是这些实施方式应仅在描述性的意义上被考虑而不是为了限制的目的。因此，本发明构思的范围不是由本发明构思的详细描述限定，而是由所附权利要求限定，并且该范围内的所有不同之处将被解释为包括在本发明构思中。

本申请要求享有2018年9月3日在韩国知识产权局提交的韩国专利申请第10-2018-0104476号的权益，其公开通过引用全文在此合并。