阅读说明：本技术 数字模拟转换器 (Digital-to-analog converter ) 是由 尼森伊根 于 2019-08-22 设计创作，主要内容包括：本发明提供一种数字模拟转换器,包括：第一开关和第二开关；电流源,配置为基于第一信号并通过第一开关将电流推向第一输出节点或从所述第一输出节点拉电流,基于第二信号并通过第二开关将电流推向第二输出节点或从所述第二输出节点拉电流；和开关驱动器,配置为接收数据信号和时钟信号,所述开关驱动器包括第一锁存器、第二锁存器和正反馈电路,其中所述第二锁存器包括用于输出所述第一信号的第一节点和用于输出所述第二信号的第二节点；其中所述第一锁存器包括用于输出第三信号的第三节点和用于输出第四信号的第四节点,所述正反馈电路配置为连接在所述第三节点和所述第四节点之间。可解决导致存储器效应及引入失真的浮动节点问题,及改善了开关驱动器的数据独立性。(The present invention provides a digital-to-analog converter, comprising: a first switch and a second switch; a current source configured to push current to or pull current from a first output node through a first switch based on a first signal and to push current to or pull current from a second output node through a second switch based on a second signal; and a switch driver configured to receive a data signal and a clock signal, the switch driver comprising a first latch, a second latch, and a positive feedback circuit, wherein the second latch comprises a first node for outputting the first signal and a second node for outputting the second signal; wherein the first latch includes a third node for outputting a third signal and a fourth node for outputting a fourth signal, the positive feedback circuit being configured to be connected between the third node and the fourth node. The floating node problem that causes memory effects and introduces distortion can be solved and the data independence of the switch driver is improved.)

数字模拟转换器

技术领域

本发明一般涉及数字模拟转换技术领域，并且更具体地，涉及数字模拟转换器。

背景技术

数字模拟转换器(Digital-to-Analog，DAC)用于将数字信号转换为模拟信号。例如，可以采用DAC来基于数字值流生成电压波形。DAC通常提供输出电压，其幅度对应于接收的数字值的幅度。特别地，DAC的输出电压可以与接收的数字值的大小成比例。

模拟-数字转换器(Analog-to-Digital，ADC)广泛用于各种电子装置和系统，例如移动电话，音频装置，图像捕获装置，视频装置，通信系统，传感器和测量装置，以及雷达系统等。典型的ADC是配置为接收模拟信号的电子电路，该模拟信号通常是时变信号，以离散的时间间隔重复地对模拟信号进行采样，并且为每个采样时间间隔输出表示采样间隔期间模拟信号的值的数字信号(例如，位(bit)序列或数字字)。因为ADC的输出是N位序列，所以模拟信号被离散化为M＝2N的整数值。数字N被称为ADC的位分辨率。例如，如果单端ADC是8位器件，则输入信号可以离散为2N＝256个值(0，1，2，3...255)。

反馈DAC用于Δ-Σ(delta-sigma)ADC。在Δ调制中，模拟信号的变化被编码，产生脉冲流。在Δ-Σ调制中，通过反馈DAC传递数字输出并将得到的模拟信号添加到输入信号来改善调制的精度，从而减少由Δ调制引入的误差。

发明内容

本发明提供一种数字模拟转换器，包括：第一开关和第二开关；电流源，配置为基于第一信号并通过第一开关将电流推向第一输出节点或从所述第一输出节点拉电流，基于第二信号并通过第二开关将电流推向第二输出节点或从所述第二输出节点拉电流；和开关驱动器，配置为接收数据信号和时钟信号，所述开关驱动器包括第一锁存器、第二锁存器和正反馈电路，其中所述第二锁存器包括用于输出所述第一信号的第一节点和用于输出所述第二信号的第二节点；其中所述第一锁存器包括用于输出第三信号的第三节点和用于输出第四信号的第四节点，所述正反馈电路配置为连接在所述第三节点和所述第四节点之间。

本发明提供另一种数字模拟转换器包括：第一开关和第二开关；电流源，配置为基于第一信号并通过第一开关将电流推向第一输出节点或从所述第一输出节点拉电流，基于第二信号并通过第二开关将电流推向第二输出节点或从所述第二输出节点拉电流；和开关驱动器，配置为接收数据信号和时钟信号，所述开关驱动器包括锁存器和正反馈电路，所述锁存器包括用于输出所述第一信号的第一节点和用于输出所述第二信号的第二节点，所述正反馈电路配置为连接在所述第一输出节点和所述第二输出节点之间。

本发明实施例的开关驱动器可以包括正反馈电路，其解决导致存储器效应及引入失真的浮动节点问题，并且通过迫使开关驱动器的锁存器做出快速决定(例如，在100ps内)来实现低延时，此外正反馈电路改善了开关驱动器的数据独立性。

本发明提供另一种数字模拟转换器，包括：第一电流源，配置为将电流推向第一输出节点和第二输出节点；第二电流源，配置为从所述第一输出节点和所述第二输出节点拉电流；和多个开关支路，配置为由时钟信号的第一类型边沿触发，将所述第一电流源的电流推向所述第一输出节点并从所述第二输出节点拉电流至所述第二电流源，并且由所述时钟信号的随后的第二类型边沿触发，将所述第一电流源的电流推向所述第二输出节点，并从所述第一输出节点拉电流至所述第二电流源。本发明实施例在时钟信号的边沿触发将电流推向输出节点或从输出节点拉电流，降低了噪声。

以上是概要，因此必然包含细节的简化，概括和省略；因此，本领域技术人员将理解，该概述仅是说明性的，并不旨在以任何方式进行限制。仅由权利要求限定的本发明的其他方面，发明特征和优点将在下面阐述的非限制性详细描述中变得显而易见。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1描绘了Δ-Σ模拟数字转换器(ADC)系统100的示例。

图2描绘了根据一些实施例的DAC 200的简化框图。

图3A描绘了示例性双位阶开关驱动器300。

图3B描绘了示例性正反馈电路306。

图4A描绘了示例性三位阶(tri-level)开关驱动器400。

图4B描绘了示例性正反馈电路406。

图4C中示出开关驱动器400的一部分。

图5描绘了能够使用更高奈奎斯特区的示例性双位阶输出开关电路500。

图6描绘了能够使用更高奈奎斯特区的示例性三位阶输出开关电路600。

具体实施方式

在说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”及“包括”为一开放式的用语，故应解释成“包含但不限定于”。“大体上”是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，大致达到所述技术效果。此外，“耦接”一词在此包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表所述第一装置可直接电性连接于所述第二装置，或通过其它装置或连接手段间接地电性连接至所述第二装置。以下所述为实施本发明的较佳方式，目的在于说明本发明的精神而非用以限定本发明的保护范围，本发明的保护范围当视后附的权利要求所界定者为准。

接下面的描述为本发明预期的最优实施例。这些描述用于阐述本发明的大致原则而不应用于限制本发明。本发明的保护范围应在参考本发明的权利要求的基础上进行认定。

这里描述的是用于在高频(例如，至少1GHz或2GHz或7GHz或9GHz)下将数字信号转换为模拟信号的装置和方法。发明人已经认识并理解，在高频下工作的数字模拟转换器(DAC)遭受例如由代码相关的毛刺引起的更高失真以及更高的功耗，其可能随时钟频率线性增加。发明人已经认识并理解了使DAC能够以高频率工作的装置和方法，其具有线性输出，低失真，低功耗和输入数据独立性。

在一些实施例中，DAC可以操作于电流导引模式，该电流导引模式配置为将由DAC接收的数字信号转换为电流，该电流是数字输入信号的模拟表示。在一些实施例中，DAC可以以双极(bi-polar)四路(quad)或十六路(hex)切换方案操作，其配置为由时钟信号的每个边沿触发，并根据DAC接收的数字信号将电流推向(push)正输出节点并从负输出节点拉(pull)电流，或者将电流推向负输出节点并从正输出节点拉电流。在一些实施例中，由DAC接收的数字信号可以被译码成多种格式，包括例如双位阶(dual-level)格式和三位阶(tri-level)格式。在一些实施例中，当所接收的数字信号被译码为双位阶格式时，DAC可以配置为由时钟信号的边沿触发，将电流从正输出节点导向负输出节点或从负输出节点导向正输出节点。在一些实施例中，当接收的数字信号被译码为三位阶格式时，DAC可以配置为由时钟信号的边沿触发，将电流导向正输出节点或负输出节点，或舍弃(dump)电流到舍弃节点(dump node)，该舍弃节点可以由放大器驱动。

在一些实施例中，DAC可以包括开关驱动器和由开关驱动器驱动的输出开关。在一些实施例中，开关驱动器可以包括正反馈电路，其解决导致存储器效应及引入失真的浮动节点问题，并且通过迫使开关驱动器的锁存器做出快速决定(例如，在100ps内)来实现低延时。在一些实施例中，当所接收的数字信号被译码为三位阶格式时，开关驱动器可通过将异或门(XOR)集成到开关驱动器的锁存器中来减少延时。在一些实施例中，输出开关可以配置为切换(toggle)每个时钟边沿以获得低噪声并将电流推向DAC输出并从DAC输出中拉电流。在一些实施例中，当接收的数字信号被译码为三位阶格式时，附加的输出开关可以配置为将电流舍弃到舍弃节点，这降低了噪声。

一个或多个DAC可以用在系统中，用于将数字信号转换成模拟信号。图1描绘了这种系统100的示例。在所示示例中，系统100是Δ-Σ模拟数字转换器(ADC)。Δ-ΣADC100可以配置为在输入端101处接收模拟信号并在输出节点150处输出数字脉冲流。在一些实现中，Δ-ΣADC100可以作为连续时间ADC操作。Δ-ΣADC100可以包括求和节点110，积分器120，比较器130和具有DAC 200的反馈回路。来自比较器130(比较收积分器120的输出及参考电压Vref)的输出的一部分通过DAC 200反馈并在DAC 200处从数字信号转换为模拟信号。来自DAC 200的模拟信号被提供给求和节点110并被加到输入信号上。来自比较器130的脉冲流可以被提供给输出节点150并被发送到计数器(未示出)。计数器可以在采样时间间隔期间对脉冲的数量进行计数，以确定与在输入端101处接收的采样的模拟信号电平相对应的数字信号电平。

所示出的示例仅用于指导目的，并不旨在将系统的结构限制于所示的Δ-ΣADC。在一些实施例中，系统可以是直接RF采样Δ-ΣADC，其配置为在没有外部带通滤波器的情况下操作，根据一些实施例，该直接RF采样Δ-ΣADC可以由一个或多个高速DAC激活。

图2描绘了根据一些实施例的DAC 200的简化框图。DAC 200可以包括译码器202，开关驱动器204和输出开关电路206。DAC 200可以配置为接收编码数字信号208，例如，输出节点150处的数字脉冲流(图1)。译码器202可以将编码数字信号208转换为另一种格式的译码信号210，包括例如双位阶格式和三位阶格式。

表I示出了编码输入信号208和双位阶格式的译码信号210之间的示例性关系。在所示的例子中，输入信号是16位温度计编码信号S<15：0>。双位阶译码器将16位温度计编码信号S<15：0>转换成两个16位温度计编码信号P<15：0>和N<15：0>。第一个16位温度计编码信号P<15：0>配置为与16位温度计编码信号S<15：0>相同。第二个16位温度计编码信号N<15：0>配置为第一个16位温度计编码信号P<15：0>的反向版本(inverted version)，它可以反向第一个16位温度计编码信号P<15：0>的每个位并反向反向后的位的序列。可以以任何合适的顺序执行位反向和顺序混编(order shuffling)。

表II示出了编码输入信号208和三位阶格式的译码信号210之间的示例性关系。在所示的示例中，三位阶译码器将16位温度计编码信号S<15：0>转换为三个8位温度计编码信号P<7：0>，N<7：0>和D<7：0>。第一个8位温度计编码信号P<7：0>配置为16位温度计编码信号S<15：0>的高8位。第二个8位温度计编码信号N<7：0>配置为16位温度计编码信号S<15：0>的低8位的反向版本，它可以反向低8位16位温度计编码信号S<15：0>的每个位，并反向反向位的序列。可以以任何合适的顺序执行位反向和顺序混编。第三个8位温度计编码信号D<7：0>配置为N<7：0>和P<0：7>的XOR运算的结果。

应当理解，可以使用任何合适的译码器将编码输入信号208转换成任何合适的格式。译码可以包括逻辑运算，包括例如以任何合适的顺序执行的XOR运算和NOT运算。

表I：根据一些实施例，到DAC译码器的编码输入信号和到开关驱动器的双位阶格式的译码信号之间的示例性关系。

输入信号S<15:0>	P<15:0>	N<15:0>
			1111 1111 1111 1111	1111 1111 1111 1111	0000 0000 0000 0000
0111 1111 1111 1111	0111 1111 1111 1111	0000 0000 0000 0001
			0011 1111 1111 1111	0011 1111 1111 1111	0000 0000 0000 0011
0001 1111 1111 1111	0001 1111 1111 1111	0000 0000 0000 0111
			0000 1111 1111 1111	0000 1111 1111 1111	0000 0000 0000 1111
0000 0111 1111 1111	0000 0111 1111 1111	0000 0000 0001 1111
			0000 0011 1111 1111	0000 0011 1111 1111	0000 0000 0011 1111
0000 0001 1111 1111	0000 0001 1111 1111	0000 0000 0111 1111
			0000 0000 1111 1111	0000 0000 1111 1111	0000 0000 1111 1111
0000 0000 0111 1111	0000 0000 0111 1111	0000 0001 1111 1111
			0000 0000 0011 1111	0000 0000 0011 1111	0000 0011 1111 1111
0000 0000 0001 1111	0000 0000 0001 1111	0000 0111 1111 1111
			0000 0000 0000 1111	0000 0000 0000 1111	0000 1111 1111 1111
0000 0000 0000 0111	0000 0000 0000 0111	0001 1111 1111 1111
			0000 0000 0000 0011	0000 0000 0000 0011	0011 1111 1111 1111
0000 0000 0000 0001	0000 0000 0000 0001	0111 1111 1111 1111
			0000 0000 0000 0000	0000 0000 0000 0000	1111 1111 1111 1111

表II：根据一些实施例，到DAC译码器的编码输入信号和到开关驱动器的三位阶格式的译码信号之间的示例性关系。

再次参考图2，开关驱动器204可以将译码信号210修改为用于输出开关电路206的驱动信号212。在一些实施例中，开关驱动器204可以根据译码信号210格式的将其接收为多个单独部分，例如，表I的P<15：0>和N<15：0>两个单独部分。在一些实施例中，开关驱动器204可以根据译码信号210的格式将其分离。当译码信号210为双位阶格式时，开关驱动器可以将译码信号分离成两个单独的驱动信号，例如表I的P<15：0>和N<15：0>。当译码信号210为三位阶格式，开关驱动器可将译码信号分成三个独立的驱动信号，例如，表II中的P<7：0>，N<7：0>和D<7：0>。在一些实施例中，可以部分地译码由开关驱动器204接收的译码信号210，例如，包括P<7：0>和N<7：0>但不包括D<7：0>。开关驱动器204可以基于P<7：0>和N<7：0>来计算D<7：0>。

在一些实施例中，开关驱动器204可以在不同的时间存储分离的驱动信号，使得驱动信号212根据输出开关电路206的期望输出模式定时输出，所述输出模式包括例如不归零模式(NRZ)，归零模式(RZ)，返回补偿模式(RTC或RFZ或混合模式或RF模式)和多归零模式(MRZ)。在一些实施例中，开关驱动器204可以将分离的驱动信号调节到不同的电压电平，使得输出开关电路的开关以期望的状态操作，例如，PMOS或NMOS晶体管形式的开关在饱和区域操作。

输出开关电路206可以将驱动信号212转换成与编码输入信号208成比例的量化模拟输出。在所示示例中，输出开关电路206将驱动信号212转换成二进制或温度计加权电流Ip和In。输出开关电路206可以配置为基于驱动信号212将电流引导到正输出节点214和负输出节点216。另外或可选地，输出开关电路206可以将驱动信号212转换成二进制或温度计加权电压。

图3A描绘了示例性双位阶开关驱动器300。双位阶开关驱动器300可以包括串联连接的第一锁存器302和第二锁存器304。具有两个锁存器的这种配置可以利用由开关驱动器驱动的DAC的输出开关来创建干净的越区切换。第一锁存器302和第二锁存器304可以使用动态逻辑来增强数据独立性。在一些实施例中，第一锁存器302可以接收时钟信号ck_l1。第二锁存器304可以接收时钟信号ck_l2，其可以是时钟信号ck_l1的延迟版本。例如，时钟信号ck_l2可以是时钟信号ck_l1延迟20ps后的时钟信号。

第一锁存器302可以接收输入数据。在一些实施例中，输入数据可以是信号210，其可以被译码或部分译码。在一些实施例中，输入数据可以是编码输入信号208。第一锁存器302可以包括内部译码器308，其配置为译码输入数据。与第一锁存器302相比，第二锁存器304可以配置为具有反向的极性，使得第二锁存器304可以包括反向器电平移位。在所示示例中，第一锁存器302包括配置为接收输入数据的n型晶体管(例如，NMOS)。第二锁存器304包括p型晶体管(例如，PMOS)，其配置为接收第一锁存器302的输出。

第一锁存器302可包括第一部分302a和第二部分302b。第一部分302a可以接收时钟信号ck_l1。第一部分302a可以配置为分别在输出节点312a和312b处输出一对驱动信号vp_p1和vn_p1。第二部分302b可以配置为基于该对驱动信号vp_p1和vn_p1输出一对驱动信号vp_p2和vn_p2。第二部分302b可以接收时钟信号ckb_l1，其可以是时钟信号ck_l1的反向版本，使得该对驱动信号vp_p2和vn_p2的输出由时钟信号ck_l1的下降沿触发，而该对驱动信号vp_p1和vn_p1的输出由时钟信号ck_l1的上升沿触发。

第一锁存器302可以包括耦合到输出节点312a和312b的正反馈电路306。图3B描绘了示例性正反馈电路306。正反馈电路306可以配置为反向驱动信号vp_p1并将反向信号发送到输出节点312b。例如，当时钟信号ck_l1为低并且p型晶体管M1和M2已开启(turn on)，正反馈电路306可以接收时钟信号ck_l1，使得可以通过将两个输出节点312a和312b拉到电源电压316来复位第一锁存器。在所示的示例中，正反馈电路306在n型晶体管M3的栅极处接收时钟信号ck_l1，使得正反馈电路306在第一锁存器的复位(reset)期间不烧毁电流(burncurrent)。发明人已经认识并理解，正反馈电路306可以在第一锁存器302的决定阶段期间启动，并且鼓励第一锁存器302快速(例如，在100ps内)做出决定。发明人已经认识并理解，正反馈电路306可以解决输出节点312a和312b的浮动节点问题。当第一锁存器没有被复位时，没有正反馈电路306时，输出节点312a和312b中的至少一个将浮动，这引起记忆效应并引入失真。正反馈电路306去除输出节点312a和312b的浮动节点问题。此外，发明人已经认识并理解正反馈电路306改善了开关驱动器300的数据独立性。如果输入数据在时钟信号ck_l1为低时改变，而没有正反馈电路306，则输出将由于亚稳态而转变。正反馈电路306添加正反馈以产生滞后(hysteresis)。

第二锁存器304可包括第一部分304a和第二部分304b。第二锁存器304的第一部分304a可以接收第一锁存器302的第一部分302a的一对驱动信号vp_p1和vn_p1。第二锁存器304的第一部分304a可以配置为延迟该对驱动信号vp_p1和vn_p1一段预定的时间，例如20ps。第二锁存器304的第一部分304a可以接收时钟信号ckb_l2(其为时钟信号ck_l2的反向版本)，第二锁存器304的第一部分304a可反向该对驱动信号vp_p1和vn_p1，并在节点316a和316b处输出反向信号对，其可以通过晶体管M4和M5交叉耦合。第二锁存器304的第一部分304a可以包括反向器电平移位电路314，其可以配置为移位节点316a和316b处输出的反向信号对的电压电平得到驱动信号Von_n1和Vop_n1，使得由该对驱动信号Von_n1和Vop_n1驱动的输出开关在相应的输出开关的阈值电压下在饱和区域中操作。在所示的示例中，反向器电平移位电路314包括分别耦接于输出节点316a和316b的反向器，所述反向器由ndrv电压控制。类似地，第二锁存器304的第二部分304b可以接收时钟信号ckb_l2(其可以是时钟信号ck_l1的延迟版本)，并输出第一锁存器302的第二部分302b的驱动信号对vp_p2和vn_p2的延迟的电平移位版本Von_n2和Vop_n2。

图4A描绘了示例性三位阶(tri-level)开关驱动器400，它的一部分在图4C中示出以展示该部分的输出信号。类似于双位阶开关驱动器300，三位阶开关驱动器400可以包括串联连接的第一锁存器402和第二锁存器404。应当理解，尽管未在所示示例中示出，但是第二锁存器404可以包括额外的晶体管，使得第二锁存器404的输出交叉耦合。

在一些实施例中，第一锁存器402可以接收输入data_p，data_n和data_nb。输入data_p可以对应于表II的P<7：0>，尽管位数可以相同或不同。输入data_n可以对应于表II的N<7：0>，尽管位数可以相同或不同。输入data_nb，可以是输入data_n的反向版本(inverted version)。此外，data_pb可以是输入data_p的反向版本。第一锁存器402可以包括XOR闸408，其可以配置为计算输入data_n和输入data_nb的XOR运算。计算出的驱动信号vd_p1可以对应于表II的D<7：0>，尽管位数可以相同或不同。将XOR闸集成到第一锁存器中的这种配置减少了三位阶开关驱动器400的延时和功耗。

与配置为分别在输出节点312a和312b处输出该对驱动信号vp_p1和vn_p1的双位阶开关驱动器300的第一锁存器302不同，三位阶开关驱动器400的第一锁存器402被配置分别在输出节点412a，412b和412c输出驱动信号vp_p1，vn_p1和vd_p1。应当理解，输出节点312a和312b处的驱动信号对vp_p1和vn_p1可以是双位阶格式，其可以具有表I中所示的P<15：0>和N<15：0>的关系。尽管vp_p1和vn_p1的位数可能取决于相应输入数据的位数。另一方面，输出节点412a，412b和412c处的三个驱动信号vp_p1，vn_p1和vd_p1可以是三位阶格式，其可以具有表II中示出的P<7：0>和N<7：0>和D<7：0>的关系，尽管vp_p1，vn_p1和vd_p1的位数可以取决于相应输入数据的位数。第二锁存器404可包括第一部分404a和第二部分404b。第二锁存器404的第一部分404a可以接收第一锁存器402的第一部分402a的驱动信号vp_p1，vn_p1和vd_p1和时钟信号ck_l2。第二锁存器404的第一部分404a可以包括反向器电平移位电路414，其可以配置为输出驱动信号Vod_n1、Von_n1和Vop_n1。类似地，第二锁存器404的第二部分404b可以接收第一锁存器402的第二部分402b的驱动信号vp_p2，vn_p2和vd_p2和时钟信号ckb_l2(其可以是时钟信号ck_l2的反向版本)，并输出驱动信号Vod_n1、Von_n1和Vop_n1。

开关驱动器400可以包括耦合到输出节点412a，412b和412c的正反馈电路406。图4B描绘了示例性正反馈电路406。正反馈电路406可以配置为计算驱动信号vn_p1和vd_p1的反及(NAND)操作，并将计算后的信号发送到输出节点412a。正反馈电路406可以配置为计算驱动信号vp_p1和vd_p1的NAND操作，并将计算后的信号发送到输出节点412b。正反馈电路406可以配置为计算驱动信号vp_p1和vd_n1的NAND操作，并将计算后的信号发送到输出节点412c。类似于正反馈电路306，正反馈电路406可以接收时钟信号ck_l1，使得可以复位第一锁存器402。

发明人已经认识并理解，与正反馈电路306类似，正反馈电路406可以在第一锁存器402的决定阶段期间启动，并且鼓励第一锁存器402做出快速(例如，在100ps内)的决定。发明人已经认识并理解，正反馈电路406可以解决输出节点412a，412b和412c的浮动节点问题。此外，发明人已经认识到并意识到正反馈电路406改善了开关驱动器400的数据独立性。

发明人已经认识并理解输出开关电路配置使得能够使用除第一奈奎斯特区之外的奈奎斯特区(Nyquist zones)来操作输出开关电路以重建所接收的驱动信号。奈奎斯特区可以定义频率带为采样频率宽的一半(例如，由DAC接收的时钟信号的频率)。第一奈奎斯特区可以从0Hz延伸到采样频率的一半。第二奈奎斯特区可以从采样频率的一半延伸到采样频率，依此类推。

图5描绘了能够使用更高奈奎斯特区的示例性双位阶输出开关电路500。输出开关电路500可以从双位阶开关驱动器接收驱动信号，例如，双位阶开关驱动器300的驱动信号Von_n1，Vop_n1，Von_n2和Vop_n2。双位阶开关驱动器可以是n型开关驱动器。在所示的示例中，输出开关电路500还接收驱动信号Von_p1，Vop_p1，Von_p2和Vop_p2，其可以来自作为p型开关驱动器的另一双位阶开关驱动器。与p型开关驱动器相比，n型开关驱动器可以以反极性构造。输出开关电路500可以配置为基于接收的驱动信号将电流引导到正输出节点514和负输出节点516，并且将接收的驱动信号转换成二进制或温度计加权电流Ip和In。

输出开关电路500可以包括电流源502和504。电流源502可以配置为将电流推向输出节点514和516。电流源504可以配置为从输出节点514和516拉电流。在图示的示例中，电流源502包括耦合到电压源并由栅极信号Vcsp控制的p型晶体管。电流源504包括耦合到参考电压电平(例如，地)并由栅极信号Vcsn控制的n型晶体管。应了解，电流源502和504可具有任何合适的架构。

输出开关电路500可以包括耦合在电流源502和504之间的开关支路S1-S4。每个开关支路可以包括p型晶体管(例如，S1a-S4a)和n型晶体管(例如，S1b-S4b)串联连接。在所示示例中，支路S1和S2配置为由时钟信号ck_l1的上升沿506触发。支路S1配置为基于驱动信号Von_p1和Von_n1将电流推向输出节点516或从输出节点516拉电流。支路S2配置为基于驱动信号Vop_p1和Vop_n1将电流推向输出节点514或从输出节点514拉电流。支路S3和S4配置为由时钟信号ck_l1的下降沿508触发。支路S3配置为基于驱动信号Vop_p2和Vop_n2将电流推向输出节点514或从输出端514拉电流。支路S4配置为基于驱动信号Von_p2和Von_n2将电流推向输出节点516或从输出节点516拉电流。开关支路S1-S4可以配置为由时钟信号ck_l1的上升沿触发，且依据驱动信号Vop_p1，Vop_n1，Von_p1，Von_n1将电流源502的电流推向输出节点514和516中的一个，并且从另一个拉电流至电流源504。开关支路S1-S4可以配置为由时钟信号ck_l1的后续下降沿触发，且依据驱动信号Vop_p2，Vop_n2，Von_p2，Von_n2将电流源502的电流推向输出节点514和516中的另一个，从另一个拉电流至电流源504。在所示示例中，由上升沿506触发，电流源502通过开关S2a将电流推向输出节点514，并且电流源504通过开关S1b从输出节点516拉电流。由紧接在上升沿506之后的下降沿508触发，电流源502通过开关S4a将电流推向输出节点516，并且电流源504通过开关S3b从输出节点514拉电流。需要说明的是，在本实施例中，输出开关电路500双位阶开关驱动器300接收来自第二锁存器304的驱动信号Vop_p1，Vop_n1，Von_p1，Von_n1用于驱动相应开关。但在其他实施例中，输出开关电路500还可从双位阶开关驱动器300的第一锁存器302接收驱动信号vp_p1,vn_p1,vp_p2和vn_p2用于驱动相应开关。

图6描绘了能够使用更高奈奎斯特区的示例性三位阶输出开关电路600。输出开关电路600可以从三位阶开关驱动器接收驱动信号，例如，三位阶开关驱动器400的驱动信号Vod_n1，Von_n1，Vop_n1，Vod_n2，Von_n2和Vod_n2。三位阶开关驱动器可以是一个n型开关驱动器。在所示的示例中，输出开关电路600还接收驱动信号Vod_p1，Von_p1，Vop_p1，Vod_p2，Von_p2和Vod_p2，其可以来自作为p型开关驱动器的另一个三位阶开关驱动器。输出开关电路600可以配置为基于接收的驱动信号将电流引导到正输出节点614和负输出节点616，并且将接收的驱动信号转换成二进制或温度计加权电流Ip和In。

输出开关电路600可以包括电流源602和604。电流源602可以配置为将电流推向输出节点614和616。电流源604可以配置为从输出节点614和616拉电流。在图示的示例中，电流源602包括耦合到电压源包括由栅极信号Vcsp和Vcasp控制的p型晶体管。电流源604包括耦合到参考电压电平(例如，地)并由栅极信号Vcsn和Vcasn控制的n型晶体管。应了解，电流源602和604可具有任何合适的架构。输出开关电路600可以包括耦合在电流源602和604之间的开关支路S61-S64。开关支路S61-S64中的两个开关支路，例如，支路S61和S62(包括晶体管S61a，S61b，S62a，S62b)可以配置为由时钟信号的上升沿触发，推向电流到输出节点614和616中的一个输出，并且从输出节点614和616中的另一个拉电流。开关支路S61-S64中的另外两个开关支路，例如，支路S63和S64(包括晶体管S63a，S63b，S63a，S63b)可以配置为由时钟信号的下降沿触发，推向电流到输出节点614和616中的一个，并从输出节点614和616中的另一个拉电流。

输出开关电路600可以包括另外的开关支路S65和S66(包括晶体管S65a，S65b，S66a，S66b)。开关支路S65可以配置为由时钟信号的上升沿触发，当开关支路S61和S62基于相应的驱动信号(例如，Von_p1和Vop_p1为低)将电流推向输出节点614和616时，将电流舍弃到舍弃节点618。开关支路S66可以配置为由时钟信号的下降沿触发，当开关支路S63和S64基于相应的驱动信号(例如，Vop_p2和Von_p2为低)将电流推到输出端614和616时，将电流舍弃到舍弃节点620。舍弃节点可以是不用作DAC输出的备用节点。舍弃节点可以由放大器驱动，以便定义其电压。需要说明的是，在本实施例中，输出开关电路600从三位阶开关驱动器400接收来自第二锁存器404的驱动信号Vod_n1，Von_n1，Vop_n1，Vod_n2，Von_n2和Vod_n2用于驱动相应开关。但在其他实施例中，输出开关电路600还可从三位阶开关驱动器400的第一锁存器402接收驱动信号vp_p1，vn_p1，vd_p1，vp_p2，vn_p2和vd_p2用于驱动相应开关。

本文描述的装置和技术的各个方面可以单独地使用，组合地使用，或者以未在前面的描述中描述的实施例中具体讨论的各种安排中使用，因此不限于将它们的应用限定为前述的组件和布置的细节或在附图中示出的细节。例如，在一个实施例中描述的方面可以以任何方式与其他实施例描述的方面组合。

在一些实施例中，术语“大约”，“大致”和“大致上”可以用于表示小于目标值的±10％的范围且可以包括目标值。例如：小于目标值±5％，小于目标值的±1％。

在权利要求中使用诸如“第一”，“第二”，“第三”等的序数术语来修饰权利要求要素，并不意味任何优先权或顺序，但仅用作标签以将具有特定名称的一个权利要求元素与具有相同名称的另一个元素权利要求区分。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。