阅读说明：本技术 一种时钟频率检测电路 (Clock frequency detection circuit ) 是由 吴延科 舒海军 赵贵勇 孟得光 于 2019-11-11 设计创作，主要内容包括：本发明公开了一种时钟频率检测电路。首先,待测时钟通过分频单元1,分频后经过同步单元同步到高频单元分频后的时钟域；其次,经过上升沿产生单元得到脉冲信号；然后,将高频时钟单元产生的高频时钟经过分频单元2得到标尺时钟,经过标尺计数单元计数,储存到计数值存储单元；最后计数值单元存储的标尺计数值分别与期望值对比,分别将结果输出。利用本发明,解决模拟电路检测时钟电路复杂,可配置性低、不灵活的缺点。(The invention discloses a clock frequency detection circuit. Firstly, a clock to be tested passes through a frequency division unit 1, and is synchronized to a clock domain subjected to frequency division by a high-frequency unit through a synchronization unit after frequency division; secondly, obtaining a pulse signal through a rising edge generating unit; then, the high-frequency clock generated by the high-frequency clock unit passes through the frequency division unit 2 to obtain a scale clock, and the scale clock is counted by the scale counting unit and stored in the counting value storage unit; and finally, comparing the scale count values stored in the count value unit with expected values respectively, and outputting the results respectively. The invention solves the defects of complex detection clock circuit, low configurability and inflexibility of the analog circuit.)

一种时钟频率检测电路

技术领域

本发明涉及芯片检测,监视和自我调节技术领域，特别涉及一种时钟频率检测电路。

背景技术

在通信系统邻域，时钟是整个系统的重要组成部分，整个系统的工作都是在时钟的驱动下进行的，时钟频率出现问题都会导致整个系统无法工作，系统的安全性以及稳定性会受到影响。对时钟频率的实时检测尤为重要。

目前时钟频率检测设计主要由模拟电路实现，利用单稳态触发电路来实现频率的检测，对外部时钟的高频或低频进行频率检测，单纯的模拟电路实现频率检测较为复杂，且受工艺影响较大，可配置性低，不灵活，通用型差。

本发明提出的一种时钟频率检测电路，该电路结构简单，且不受工艺影响，可配置性强，灵活性高，通用型强。

发明内容

本发明要解决的技术问题是时钟频率检测电路，受工艺影响、可配置性低、灵活性差、通用性差。

为了解决上述问题，本发明提供一种时钟频率检测电路，该时钟频率检测电路包括分频单元1、同步单元、上升沿脉冲产生单元、分频单元2、标尺时钟计数单元、计数值存储单元、频率上限设定单元、频率下限设计单元、对比单元；从电路结构可以看出，本发明提供的为纯数字电路，因此不受工艺影响；分频单元1、分频单元2、频率上限设定单元及频率下限设定单元可以根据待测时钟及高频基准时钟的不同根据需求系统进行配置，电路可以移植到不同的芯片系统当中；因此该电路，可配置性高、灵活性强、通用性强。

分频单元1，以对待测时钟分频，使待测时钟与标尺时钟相差不大，以便减小计数值。

同步单元，用于将分频后的待测时钟同步到标尺时钟内，以便为后续的上升沿脉冲产生单元产生上升沿，由于该上升沿作用在标尺时钟内，所以需要同步。

上升沿脉冲产生单元，用于产生上升沿脉冲信号，作用于计数值存储单元和标尺计数单元，对存储值进行复位，以及确定标尺计数的复位点。

分频单元2，用于对产生的高频时钟信号分频产生标尺时钟信号，以便对待测时钟进行频率检测，根据待测时钟可配置分频使待测时钟与标尺时钟接近。

标尺时钟计数单元，用于标尺时钟对待测时钟进行计数，计数的复位点，根据上升沿脉冲信号，对计数进行复位为0，两个上升沿脉冲即为一个分频后的待测时钟周期信号。

计数值存储单元，用于实时存储标尺计数的计数值，以便用于时钟对比检测。

对比单元，用于对比通过标尺时钟计数得到的实际值与期望值对比得出结果。

频率上限设定单元，用于配置根据标尺时钟计数期望的高频时钟上限值。

频率下限设定单元，用于配置根据标尺时钟计数期望的低频时钟下限值。

本发明提供一种时钟频率检测电路，待测时钟通过分频单元1分频，高频基准时钟通过分频单元2产生标尺时钟，同步单元将分频后的待测时钟同步到标尺时钟，上升沿脉冲信号产生单元产生上升沿，标尺时钟对分频后的待测时钟不断计数，计数count根据上升沿脉冲置0，在前一个上升沿置0后，下一个上升沿到来前count值根据标尺时钟不断增加，count值存入计数存储单元，对比单元实时与存储在频率上限设定单元及频率下限设定单元的期望值对比从而判断出时钟频率是否正常。本发明提供的时钟频率检测电路，结构简单，可根据需求配置分频，以及期望值，灵活多变，适用范围广。从而，解决模拟电路实现电路复杂，受工艺影响、可配置性低、灵活性差、通用性差。

附图说明

图1为时钟频率检测电路的电路结构图；

图2为上升沿脉冲信号产生的结构图；

图3为时钟检测电路的计数波形图；

具体实施方式

下面结合附图与具体实施方式对本发明作进一步详细的说明：

本发明一种时钟频率检测电路的电路结构图如图1所示，包括分频单元1、同步单元、上升沿脉冲产生单元、高频时钟单元、分频单元2、标尺时钟计数单元、计数存储单元、频率上限设定单元、频率下限设定单元、对比单元。其中，分配单元1、同步单元、上升沿脉冲产生单元依次连接，高频时钟单元、分配单元2、标尺时钟计数单元、计数值存储单元、依次连接，上升沿产生单元连接标尺时钟单元及计数值存储单元，计数值存储单元连接对比单元，频率上限设定单元、频率下限设定单元分别与对比单元连接。

当该时钟频率检测电路开始工作时，先将待测时钟接入该时钟频率检测电路，配置分频单元1分频系数，再根据高频时钟单元产生的高频时钟，以及被分频后的待测时钟，配置分频单元2分频系数，以便对产生的高频时钟合理分频得到标尺时钟，使标尺时钟与待测时钟接近，如果标尺时钟频率远高于待测时钟，则标尺时钟计数会加大，如果标尺时钟远低于待测时钟，则需要对待测时钟进行大力度分频，根据标尺时钟以及期望的高频时钟计算出配置高频期望值配入频率上限设定单元，以便用于高频时钟检测对比；根据标尺时钟以及期望的低频时钟计算出配置低频期望值配入频率下限设定单元，以便用于低频时钟检测对比。

在本实施方式中，该上升沿脉冲信号产生电路结构，请参阅图2，该结构包含对待测时钟进行分频，分频后的时钟经过标尺时钟三级寄存器采样，利用第二级寄存器输出值与第三级寄存器输出值经过上升沿产生器生成上升沿脉冲，当第二级寄存器为高时且第三级寄存器为低时产生上升沿脉冲信号。

在本实施方式中，待测时钟clk_t经过分频单元1分频后得到clk_tf,clk_tf经过同步单元得到clk_tf_d2,根据clk_tf_d1和clk_tf_d2，clk_tf_d1为高时同时clk_tf_d2为低得到clk_flag信号，count值随着标尺时钟clk_rule时钟不断计数，根据clk_flag信号复位count值，在相邻两个clk_flag信号之间，即为一个待测时钟分频后的时钟，count的值应满足期望值需求,即n值越大则相应的待测时钟频率就越低，n值越小则相应的待测时钟频率就越高。如图3，描述时钟检测电路的计数波形图。得到的n值实时与频率上限设定单元配置的值对比，小于配置的上限值即输出高频报警信号fd_h，实时的n值与频率下限设定单元的值对比，大于配置的下限值即输出低频报警信号fd_l，输出的fd_h及fd_l信号可以用于判定时钟频率不在范围值内，可以用于芯片自检校准，也可以用于判定芯片失效的依据。

以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。