阅读说明：本技术 在数字线之间具有屏蔽线的集成组合件及形成集成组合件的方法 (Integrated assembly with shield lines between digit lines and method of forming an integrated assembly ) 是由 S·D·唐 S·普卢居尔塔 R·J·希尔 高云飞 N·R·塔皮亚斯 杨立涛 刘海涛 于 2020-03-05 设计创作，主要内容包括：一些实施例包含集成组合件,其具有沿着第一方向延伸且通过中介区彼此间隔的数字线。所述中介区中的每一者沿着横截面具有第一宽度。支柱从所述数据线向上延伸；所述支柱包含垂直延伸于上源极/漏极区与下源极/漏极区之间的晶体管沟道区。存储元件与所述上源极/漏极区耦合。字线沿着与所述第一方向相交的第二方向延伸。所述字线包含邻近所述沟道区的栅极区。屏蔽线在所述中介区内且沿着所述第一方向延伸。所述屏蔽线可与至少一个参考电压节点耦合。一些实施例包含形成集成组合件的方法。(Some embodiments include an integration assembly having digit lines extending along a first direction and spaced from each other by intervening regions. Each of the intermediate regions has a first width along a cross-section. A strut extends upwardly from the data line; the pillars include transistor channel regions extending vertically between upper and lower source/drain regions. A storage element is coupled with the upper source/drain region. The word lines extend along a second direction intersecting the first direction. The word line includes a gate region adjacent to the channel region. A shield line extends in the intermediate region and along the first direction. The shield line may be coupled with at least one reference voltage node. Some embodiments include methods of forming an integrated assembly.)

具体实施方式

一些实施例包含在数字线之间设置有屏蔽线的存储器架构(例如DRAM)。屏蔽线可与参考电压(例如接地、Vcc/2等)耦合使得其不是电浮动的。屏蔽线可缓解相邻数字线之间的电容耦合。一些实施例包含制造存储器架构的方法。参考图1到24描述实例实施例。

参考图1到1C，集成组合件(构造)10包含基底12。基底12包括半导体材料18；此半导体材料可例如包括单晶硅、基本上由单晶硅组成或由单晶硅组成。基底12可称为半导体衬底。术语“半导体衬底”意味着包括半导电材料的任何构造，包含(但不限于)块状半导电材料，例如半导电晶片(单独或以包括其它材料的组合件)及半导电材料层(单独或以包括其它材料的组合件)。术语“衬底”是指任何支撑结构，包含(但不限于)上文描述的半导体衬底。在一些应用中，基底12可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、屏障材料、扩散材料、绝缘体材料等中的一或多者。

支撑结构14在基底12之上。支撑结构包含半导体材料18之上的绝缘材料16。间隙经设置于支撑结构14与基底12之间以指示支撑结构14与基底12之间可存在中介材料、组件等。在一些实施例中，可省略间隙。

绝缘材料16可包括任何合适的组合物；且在一些实施例中，可包括二氧化硅，基本上由二氧化硅组成或由二氧化硅组成。

堆叠20经形成于支撑结构14之上。堆叠20包含数字线材料24之上的半导体材料22。

数字线材料24可包括任何合适的导电组合物；例如(举例来说)各种金属(例如钛、钨、钴、镍、铂、钌等)、含金属组合物(例如金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如导电掺杂硅、导电掺杂锗等)中的一或多者。在一些实施例中，数字线材料可为包括以下中的一或多者的含金属材料：钨、钛、氮化钛、氮化钨等。

数字线材料24具有直接抵靠绝缘材料16的底表面23且具有与底表面23成相对关系的顶表面25。

半导体材料22可包括任何合适的半导体组合物；且在一些实施例中，可包括硅、锗、III/V族半导体材料(例如磷化镓)、半导体氧化物等中的一或多者、基本上由硅、锗、III/V族半导体材料(例如磷化镓)、半导体氧化物等中的一或多者组成或由硅、锗、III/V族半导体材料(例如磷化镓)、半导体氧化物等中的一或多者组成；其中术语III/V族半导体材料是指包括从由周期表的III及V族选出的元素的半导体材料(其中III及V族是旧的命名法，且现在称为13及15族)。在一些实施例中，半导体材料22可包括硅(例如单晶硅、多晶硅等)、基本上由硅(例如单晶硅、多晶硅等)组成或由硅(例如单晶硅、多晶硅等)组成。

半导体材料22的底部区段26是导电掺杂的且最终被并入到晶体管的源极/漏极区中(其中实例晶体管在下文描述)。取决于晶体管将是n沟道装置还是p沟道装置，底部区段26可为n型掺杂或p型掺杂的。在所展示的实施例中，底部区段26直接抵靠数字线材料24的顶表面25，且因此与数字线材料24电耦合。底部区段26的近似上边界用虚线27图解说明。

半导体材料22具有直接抵靠数字线材料24的顶表面25的底表面19且具有与底表面19成相对关系的顶表面21。

保护罩盖材料28经形成于堆叠20之上，且直接抵靠半导体材料22的顶表面21。罩盖材料28可包括任何合适的组合物；且在一些实施例中，可包括氮化硅，基本上由氮化硅组成或由氮化硅组成。

参考图2到2C，堆叠20被图案化成沿着第一方向(即y轴方向，其中y轴方向在图2、2B及2C中展示)横向延伸的轨30。轨通过沟槽32彼此间隔。沟槽32可称为第一沟槽以与在后续工艺阶段处形成的其它沟槽区分开。

轨30沿着z轴方向垂直延伸，其中z轴在图2A到2C中展示。轨中的每一者具有对应于半导体材料22的顶表面21的顶表面，且具有对应于数字线材料24的底表面23的底表面。轨中的每一者具有从顶表面21延伸到底表面23的侧壁面33。个别轨由保护罩盖材料28的盖罩来罩盖。

轨30内的图案化数字线材料24经配置为数字线34；其中此类数字线沿着第一方向(即y轴方向)横向延伸。

轨30可使用任何合适的处理形成。例如，在一些实施例中，图案化掩模(例如光刻图案化光致抗蚀剂掩模)可经提供以界定轨30及沟槽32的位置；一或多个蚀刻可用于将图案从图案化掩模转印到掩模之下的材料中，借此形成轨30及沟槽32；及接着，掩模可经移除以留下图2到2C的构造。

数字线34中的每一者沿着图2A的横截面具有宽度W。此宽度可称为第一宽度。图2A的横截面正交于y轴的第一方向，且沿着x轴延伸。x与y轴的正交关系在图2中展示。

数字线34中的每一者从绝缘材料16的顶部到上表面25具有高度H。在一些实施例中，此高度可称为第一高度。

沟槽32可被认为包含数字线34之间的中介区36。在所展示的实施例中，此类中介区沿着图2A的横截面也具有第一宽度W。在所展示的实施例中，沟槽中的每一者从数字线34的底表面23到轨30的顶表面21、甚至到罩盖材料28的顶表面具有均匀宽度W。在其它实施例中，中介区36的宽度可不同于数字线的宽度，但沟槽从数字线的底表面到轨的顶表面仍可具有均匀宽度。

图2及2A展示沿着图案化轨30的一个侧的边缘区38。在一些实施例中，轨30经图案化到存储器阵列的组件中，且因此在存储器阵列区40内。在此类实施例中，边缘区38可用于说明沿着存储器阵列区40的外围边缘的处理。

参考图3到3C，绝缘材料42经形成以覆盖轨30的顶表面21及侧壁面33。绝缘材料42使沟槽32变窄。

绝缘材料42可包括任何合适组合物；且在一些实施例中可包括二氧化硅(例如利用原硅酸四乙酯TEOS沉积的二氧化硅)；多孔氧化硅、碳掺杂二氧化硅等。绝缘材料42可使用任何合适处理形成，例如(举例来说)原子层沉积、化学气相沉积等。

变窄的沟槽32从半导体材料材料22的顶表面21到沟槽32的底表面31具有均匀宽度W₁。在一些实施例中，宽度W₁可称为第二宽度以将其与数字线34及中介区36的第一宽度W区分开。在一些实施例中，第二宽度W₁可小于或等于第一宽度W的约一半、小于或等于第一宽度W的约三分之一等。

参考图4到4C，导电屏蔽材料44经形成于变窄的沟槽32内。导电屏蔽材料44可包括任何合适的导电组合物；例如(举例来说)各种金属(例如钛、钨、钴、镍、铂、钌等)、含金属组合物(例如金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如导电掺杂硅(例如多晶硅)、导电掺杂锗等)中的一或多者。在一些实施例中，导电屏蔽材料44可称为第二导电材料以将其与用作数字线材料的第一导电材料24区分开。在一些实施例中，屏蔽材料44可包括与数字线材料24相同的组合物，或可包括与数字线材料24不同的组合物。在一些实施例中，屏蔽材料44可包括一或多种金属及/或含金属材料；且可例如包括氮化钛、氮化钽、钨、钽、钌等中的一或多者。

在所说明的实施例中，导电屏蔽材料44填充变窄的沟槽32。在一些实施例中，屏蔽材料44可被认为基本上填充变窄的沟槽32；其中术语“基本上填充”意味着屏蔽材料44填充沟槽到至少轨30内的半导体材料22的顶表面21的层阶。

参考图5到5C，任选纵切用于沿着边缘区38穿通屏蔽材料44且借此形成凹入区46。邻近凹入区46的屏蔽材料48可被认为包含水平延伸的边缘区48。

参考图6到6C，额外绝缘材料42经形成于屏蔽材料44之上及凹入区46内。额外绝缘材料42可包括(若干)任何合适组合物；且在一些实施例中可包括二氧化硅。二氧化硅可使用旋涂电介质(SOD)工艺形成。在所展示的实施例中，平坦化上表面51跨材料44及42延伸。此平坦化上表面可使用合适处理形成；例如(举例来说)化学机械处理(CMP)。

参考图7到7C，第二沟槽52经形成以沿着第二方向(即x轴方向)延伸。第二沟槽52的第二方向与第一方向(即y轴方向)相交；且因此与第一沟槽32的方向相交(在图2到2C中展示)。在所展示的实施例中，第二沟槽52的第二方向基本上正交于第一沟槽32的第一方向。

第二沟槽52图案化轨30的上区54且不图案化轨的下区56(如图7B中展示)；且数字线34保持在轨的未图案化下区56内。第二沟槽52还延伸到导电屏蔽材料44中(如图7C中展示)。

图案化上区54包含半导体材料22的垂直延伸支柱58，其中此类支柱在数字线34之上。

支柱58具有与第一沟槽30一起图案化的侧壁面33(其中此类侧壁面33在上文参考图2到2C描述)。侧壁面33在图7的俯视图中用虚线图解指示。

参考图8到8C，字线60经形成于第二沟槽52内。字线包括导电字线材料62。导电字线材料62可包括任何合适的导电组合物，例如(举例来说)各种金属(例如钛、钨、钴、镍、铂、钌等)、含金属组合物(例如金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如导电掺杂硅、导电掺杂锗等)中的一或多者。在一些实施例中，导电字线材料62可被认为是第三导电材料使得其可与屏蔽线的第二导电材料44及数字线的第一导电材料24区分开。第一、第二及第三导电材料可为彼此相同的组合物；且在一些实施例中将包括相同含金属组合物(例如包括以下中的一或多者的组合物：钨、钛、钽、钌、氮化钨、氮化钽、氮化钛等)。替代地，第一、第二及第三导电材料中的至少一者可为与第一、第二及第三导电材料中的至少另一者不同的组合物。

在所展示的实施例中，绝缘材料64经设置于第二沟槽52内，且字线60经嵌入于此绝缘材料内。绝缘材料64可包括任何合适的组合物；且在一些实施例中，可包括二氧化硅及氮化硅中的一者或两者。

字线60与半导体材料22之间的绝缘材料64的区对应于栅极电介质材料(或栅极绝缘材料)63。栅极电介质材料可包括任何合适的组合物；且在一些实施例中，可包括二氧化硅，基本上由二氧化硅组成或由二氧化硅组成。

字线60在图8的俯视图中图解地说明以帮助读者理解字线相对于组合件10内的其它结构的定向。

在所说明的实施例中，字线60被展示为对应于字线WL1、WL2及WL3。此类字线是可沿着存储器阵列的行延伸的字线的实例。而且，数字线34经指示以对应于数字线DL1、DL2、DL3及DL4。此类数字线是可沿着存储器阵列的列延伸的数字线的实例。

参考图9到9C，屏蔽材料44经凹入(即，高度减小)以形成导电屏蔽线66；其中导电屏蔽线沿着y轴的第一方向延伸。在所展示的实施例中，导电屏蔽线与数字线(例如DL1)的上段(区)68及半导体材料22的下段(区)70垂直重叠。在一些实施例中，下段70可对应于沿着轨30的未图案化部分56的段(在图7B中展示)。在一些实施例中，下区70可包含半导体材料22的掺杂底段26的全部。在一些实施例中，数字线(例如DL4)可被认为延伸到绝缘材料16的上表面上方的第一高度H，且屏蔽线66可被认为包括处于绝缘材料16的上表面上方的第二高度H₁的顶表面67。第二高度H₁可大于或等于第一高度H。掺杂区26可被认为延伸到第三高度H₂，且第二高度H₁也可大于或等于第三高度H₂。另外，字线(例如WL3)中的每一者可被认为具有处于第四高度H₃的底表面(在图9C中展示)，且第二高度H₁(图9A)可小于第四高度H₃。

显而易见，边缘区38内的屏蔽线66具有与中介区36内的屏蔽线66不同的配置。明确来说，中介区36内的屏蔽线66经配置为垂直延伸板，而边缘区38内的屏蔽线66经配置为角板。明确来说，边缘区38内的屏蔽线66具有垂直延伸区72、水平延伸区74及连接垂直延伸区与水平延伸区的肘区73。在一些实施例中，数字线DL1可被认为是沿着存储器阵列的边缘的边缘数字线，且定义边缘列76。边缘列76在一个侧上具有中介区36，且在与所述一个侧成相对关系的另一侧上具有边缘区38。具有角板配置的屏蔽线66沿着边缘列76延伸。

中介区36内的屏蔽线66具有对应于上文参考图3A描述的宽度W₁的水平宽度。

绝缘材料42经形成于凹入屏蔽线66之上。

构造10经受平坦化(例如CMP)以形成跨绝缘材料42及64且跨半导体材料22延伸的平坦化上表面65。

半导体材料支柱58的顶部区段78经掺杂。顶部区段78可用与用于底部区段26中的掺杂剂相同类型的掺杂剂来掺杂。掺杂区段78的近似下边界用虚线79图解说明。掺杂顶部区段78形成晶体管86的上源极/漏极区80，且掺杂底部区段26形成晶体管的下源极/漏极区82。晶体管沟道区84在半导体支柱58内且垂直延伸于下源极/漏极区82与上源极/漏极区80之间。沟道区可经本征掺杂或轻掺杂以实现所期望的阈值电压。字线(例如WL3)邻近于沟道区84，且通过栅极电介质材料63与沟道区间隔。字线包括晶体管86的栅极且可用于通过沟道区84将个别晶体管的源极/漏极区80及82门控地彼此耦合。图9B展示沿着字线60的栅极88，其中此类栅极对应于字线的邻近沟道区84的区。在一些实施例中，栅极88可被认为对应于字线60的栅极区。

在图1到9的实施例中，半导体材料22的底部区段26在形成字线60前被掺杂(明确来说，其被展示为在图1的处理阶段处被掺杂)，且半导体材料22的顶部区段78在形成字线60之后被掺杂(明确来说，其在图9的处理阶段处被掺杂)。在其它实施例中，顶部及底部区段26及78可在其它工艺阶段处被掺杂。例如，顶部及底部区段26及78两者都可在图1的工艺阶段处被掺杂。

屏蔽线66可用于减轻且甚至预防邻近数字线之间不希望有的寄生电容(例如，数字线DL1与DL2之间的寄生电容)。屏蔽线66被展示为与参考结构90(即参考电压源、参考电压节点等)耦合，参考结构90又与经配置以将参考电压提供到参考结构的电路系统92耦合；且在一些实施例中经配置以将参考结构90保持在参考电压下。参考电压因此被提供到屏蔽线66。参考电压可为任何合适的参考电压；且在一些实施例中可为接地、Vcc/2等。可能有利的是，将屏蔽线保持在参考电压下而非使屏蔽线能电浮动，这是因为此可使屏蔽线能更好地减轻邻近数字线之间不希望有的寄生电容。参考结构90可为导电板(例如含金属板)或任何其它合适的导电结构。在一些实施例中，可省略参考结构90，且屏蔽线66可简单地耦合到经配置以诱发沿着屏蔽线的所期望的参考电压的电路系统。

中介区36包括从数字线34的底表面23到上源极/漏极区80的顶表面81的第一宽度W。

参考图10，存储元件94经形成以与上源极/漏极区80导电耦合。存储元件可为具有至少两种可检测状态的任何合适的装置；且在一些实施例中可为例如电容器、电阻存储器装置、导电桥接装置、相变存储器(PCM)装置、可编程金属化单元(PMC)等。在所展示的实施例中，存储元件94是电容器。每一电容器具有与参考电压96耦合的节点。此参考电压可为任何合适的参考电压，且可与用于屏蔽线66处的参考电压相同，或可不同于此参考电压。在一些实施例中，参考电压96可为接地或Vcc/2。

存储元件94及晶体管86可经并入到存储器阵列98的存储器单元100中。在一些实施例中，晶体管86可称为存储器单元的存取晶体管。图11示意性地说明存储器阵列98的一部分，且展示包括数字线DL1、DL2及DL3以及字线WL1、WL2及WL3的此存储器阵列。存储器阵列内的存储器单元100中的每一者通过字线中的一者与数字线中的一者的组合唯一地寻址。存储器阵列可包含任何合适数目个存储器单元100；且在一些实施例中可包括数百个、数百万个、数千万个等等存储器单元。

图10的参考结构90可经放置于相对于存储器阵列98任何合适的位置。图12到12E展示存储器阵列98及参考结构90的实例布置。图12到12E中的每一者展示图解说明为正方形或其它合适多边形的存储器阵列98(标记为存储器阵列)。图12到12B用与存储器阵列相交的虚线来图解说明导电屏蔽线66。

图12到12B的存储器阵列98可被认为具有外围边界102且沿着外围边界具有外围边缘101、103、105及107。在一些实施例中，边缘101及103可称为存储器阵列的第一及第二外围边缘，且可被认为彼此成相对关系。屏蔽线66中的每一者沿着第一外围边缘101具有第一端109，且沿着第二外围边缘103具有第二端111。第一及第二端109及111可被认为彼此成相对关系。

图12展示其中屏蔽线66的第一端109通过互连件104与参考结构90(在图12中标记为REF)电耦合的实施例。

图12A展示其中第一参考结构90a(REF 1)邻近存储器阵列98的第一外围边缘101设置且第二参考结构90b(REF 2)邻近存储器阵列的第二外围边缘103设置的实施例。在所说明的实施例中，第一参考结构90a从第一外围边缘101横向偏移，且第二参考结构90b从第二外围边缘103横向偏移。参考结构90a及90b两者都经耦合到经配置以在结构90a及90b(即参考电压节点90a及90b、参考电压源90a及90b等)上提供所期望的参考电压的共同电路系统92。屏蔽线66被划成第一组66a及第二组66b。第一组具有通过第一互连件104a与第一参考结构90a耦合的第一端109，且第二组具有通过第二互连件104b与第二参考结构90b耦合的第二端111。

在图12A的实施例中使用两个参考结构90a及90b可使参考结构与屏蔽线66之间的连接能够比可用图12的单个参考结构实现的更好地散布。此可简化屏蔽线与参考结构之间的连接的形成，且可使邻近互连件之间的所期望的间隔能够避免相邻互连件之间的寄生电容。

图12B展示其中参考结构90(REF)在外围包围存储器阵列98的实施例。此可使到屏蔽线的连接能够更均匀地散布在存储器阵列周围，这可进一步减轻相邻互连件104之间的寄生电容。

参考结构可经设置以沿着与存储器阵列相同的平面，或可相对于存储器阵列垂直偏移。例如，图12C及12D展示说明沿着图12B的线C-C的横截面，其说明其中参考结构90沿着与存储器阵列98相同的水平平面(图12C)或相对于存储器98垂直偏移(图12D)的实例实施例。

图12E展示另一实施例，其中参考结构90从存储器阵列98垂直偏移；但在图12E的实施例中，参考结构没有相对于存储器阵列横向偏移，而代替地在存储器阵列正下方。

图1到10的实施例在形成字线60之后减小导电屏蔽材料44的高度。明确来说，字线64在图8的处理阶段处形成，且屏蔽材料的高度在图9的处理阶段处减小以便形成导电屏蔽线66。在其它实施例中，导电屏蔽材料的高度可在形成字线前减小。例如，图13展示作为图7A的工艺阶段的替代的工艺阶段处的构造10，且展示屏蔽线材料44的高度经减小以形成导电屏蔽线66。图13的构造10随后可用类似于图8到10的方法的方法进行处理以形成参考图10描述的存储器阵列98。

图1到10的处理利用从屏蔽线66的端延伸的互连件来耦合屏蔽线与一或多个参考结构。在其它实施例中，参考结构可经设置于屏蔽线之下且直接抵靠屏蔽线的底表面。图14到23说明其中屏蔽线经形成以具有直接抵靠参考结构的底表面的实例实施例。

参考图14到14C，集成组合件(构造)10a包含基底12之上的支撑结构14a。支撑结构包含绝缘材料16及半导体材料18，且进一步包含材料16与18之间的参考结构90。参考结构90包括导电材料120。导电材料120可包括任何合适的导电组合物，例如(举例来说)各种金属(例如钛、钨、钴、镍、铂、钌等)、含金属组合物(例如金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如导电掺杂硅、导电掺杂锗等)中的一或多者。在一些实施例中，参考结构90包括含金属材料；例如(举例来说)钛、钽、氮化钛、氮化钽、钌、钨等中的一或多者。在所展示的实施例中，参考结构可被认为被配置为水平延伸扩展件。

堆叠20经形成于支撑结构14a之上。堆叠20包含数字线材料24之上的半导体材料22。半导体材料22的底部区段26是导电掺杂的。保护罩盖材料28在堆叠20之上。

参考结构90被展示为与经配置以将参考结构保持在所期望的电压(例如接地、Vcc/2等)下的电路系统92耦合。尽管参考结构90到电路系统92的此耦合是在图14到14C的工艺阶段处展示，但在其它实施例中，耦合可在后一工艺阶段处提供。

参考图15到15C，堆叠20经图案化成沿着第一方向(y轴方向)横向延伸的轨30。轨通过第一沟槽32彼此间隔。轨30沿着z轴方向垂直延伸。轨中的每一者具有对应于半导体材料22的顶表面21的顶表面，且具有侧壁面33。

轨30的图案化穿通绝缘材料16以沿着沟槽32的底部暴露参考结构90的上表面121。

轨30内的图案化数字线材料24经配置为数字线34；其被标记为数字线DL1到DL4。

轨30可使用任何合适的处理形成，包含例如类似于上文参考图2到2C描述的工艺的工艺。

数字线34沿着图15A的横截面具有第一宽度W，且延伸到第一高度H。

沟槽32包含数字线34之间的中介区36，且此类中介区也具有第一宽度W。在所展示的实施例中，沟槽中的每一者从参考结构90的顶表面121到罩盖材料28的顶表面具有均匀宽度W。

展示沿着图案化轨30的一个侧的边缘区38。图15到15C的实施例的边缘区类似于上文关于图2到2C的实施例描述的边缘区。

参考图16到16C，绝缘材料42经形成于轨30之上，且经图案化成绝缘壳122中。绝缘壳覆盖轨的顶表面21及轨的侧壁面33。绝缘壳122使沟槽32变窄，且参考结构90的上表面121沿着变窄的沟槽的底部暴露。

变窄的沟槽32从参考结构90的上表面121到半导体材料22的顶表面21具有均匀第二宽度W₁。在一些实施例中，第二宽度W₁可小于或等于第一宽度W的约一半、小于或等于第一宽度W的约三分之一等。

参考图17到17C，导电屏蔽材料44经形成于变窄的沟槽32内且在变窄的沟槽的底部处直接抵靠参考结构90的暴露上表面121。

在所说明的实施例中，导电屏蔽材料填充变窄的沟槽32。在一些实施例中，屏蔽材料44可被认为基本上填充变窄的沟槽32；其中术语“基本上填充”意味着屏蔽材料44填充沟槽到至少轨30内的半导体材料22的顶表面21的层阶。

参考图18到18C，屏蔽材料44经凹入(即，在高度上减小)以形成导电屏蔽线66；其中导电屏蔽线沿着y轴的第一方向延伸。在所展示的实施例中，导电屏蔽线与数字线(例如DL1)的整个高度垂直重叠，且与半导体材料22的下段70垂直重叠。在一些实施例中，数字线(例如DL4)可被认为延伸到参考结构90上方的第一高度H，且屏蔽线66可被认为包括处于参考结构上方的第二高度H₁的顶表面67。第二高度H₁可大于或等于第一高度H。掺杂区26可被认为延伸到第三高度H₂，且第二高度H₁也可大于或等于第三高度H₂。

中介区36内的屏蔽线66具有对应于上文参考图16A描述的宽度W₁的水平宽度。

参考图19到19C，额外绝缘材料50经形成于导电屏蔽线66之上。额外绝缘材料50可包括(若干)任何合适组合物；且在一些实施例中可包括二氧化硅。二氧化硅可使用旋涂电介质(SOD)工艺形成。额外绝缘材料50可包括与绝缘材料42相同的组合物，或可为与绝缘材料42不同的组合物。

参考图20到20C，第二沟槽52经形成以沿着第二方向(即x轴方向)延伸。第二沟槽52图案化轨30的上区54且不图案化轨的下区56(如图20B中展示)；且数字线(例如DL2)保持在轨的未图案化下区56内。

图案化上区54包含半导体材料22的垂直延伸支柱58，其中此类支柱在数字线34之上。

参考图21到21C，字线60经形成于第二沟槽52内。字线包括导电字线材料62。

绝缘材料64也经设置于第二沟槽52内，且字线60经嵌入于此绝缘材料内。绝缘材料64可包括任何合适的组合物；且在一些实施例中，可包括二氧化硅及氮化硅中的一者或两者。

栅极电介质材料(或栅极绝缘材料)63经设置于字线与半导体支柱58之间。

字线60被展示为对应于字线WL1、WL2及WL3。

构造10经受平坦化(例如CMP)以形成跨绝缘材料42、50及64且跨半导体材料22延伸的平坦化上表面65。

参考图22到22C，半导体材料支柱58的顶部区段78被掺杂。顶部区段78可用与用于底部区段26中的掺杂剂相同类型的掺杂剂来掺杂。掺杂顶部区段78形成晶体管86的上源极/漏极区80，且掺杂底部区段26形成晶体管的下源极/漏极区82。晶体管沟道区84在半导体支柱58内且垂直延伸于下源极/漏极区82与上源极/漏极区80之间。字线(例如WL3)邻近于沟道区，且通过栅极电介质材料63与沟道区间隔。字线包括晶体管86的栅极且可用于通过沟道区84将个别晶体管的源极/漏极区80及82门控地彼此耦合。图22B展示沿着字线60的栅极88，其中此类栅极对应于邻近沟道区84的字线的区。在一些实施例中，栅极88可被认为对应于字线60的栅极区。

屏蔽线66可用于以类似于上文参考图9描述的方式的方式减轻且甚至预防邻近数字线之间不希望有的寄生电容(例如，数字线DL1与DL2之间的寄生电容)。

在图14到22的实施例中，半导体材料22的底部区段26在形成字线60前被掺杂(明确来说，其被展示为在图14的处理阶段处被掺杂)，且半导体材料22的顶部区段78在形成字线60之后被掺杂(明确来说，其在图22的处理阶段处被掺杂)。在其它实施例中，顶部及底部区段26及78可在其它工艺阶段处被掺杂。例如，顶部及底部区段26及78两者都可在图14的工艺阶段处被掺杂于半导体材料22中。

在图14到22的实施例中，在形成字线60前减小导电屏蔽材料44的高度。在其它实施例中，导电屏蔽材料的高度可在形成字线60之后减小，类似于上文参考图1到10描述的实施例。

参考图23，展示图22B的工艺阶段之后的工艺阶段处的构造10a。存储元件94经形成以与上源极/漏极区80导电耦合。在所展示的实施例中，存储元件94是电容器。每一电容器具有与参考电压96耦合的节点。

存储元件94及晶体管86可经并入到存储器阵列98的存储器单元100中。在一些实施例中，晶体管86可称为存储器单元的存取晶体管。存储器阵列98可类似于上文参考图11描述的存储器阵列。

参考电压源92(即参考电压电路系统)可经设置于相对于参考结构90任何合适的位置中；且在一些实施例中可在参考结构下方、参考结构上方、参考结构横向外部等。在一些实施例中，一或多个虚设字线可用于将参考电压供应到参考结构90。

在一些实施例中，存储器阵列98(例如图10的存储器阵列98或图23的存储器阵列98)可在垂直堆叠布置的层级(或层面)内的存储器层级(即存储器层面)内。例如，图24展示包括垂直堆叠布置的层级168、170、172及174(也标记为层级1到4)的集成组合件10b的一部分。垂直堆叠布置可向上延伸以包含额外层级。层级1到4可被认为堆叠在彼此顶上的层阶的实例。层级可在不同半导体裸片(晶片)内，或层阶中的至少两者可在相同半导体裸片内。底部层级(层级1)可包含控制电路系统及/或感测电路系统(例如，可包含字线驱动器、感测放大器、参考电压控制电路系统92等；且在一些实施例中可包含CMOS电路系统)。上层级(层级2到4)可包含存储器阵列，例如(举例来说)存储器阵列98。各个层级内的存储器阵列可彼此相同(例如，全都可为DRAM阵列)，或可彼此不同(例如，一些可为DRAM阵列，而其它是NAND阵列)。而且，上层级中的一或多者可包含控制电路系统或其它逻辑电路系统。图24图解展示包括存储器阵列的上层面(层级2)及包括控制电路系统的下层面(层级1)，且展示通过导电互连件175与上层面的电路系统耦合的下层面的控制电路系统。

上文论述的组合件及结构可用于集成电路内(其中术语“集成电路”意指由半导体衬底支撑的电子电路)；且可被并入到电子系统中。此类电子系统可用于(例如)存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层多芯片模块。电子系统可为广泛范围系统中的任一者，例如(举例来说)相机、无线装置、显示器、芯片组、机顶盒、游戏、发光装置、交通工具、时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等。

除非另外指定，否则本文描述的各种材料、物质、组合物等可用现在已知或尚待开发的任何合适的方法形成，包含(例如)原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。

术语“电介质”及“绝缘”可用于描述具有绝缘电性质的材料。在本公开中，认为所述术语是同义的。在一些例子中，利用术语“电介质”，且在其它例子中，利用术语“绝缘”(或“电绝缘”)，可为为了在本公开内提供语言变化以简化所附权利要求书内的前置基础，且不用于指示任何显著化学或电差异。

在本公开中可利用术语“电连接”及“电耦合”两者。所述术语被认为是同义的。在一些例子中利用一个术语且在另一例子中利用另一术语可为为了在本公开内提供语言变化以简化所附权利要求书内的前置基础。

附图中的各个实施例的特定定向仅出于说明性目的，且在一些应用中所述实施例可相对于所展示定向旋转。本文提供的描述及所附权利要求书涉及在各种特征之间具有描述的关系的任何结构，无论所述结构是否处于图的特定定向中或还是相对于此定向旋转。

除非另有指示，否则所附说明的横截面视图仅展示横截面的平面内的特征，且不展示横截面的平面后的材料，以便简化图式。

当一结构在上文指称为“在另一结构上”、“邻近另一结构”或“抵靠另一结构”时，其可直接在另一结构上或也可存在中介结构。相比之下，当一结构被指称为“直接在另一结构上”、“直接邻近另一结构”或“直接抵靠另一结构”时，不存在中介结构。术语“正下方”、“正上方”等不指示直接物理接触(除非另外明确陈述)，而是指示直立对准。

结构(例如，层、材料等)可被称为“垂直延伸”以指示所述结构大体上从底层基底(例如，衬底)向上延伸。垂直延伸结构可基本上正交于所述基底的上表面延伸，或不正交于所述基底的上表面延伸。

一些实施例包含一种具有沿着第一方向延伸的数字线的集成组合件。所述数字线通过中介区彼此间隔。所述数字线中的每一者沿着正交于所述第一方向的横截面具有第一宽度。所述中介区中的每一者沿着所述横截面也具有所述第一宽度。所述数字线中的每一者具有处于第一高度的顶表面。垂直延伸支柱在所述数字线之上。所述支柱中的每一者包含垂直延伸于上源极/漏极区与下源极/漏极区之间的晶体管沟道区。所述下源极/漏极区与所述数字线耦合。所述支柱中的每一者沿着所述横截面具有所述第一宽度。所述中介区向上延伸于所述支柱之间且从所述上源极/漏极区的顶表面到所述数字线的底表面具有所述第一宽度。存储元件与所述上源极/漏极区耦合。字线沿着与所述第一方向相交的第二方向延伸。所述字线包含邻近所述沟道区的栅极区。屏蔽线在所述中介区内且沿着所述第一方向延伸。所述屏蔽线中的每一者具有处于大于或等于所述第一高度的第二高度的顶表面。

一些实施例包含一种形成集成组合件的方法。支撑结构经形成以在参考结构之上包括绝缘材料。所述参考结构包括金属且经配置为水平延伸部。堆叠经形成于所述支撑结构之上。所述堆叠包括数字线材料之上的半导体材料。所述堆叠经图案化成沿着第一方向延伸的轨。所述轨通过第一沟槽彼此间隔。所述图案化穿通所述绝缘材料以留下沿着所述第一沟槽的底部暴露的所述参考结构的上表面。所述轨中的每一者具有顶表面，且具有从所述顶表面向下延伸的侧壁面。所述将所述堆叠图案化成所述轨将所述数字线材料形成为沿着所述第一方向延伸的数字线。形成覆盖所述轨的所述顶表面及所述侧壁面的绝缘壳。所述绝缘壳使所述第一沟槽变窄。所述参考结构的所述上表面沿着所述变窄的第一沟槽的底部暴露。形成在所述变窄的第一沟槽内且在所述变窄的第一沟槽的所述底部处直接抵靠所述参考结构的所述暴露上表面的导电屏蔽线。形成沿着第二方向延伸的第二沟槽。所述第二方向与所述第一方向相交。所述第二沟槽将所述轨的上区图案化成支柱且不图案化所述轨的下区。所述轨的所述下区包含所述数字线。字线经形成于所述第二沟槽内。所述半导体材料的底部区段经掺杂以形成下源极/漏极区。所述下源极/漏极区与所述数字线耦合。所述半导体材料的顶部区段经掺杂以形成上源极/漏极区。沟道区垂直地位于所述下源极/漏极区与所述上源极/漏极区之间。所述字线邻近所述沟道区。存储元件经形成以与所述上源极/漏极区耦合。

一些实施例包含一种形成集成组合件的方法。形成在数字线材料之上包括半导体材料的堆叠。所述堆叠经图案化成沿着第一方向延伸的轨。所述轨通过第一沟槽彼此间隔。所述轨具有顶表面，且具有从所述顶表面向下延伸的侧壁面。所述将所述堆叠图案化成所述轨将所述数字线材料形成为沿着所述第一方向延伸的数字线。形成覆盖所述轨的所述顶表面及所述侧壁面的绝缘材料。所述绝缘材料使所述第一沟槽变窄。导电屏蔽线经形成于所述变窄的第一沟槽内。形成沿着第二方向延伸的第二沟槽。所述第二方向与所述第一方向相交。所述第二沟槽将所述轨的上区图案化成支柱且不图案化所述轨的下区。所述轨的所述下区包含所述数字线。字线经形成于所述第二沟槽内。所述半导体材料的底部区段经掺杂以形成下源极/漏极区。所述下源极/漏极区与所述数字线耦合。所述半导体材料的顶部区段经掺杂以形成上源极/漏极区。沟道区垂直地位于所述下源极/漏极区与所述上源极/漏极区之间。所述字线邻近所述沟道区。存储元件经形成以与所述上源极/漏极区耦合。存储元件包括存储器阵列的存储器单元。所述数字线沿着所述存储器阵列的列延伸且所述字线沿着所述存储器阵列的行延伸。所述屏蔽线中的每一者沿着所述存储器阵列的第一外围边缘具有第一端且沿着所述存储器阵列的第二外围边缘具有与所述存储器阵列的所述第一外围边缘成相对关系的第二端。所述导电屏蔽线中的每一者的所述第一及第二端中的至少一者与参考电压源电连接。

依据法规，已用关于结构及方法特征或多或少特定的语言描述了本文中公开的标的物。然而，应理解，权利要求书不限于展示及描述的特定特征，因为本文中公开的意义包括实例实施例。因此，权利要求书应按字面意义提供全部范围，且应根据等同原则适当地解释。