阅读说明：本技术 包含用于刷新的补充感测放大器电路的集成组合件 (Integrated assembly including supplemental sense amplifier circuitry for refresh ) 是由 S·J·德尔纳 C·L·英戈尔斯 于 2019-05-29 设计创作，主要内容包括：本申请案涉及包括用于刷新的补充感测放大器电路的集成组合件。一些实施例包含具有第一存储器阵列的集成组合件，所述第一存储器阵列包含第一列第一存储器单元。第一数字线沿着所述第一列延伸并用于寻址所述第一列的所述第一存储单元。第二存储器阵列靠近所述第一存储器阵列并包含第二列第二存储器单元。第二数字线沿着所述第二列延伸并用于寻址所述第二列的所述第二存储单元。初级感测放大器将所述第一数字线与所述第二数字线相对地耦合。第一次级感测放大器沿着所述第一数字线，且第二次级感测放大器沿着所述第二数字线。(The application relates to an integrated assembly including a supplemental sense amplifier circuit for refresh. Some embodiments include an integrated assembly having a first memory array including a first column of first memory cells. A first digit line extends along the first column and is used to address the first memory cell of the first column. A second memory array is proximate the first memory array and includes a second column of second memory cells. A second digit line extends along the second column and is used to address the second memory cell of the second column. A primary sense amplifier couples the first digit line opposite the second digit line. A first secondary sense amplifier is along the first digit line and a second secondary sense amplifier is along the second digit line.)

包含用于刷新的补充感测放大器电路的集成组合件

技术领域

集成组合件包括用于刷新的补充感测放大器电路。

背景技术

存储器用于现代计算架构中以存储数据。一种类型的存储器为动态随机存取存储器(DRAM)。与替代类型的存储器相比，DRAM可提供结构简单、低成本且高速度的优点。

DRAM可利用具有一个电容器与一个晶体管(所谓的1T-1C存储器单元)组合的存储器单元，其中电容器与晶体管的源极/漏极区域耦合。实例1T-1C存储器单元2在图1中展示，其中晶体管经标记为T且电容器经标记为C。电容器具有与晶体管的源极/漏极区域耦合的一个节点，及与共用板CP耦合的另一节点。共用板可与任何合适的电压耦合，例如在从大于或等于接地到小于或等于VCC的范围内的电压(即，接地≤CP≤VCC)。在一些应用中，共用板处于约为VCC的一半(即，约VCC/2)的电压。晶体管具有耦合到字线WL(即，存取线)的栅极，且具有耦合到位线BL(即，数字线或感测线)的源极/漏极区域。在操作中，沿着字线由电压产生的电场可在读取/写入操作期间将位线门控地耦合到电容器。

另一现有技术1T-1C存储器单元配置在图2中展示。图2的配置展示两个存储器单元2a及2b；其中存储器单元2a包括晶体管T1及电容器C1，且其中存储器单元2b包括晶体管T2及电容器C2。字线WL0和WL1分别与晶体管T1及T2的栅极电耦合。存储器单元2a及2b共享到位线BL的连接。

上文所描述存储器单元可并入到存储器阵列中，且在一些应用中，存储器阵列可具有开放位线布置。具有开放式位线架构的实例集成组合件9在图3中展示。组合件9包含两个横向邻近存储器阵列(“阵列1”及“阵列2”)，其中阵列中的每一者包含图2中所描述类型的存储器单元(图3中未标记以便简化图式)。字线WL0到WL7跨越阵列延伸，且与字线驱动器耦合。数字线D0到D8与第一阵列(阵列1)相关联，且数字线D0*到D8*与第二阵列(阵列2)相关联。感测放大器SA0到SA8设置在第一阵列与第二阵列之间。在相同高度处的数字线彼此配对并通过感测放大器进行比较(例如，数字线D0及D0*彼此配对并与感测放大器SA0进行比较)。在读取操作中，配对数字线中的一者可用作确定配对数字线中的另一个的电特性(例如，电压)的参考。

集成电路制造的持续目标为增加封装密度，且从而提高集成度。期望开发具有紧密堆积存储器的三维布置。另一目标为快速启用DRAM单元的刷新。期望开发能够快速刷新DRAM单元的集成存储器配置。

发明内容

本发明的实施例提供一种集成组合件，所述集成组合件包括：第一存储器阵列，其包括第一列第一存储器单元；第一数字线，其沿着所述第一列所述第一存储器单元延伸且用于寻址所述第一列的所述第一存储器单元；第二存储器阵列，其靠近所述第一存储器阵列并包括第二列第二存储器单元；第二数字线，其沿着所述第二列所述第二存储器单元延伸且用于寻址所述第二列的所述第二存储器单元；初级感测放大器，其将所述第一数字线与所述第二数字线相对地耦合；所述初级感测放大器经配置以在沿着所述第一及第二列从所述第一及第二存储器单元读取及写入到所述第一及第二存储器单元期间被利用；及第一次级感测放大器，其沿着所述第一数字线，以及第二次级感测放大器，其沿着所述第二数字线；所述第一及第二次级感测放大器经配置以仅用于沿着所述第一及第二数字线刷新所述第一及第二存储器单元。

本发明的另一实施例提供一种集成组合件，所述集成组合件包括：第一存储器阵列，其包括第一列第一存储器单元；第一数字线，其沿着所述第一列所述第一存储器单元延伸且用于寻址所述第一列的所述第一存储器单元；第二存储器阵列，其靠近所述第一存储器阵列并包括第二列第二存储器单元；第二数字线，其沿着所述第二列所述第二存储器单元延伸且用于寻址所述第二列的所述第二存储器单元；初级感测放大器，其经配置以将所述第一数字线与所述第二数字线相对地耦合；第一次级感测放大器，其沿着所述第一数字线，及第一开关，其位于所述第一次级感测放大器与所述第一数字线之间；所述第一开关经配置以在沿着所述第一列的第一操作期间闭合以使电信号分流经过所述第一次级感测放大器；所述第一开关经配置以在沿着所述第一列的第二操作期间断开以使得所述第一次级感测放大器能够将所述第一次级感测放大器的一侧上的所述第一数字线的部分与所述第一次级感测放大器的相对侧上的所述第一数字线的另一部分相对地耦合；及第二次级感测放大器，其沿着所述第二数字线，及第二开关，其位于所述第二次级感测放大器与所述第二数字线之间；所述第二开关经配置以在沿着所述第二列的第一操作期间闭合以使电信号分流经过所述第二次级感测放大器；所述第二开关经配置以在沿着所述第二列的第二操作期间断开以使得所述第二次级感测放大器能够将所述第二次级感测放大器的一侧上的所述第二数字线的部分与所述第二次级感测放大器的相对侧上的所述第二数字线的另一部分相对地耦合。

本发明的另一实施例提供一种集成组合件，所述集成组合件包括：基座；第一平台，其位于所述基座上方；第二平台，其位于所述第一平台上方；第一存储器阵列，其包括第一列第一存储器单元；第一数字线，其沿着所述第一列所述第一存储器单元延伸且用于寻址所述第一列的所述第一存储器单元；所述第一列所述第一存储器单元的第一部分沿着所述第一平台且所述第一列所述第一存储器单元的第二部分沿着所述第二平台；第二存储器阵列，其靠近所述第一存储器阵列并包括第二列第二存储器单元；第二数字线，其沿着所述第二列所述第二存储器单元延伸且用于寻址所述第二列的所述第二存储器单元；所述第二列第二存储器单元的第一部分沿着第一平台且所述第二列第二存储器单元的第二部分沿着所述第二平台；初级感测放大器，其经配置以将所述第一数字线与所述第二数字线相对地耦合；所述初级感测放大器沿着基座；第一次级感测放大器，其沿着所述第一数字线且通过第一晶体管耦合到所述第一数字线；所述第一晶体管具有耦合到所述第一数字线的第一部分的第一源极/漏极区域，耦合到所述第一数字线的第二部分的第二源极/漏极区域，以及与隔离驱动器耦合的第一栅极；及第二次级感测放大器，其沿着所述第二数字线且通过第二晶体管耦合到所述第二数字线；所述第二晶体管具有耦合到所述第二数字线的第一部分的第三源极/漏极区域，耦合到所述第二数字线的第二部分的第二源极/漏极区域，以及与所述隔离驱动器耦合的第二栅极。

附图说明

图1为具有1个晶体管及1个电容器的现有技术存储器单元的示意图。

图2为一对现有技术存储器单元的示意图，所述存储器单元各自具有1个晶体管及1个电容器，且其共享位线连接。

图3为具有开放式位线结构的现有技术集成组合件的示意图。

图4为具有多个平台的实例性集成组合件的示意性三维图，所述多个平台相对于彼此垂直位移。

图4A为具有多个平台的实例性集成组合件的示意性三维图，所述多个平台相对于彼此垂直位移。

图5A及5B为展示电路组件的实例布置的示意性侧视图。

图6A及6B为展示电路组件的实例布置的示意性侧视图。

图7A及7B为展示电路组件的实例布置的示意性侧视图。

图8为展示电路组件的实例布置的示意性侧视图。

图9到11为实例感测放大器电路的示意图。

具体实施方式

DRAM(例如，图3的常规DRAM)的操作利用感测放大器来读取到存储器单元及从存储器单元写入，以及用于刷新存储器单元。DRAM单元的数据状态可对应于存储器单元内的电容器的充电状态。如果电容器经充电，那么存储器单元处于一种存储器状态；如果电容器未充电，那么存储器单元处于不同存储器状态。需要刷新是因为电容器随时间放电，且因此除非周期性地恢复电容器的充电状态，否则存储器单元将丢失数据。

可认为存储器阵列的数字线沿着存储器阵列的列延伸，且可认为字线沿着存储器阵列的行延伸。存储器单元的刷新可包括激活字线以沿着一行触发所有存储器单元。来自触发的存储器单元的数据经放置在与存储器单元相关联的数字线上。数字线延伸到感测放大器(如图3的常规DRAM中所展示)。感测放大器将数据信号拉至满电平(接地或VCC)，然后将此全电平电荷返回到存储单元。

感测放大器还用于对存储器单元进行读取及从存储器单元写入。此等操作包括触发个别存储器单元以向存储器单元提供内容(在写入操作期间)，或确定存储器单元的内容(在读取操作期间)。与进行刷新操作相比，读取及写入操作可能需要感测放大器的更复杂操作。一些实施例包含沿着DRAM阵列的列添加辅助感测放大器，其中此些补充感测放大器仅在刷新操作期间使用。补充感测放大器可被称作为次级感测放大器。主感测放大器仍然为在读取/写入操作期间被利用的初级感测放大器。与初级感测放大器相比，次级感测放大器可具有更简单的电路设计，且因此可消耗更少的半导体占用面积。次级感测放大器在刷新操作期间将数字线分成短段，这可增加可用信号，且从而减少刷新周期并节省功率。还可增强刷新周期的定时性能。在一些实施例中，可在存储器阵列下提供初级感测放大器及次级感测放大器，这可使得能够制造高度集成架构。参考图4、4A、5A、5B、6A、6B、7A、7B及8到11描述实例性实施例。

参考图4，集成组合件10包含基座12、在所述基座上方的第一平台14，以及在所述第一平台上方的第二平台16。第二平台14包括第一段14a及第二段14b。

基座12可包括半导体材料；且例如可包括单晶硅，基本上由单晶硅组成或由单晶硅组成。基座12可被称作为半导体衬底。术语“半导体衬底”是指包括半导体材料的任何构造，包含但不限于块体半导体材料，例如半导体晶片(单独或包括其它材料的组合件)及半导体材料层(单独或包括其它材料的组合件)。术语“衬底”是指任何支撑结构，包含但不限于上文所描述的半导体衬底。在一些应用中，基座12可对应于包含与集成电路制造相关联的一或多种材料的半导体衬底。此些材料可包含，例如，难熔金属材料、阻挡材料、扩散材料、绝缘体材料等中的一或多种。平台14及16中的每一者也可包括半导体材料。

第一存储器阵列(Array-1)沿着第一平台14及第二平台16的一侧，且第二存储器阵列(Array-2)沿着第一平台及第二平台的另一侧。数字线D0及D1沿着第一存储器阵列的列延伸，且数字线D0*及D1*沿着第二存储器阵列的列延伸。字线WL0及WL4沿着第一存储器阵列的行延伸，且字线WL8及WL12沿着第二存储器阵列的行延伸。所说明字线及数字线代表大量基本上相同的字线及数字线，其可跨越存储器阵列延伸(其中术语“基本上相同”意味着在制造及测量的合理公差内相同)。存储器阵列可包括数百、数千、数百万等基本上相同存储器单元；且此些存储单元可各自利用数字线中的一者及字线中的一者进行唯一寻址。因此，可能存在数百、数千、数百万等与存储器阵列相关联的字线及数字线。个别存储器单元未在图4中展示，但下文参考图5A、5B、6A、6B、7A、7B及8描述实例存储器单元。

仍参考图4，字线WL0、WL4、WL8及WL12与字线驱动器耦合；其中驱动器中的一者经标记为左行驱动器(Row-Driver Left)，且另一者经标记为右行驱动器(Row-DriverRight)。左行驱动器沿着第一存储器阵列(Array-1)驱动字线，且右行驱动器沿着第二存储器阵列(Array-2)驱动字线。

数字线D0通过初级感测放大器SA-0与数字线D0*相对地耦合，且数字线D1通过初级感测放大器SA-1与数字线D1*相对地耦合。初级感测放大器SA-0及SA-1均用标签20标识，且在本文中可被称作为感测放大器20，或称作为感测放大器电路20。为了理解本发明及随后的权利要求书，如果感测放大器电路经配置以将第一及第二数字线的电性质(例如，电压)彼此进行比较，那么第一数字线通过感测放大器电路与第二数字线“相对地耦合”。图11(下面)展示实例性初级感测放大器SA-0，且展示实例性应用，其中数字线D0及D0*通过实例性初级感测放大器相对地耦合。

图4的数字线中的每一者包括沿着第一平台14的第一部分，及沿着第二平台16的第二部分。具体地，数字线D0包括沿着第一平台14的第一部分D0-a及沿着第二平台16的第二部分D0-b。类似地，数字线D0*、D1及D1*包括沿着第一平台14的第一部分D0*-a、D1-a及D1*-a，且包括沿着第二平台16的第二部分D0*-b、D1-b及D1*-b。在一些实施例中，数字线的第二部分可被认为是相对于数字线的第一部分垂直偏移。数字线沿着存储器阵列(Array-1及Array-2)的列延伸，且因此存储器阵列的此些列可被理解为具有沿着第一平台14的第一部分，且具有沿着第二平台16的第二部分。

在所展示实施例中，数字线的第一部分(例如，数字线D0的部分D0-a)通过二次感测放大器相对地耦合到数字线的第二部分(例如，数字线D0的部分D0-b)。次级感测放大器经标记为SA-REF-1、SA-REF-2、SA-REF-3及SA-REF-4；其中术语“REF”用于强调次级感测放大器可专门用于刷新操作。次级感测放大器SA-REF-1、SA-REF-2、SA-REF-3及SA-REF-4都用标记22标识；且可被称作为感测放大器22，或被称作为感测放大器电路22。

感测放大器电路20及22可包括任何合适的配置。实例感测放大器电路20在图11中分解说明，且实例感测放大器电路22在图9及10中分解说明。图4中提供的虚线展示感测放大器电路的大致边界。在所展示实施例中，初级感测放大器20沿着基座12，且次级感测放大器22也沿着此基座；其中初级感测放大器20横向位于次级感测放大器22之间。在一些实施例中，可在存储器阵列的正下方提供放大器电路的至少部分，以使得能够实现紧密的封装密度。

图4展示一个实施例，其中顶平台16具有与下伏平台14不同的配置。具体地，平台14在两个部分14a与14b之间分开，而平台16为一个连续的扩展区。在其它实施例中，上部平台16可类似于下伏平台14经分开，如图4A中所展示。

图4及4A的存储器阵列(Array-1及Array-2)可包括任何合适的存储器单元。参考图5A、5B、6A、6B、7A及7B及8描述此些存储器阵列的实例性配置。

参考图5A，存储器阵列Array-1及Array-2的存储器单元经标记为MC。

图5A具体展示集成组合件10的部分，其包括沿着数字线D0及D0*的第一存储器阵列(Array-1)及第二存储器阵列(Array-2)的区域。数字线D0及D0*可分别被称作为第一及第二数字线。沿着第一数字线D0的存储单元MC被标记为第一存储单元30，且被布置在第一列40；其中数字线D0沿着此第一列延伸。沿着第二数字线D0*的存储单元MC经标记为第二存储单元32，且经布置在第二列42中；其中数字线D0*沿着此第二列延伸。第一存储器阵列(Array-1)的存储器单元30中的每一者由数字线D0及所说明字线(WL0到WL7)中的一者唯一寻址。第二存储器阵列(Array-2)的存储器单元32中的每一者由数字线D0*及所说明字线(WL8到WL15)中的一者唯一寻址。数字线D0及D0*通过初级感测放大器SA-0相对地耦合。

第一数字线D0经细分为部分D0-a及D0-b；且第一列40可被认为类似地细分为第一部分40a及第二部分40b。第一列40的第一部分40a与数字线D0的第一部分D0-a相关联，且第一列40的第二部分40b与数字线D0的第二部分D0-b相关联。

第二数字线D0*被细分为部分D0*-a及D0*-b；且第二列42可被认为类似地细分为第一部分42a及第二部分42b。第二列42的第一部分42a与数字线D0*的第一部分D0*-a相关联，且第一列42的第二部分42b与数字线D0*的第二部分D0*-b相关联。

第一数字线D0的第一部分D0-a及第二部分D0-b彼此耦合。取决于开关34的操作模式，耦合可通过第一开关34或通过次级感测放大器22(SA-REF-2)。类似地，第二数字线D0*的第一部分D0*-a及第二部分D0*-b取决于开关36的操作模式通过第二开关36或次级感测放大器22(SA-REF-3)彼此耦合。图5A展示开关34及36处于闭合配置的操作模式，且因此沿着列40及42的电信号被分流经过次级感测放大器22。图5A的操作模式将次级感测放大器22沿着列40及42从影响电流有效移除。因此，初级感测放大器20可用于存取与Array-1及Array-2的第一列40及第二列42相关联的所有存储器单元；且可用于与第一列40及第二列42相关联的读取/写入操作。

开关34及36经展示为由隔离电路38控制，隔离电路38经标记为DL-ISO；且其可被称作为数字线隔离电路，或称作为数字线隔离驱动器。

开关34及36可具有任何合适的配置，且在一些实施例中可对应于晶体管；如下文参考图9及10更详细描述。开关34及36表示可与次级感测放大器电路22中的每一者相关联的开关。此些开关可位于任何合适的位置中，且在一些实施例中可沿着图4的基座12。在一些实施例中，开关(例如，34及36)的至少部分可在存储器阵列正下方以实现紧密封装。在一些实施例中，所有开关(例如，34及36)的全部可在存储器阵列正下方以实现紧密封装。

图5B展示其中开关34及36处于断开配置的操作模式。因此，第一数字线D0的第一部分D0-a通过次级感测放大器SA-REF-2相对地耦合到第二部分D0-b，且第二数字线D0*的第一部分D0*-a通过次级感测放大器SA-REF-3相对地耦合到第二部分D0*-b。在一些实施例中，次级感测放大器SA-REF-2及SA-REF-3可分别被称作为第一及第二次级感测放大器。图5B的操作模式可用于沿着列40及42刷新存储器单元。

利用次级感测放大器22来刷新存储器单元MC可利用任何合适的编程操作。例如，在一些实施例中，可利用初级感测放大器20来在开关34及36处于图5A的闭合配置中时为第一数字线D0及第二数字线D0*初始预充电；驱动器38可用于然后将开关34及36改变成图5B的断开配置；且然后可在刷新操作期间利用次级感测放大器22及行驱动器。在一些实施例(未展示)中，列40及42可经配置以使得在刷新操作期间也可利用初级感测放大器20。

在一些实施例中，图5A及5B的配置可被认为对应于分别沿着列40及42执行的第一及第二操作。

图5A及5B站着沿着来自Array-1的单列及沿着Array-2的单列的操作。可沿着存储器阵列的所有其它列执行相同的操作。

参考图6A及6B，比在图5A及5B中更详细展示实例存储器单元30及32。实例存储器单元30及32中的每一者包含与电容器C耦合的晶体管T。每一电容器具有与参考电压46耦合的节点。参考电压46可对应于上文参考图1所描述的共用板(CP)电压。图6A及6B的所说明存储器单元为1T-1C存储器单元。在其它实施例中，可利用其它存储器单元。所说明存储器单元30及32的电容器为实例电荷存储装置，且在其它实施例中，可利用其它合适的电荷存储装置(例如，相变装置、导电桥接装置等)。

参考图7A及7B，比在图6A及6B中更详细展示实例存储器单元30及32。晶体管T经展示为包括半导体材料52的垂直延伸柱50。半导体材料52可包括任何合适的组合物；且在一些实施例中，可包括硅、锗、第III/V族半导体材料(例如，磷化镓)、半导体氧化物等中的一或多者，基本上由其组成，或由其组成；其中术语第III/V族半导体材料是指包括选自元素周期表的第III及V族的元素的半导体材料(其中第III及V族为旧的命名法，且现在被称做第13及15族)。源极/漏极及沟道区域(未展示)可设置在柱50内。栅极介电材料54沿着柱的侧壁，且导电栅极材料56沿着栅极介电材料。栅极介电材料可包括任何合适的组合物；且在一些实施方案中，可包括二氧化硅，基本上由其组成，或由其组成。栅极材料56可包括任何合适的导电组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)中的一或多种。

电容器C包括第一导电节点58、第二导电节点60及位于第一电节点与第二导电节点之间的绝缘材料62。第一导电节点60及第二导电节点62可包括任何合适的导电组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)中的一或多种。第一及第二导电节点可包括彼此相同的组合物，或可包括彼此不同的组合物。绝缘材料62可包括任何合适的组合物；且在一些实施方案中，可包括二氧化硅，基本上由其组成，或由其组成。

在所展示实施例中，下导电节点58经配置为向上开口的容器。在其它实施例中，下导电节点可具有其它合适的形状。下导电节点58可被称作为存储节点，且上节点60可被称作为板电极。在一些实施例中，Array-1内的板电极可全部彼此耦合，且Array-2内的板电极也可全部彼此耦合。

数字线D0及D0*经展示为分别包括导电材料64及66。此类导电材料可包括任何合适的导电组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等中的一或多种。在一些实施例中，导电材料64及66可为彼此相同的组合物，或可为不同的组合物。

图4、4A、5A、5B、6A、6B、7A及7B的实施例展示数字线中的每一者具有处于不同于第一部分的高度水平的第二部分(例如，数字线D0具有处于不同于第一部分D0-a的高度水平的第二部分D0-b)。在其它实施例中，数字线的第一及第二部分可处于彼此相同的高度水平。例如，图8展示类似于图5A及5B的集成组合件的集成组合件10的区域，但其中数字线D0及D0*沿着单个高度水平水平地延伸。因此，数字线D0的第一部分D0-a及第二部分D0-b沿着彼此相同的高度水平，且数字线D0*的第一部分D0*-a及第二部分D0*-b沿着彼此相同的高度水平。字线及字线驱动器未在图8中展示以便简化图式，但可类似于图5A及5B中的那些。开关34及36通常在图8中说明，未展示开关处于断开配置或闭合配置中。开关34及36可类似于上文参考图5A及5B所描述那些操作。

图4、4A、5A、5B、6A、6B、7A、7B及8的次级感测放大器22可具有任何合适的配置。次级感测放大器22(具体来说，次级感测放大器SA-REF-2及SA-REF-3)的实例实施例参考图9及10描述。

次级感测放大器22包括p感测放大器80，所述p感测放大器包括一对交叉耦合的上拉晶体管82及84，且包含n感测放大器86，其包括一对交叉耦合的下拉晶体管88及90。p感测放大器80与有源上拉电路(标记为ACT)耦合，并且n感测放大器86与公共节点(标记为RNL)耦合。

图9的次级感测放大器SA-REF-2与第一数字线部分D0-a及第二数字线部分D0-b耦合；或换句话说，数字线部分D0-a及D0-b通过所说明次级感测放大器SA-REF-2彼此相对地耦合。在操作中，放大器80及86可一起用于检测D0-a及D0-b的相对信号电压，且在将较低信号电压驱动到接地的同时将较高信号电压驱动到VCC。

图10的次级感测放大器SA-REF-3以类似于图9的次级感测放大器SA-REF-2与第一数字线部分D0-a及第二数字线部分D0-b耦合的方式相似的方式与第一数字线部分D0*-a及第二数字线部分D0*-b耦合。

图9及10的开关34及36经说明分别为第一晶体管100及第二晶体管102。第一晶体管100具有耦合到第一数字线D0的第一部分D0-a的第一源极/漏极区101，且具有耦合到第一数字线的第二部分D0-b的第二源极/漏极区103。晶体管100还包括栅极105，栅极105与隔离驱动器38电耦合。第二晶体管102具有耦合到第二数字线D0*的第一部分D0*-a的第一源极/漏极区107，且具有耦合到第二数字线的第二部分D0*-b的第二源极/漏极区109。另外，第二晶体管102包括与隔离驱动器38耦合的栅极111。在一些实施例中，第一晶体管100的栅极105可被称作为第一栅极，且第二晶体管102的栅极111可被称作为第二栅极。

在所说明实施例中，次级感测放大器22包括额外隔离电路120，其包含一对晶体管122及124，以及隔离驱动器126(经标记为ISO)。隔离电路120使得ACT及RNL电路能够在次级感测放大器之间共享，因为放大器中的每一者可在不使用时被隔离。在一些实施例中，可省略隔离电路120，且在此类实施例中，个别ACT及RNL装置可与次级感测放大器中的每一者相关联。

图4、4A、5A、5B、6A、6B、7A、7B及8的初级感测放大器20可具有任何合适的配置。参考图11描述初级感测放大器20(具体来说，初级感测放大器SA-0)的实例实施例。

初级感测放大器20包含上文参考图9及10所描述的p感测放大器80及n感测放大器86(且通常在图11中展示比在图9及10中的多)。在操作中，放大器80及86可一起用于检测D0及D0*的相对信号电压，且在将较低信号电压驱动到接地的同时将较高信号电压驱动到VCC。

初级感测放大器20包含输入及输出(经标记为I/O)，其可用于输出关于D0及D0*的相对信号电压的数据，及/或用于沿着D0及D0*中的一者或两者编程存储器单元；包含在其中提供的平衡电路(经标记为EQ)以平衡感测放大器内的电性质；包含列选择电路(经标记为CSEL)；且可能包含其它组件。因此，图11的初级感测放大器20比图9及10的次级感测放大器22基本上复杂得多。这是由于初级感测放大器20经配置用于读取/写入操作，而次级感测放大器22仅经配置用于刷新操作。由于次级感测放大器包括比初级感测放大器少的组件，因此次级感测放大器可能比初级感测放大器更容易制造，且可经封装到在比初级感测放大器更紧密的空间中。

图4、4A、5A、5B、6A、6B、7A、7B及8的实例利用所说明次级感测放大器将每一数字线细分成两个部分，且因此在刷新操作期间将数字线有效地对半分。在其它实施例中，可提供额外次级感测放大器，使得在刷新操作期间将数字线细分为三份，四份，五份等。

图5A、5B、6A、6B、7A、7B及8的所说明数字线包括八个存储器单元。在其它实施例中，数字线可具有多于八个存储器单元，或少于八个存储器单元。例如，在一些实施例中，数字线可包括16个存储器单元、32个存储器单元、64个存储器单元等。

上文所论述的组合件及结构可用在集成电路内(其中术语“集成电路”表示由半导体衬底支撑的电子电路)；且可能被并入到电子系统中。此些电子系统可用在例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层多芯片模块。电子系统可为广泛范围的系统中的任何一种，例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、车辆、时钟、电视、手机、个人计算机、汽车、工业控制系统、飞机等。

除非另有说明，否则本文中所描述的各种材料、物质、组合物等可用任何合适的方法形成，现在已知或尚未开发，包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。

术语“电介质”及“绝缘”可用于描述具有绝缘电性质的材料。术语在本发明中被认为是同义词。在一些情况下术语“电介质”及在其它情况下使用术语“绝缘”(或“电绝缘”)的使用可将在本发明内的提供语言变化以简化随后的权利要求中的先行基础，且不用于指示任何重大的化学或电气差异。

附图中的各种实施例的特定方向仅用于说明目的，且在一些应用中，实施例可相对于所展示方向旋转。本文中提供的描述及随后的权利要求涉及在各种特征之间具有所描述的关系的任何结构，无论结构是在图的特定方向上，还是相对于此方向旋转。

为了简化图式，除非另有指示，否则所附说明的横截面图仅展示横截面的平面内的特征，且未展示横截面的平面后面的材料。

当结构在上文被称作为在另一结构“上”、“邻近”或“抵靠”时，其可直接在另一结构上，或也可存在中间结构。相反，当结构被称作为“直接在”、“直接邻接”或“直接抵靠”另一结构时，不存在中间结构。术语“在...正下方”、“在...正上方”等不指示直接物理接触(除非另有明确说明)，而是指示直立对准。

结构(例如，层、材料等)可被被称作为“垂直延伸”以指示结构通常从下伏基座(例如，衬底)向上延伸。垂直延伸结构可相对于基座的上表面基本上垂直地延伸，或不延伸。

一些实施例包含具有第一存储器阵列的集成组合件，所述第一存储器阵列包含第一列第一存储器单元。第一数字线沿着第一列第一存储器单元延伸，且用于寻址所述第一列的第一存储器单元。第二存储器阵列靠近所述第一存储器阵列并包含第二列第二存储器单元。第二数字线沿着所述第二列所述第二存储器单元延伸，且用于寻址所述第二列的第二存储器单元。初级感测放大器将所述第一数字线与所述第二数字线相对地耦合。初级感测放大器经配置以在沿着所述第一及第二列从所述第一及第二存储器单元读取及写入到所述第一及第二存储器单元期间被利用。第一次级感测放大器沿着所述第一数字线，且第二次级感测放大器沿着所述第二数字线。第一及第二次级感测放大器经配置以仅用于沿着第一及第二数字线刷新第一及第二存储器单元。

一些实施例包含集成组合件，其具有包含第一列第一存储器单元的第一存储器阵列。第一数字线沿着第一列第一存储器单元延伸，且用于寻址所述第一列的第一存储器单元。第二存储器阵列靠近第一存储器阵列并包括第二列第二存储器单元。第二数字线沿着第二列第二存储器单元延伸，且用于寻址所述第二列的第二存储器单元。初级感测放大器经配置以将第一数字线与第二数字线相对地耦合。第一次级感测放大器沿着第一数字线，且第一开关位于第一次级感测放大器与第一数字线之间。第一开关经配置以在沿着第一列的第一操作期间闭合，以使电信号分流经过第一次级感测放大器。第一开关经配置以在沿着第一列的第二操作期间断开，以使得第一次级感测放大器能够将第一次级感测放大器的一侧上的第一数字线的部分与第一次级感测放大器的相对侧上的第一数字线的另一部分相对地耦合。第二次级感测放大器沿着第二数字线，且第二开关位于第二次级感测放大器与第二数字线之间。第二开关经配置以在沿着第二列的第一操作期间闭合，以使电信号分流经过第二次级感测放大器。第二开关经配置以在沿着第二列的第二操作期间断开，以使得第二次级感测放大器能够将第二次级感测放大器的一侧上的第二数字线的部分与第二次级感测放大器的相对侧上的第二数字线的另一部分相对地耦合。

一些实施例包含集成组合件，所述集成组合件具有基座，位于基座上方的第一平台，以及位于第一平台上方的第二平台。第一存储器阵列包括第一列第一存储器单元。第一数字线沿着第一列第一存储器单元延伸，且用于寻址所述第一列的第一存储器单元。第一列第一存储器单元的第一部分沿着第一平台，且第一列第一存储器单元的第二部分沿着第二平台。第二存储器阵列靠近第一存储器阵列并包括第二列第二存储器单元。第二数字线沿着第二列第二存储器单元延伸，且用于寻址所述第二列的第二存储器单元。第二列第二存储器单元的第一部分沿着第一平台，且第二列第二存储器单元的第二部分沿着第二平台。初级感测放大器经配置以将第一数字线与第二数字线相对地耦合。初级感测放大器沿着基座。第一次级感测放大器沿着第一数字线且通过第一晶体管耦合到第一数字线。第一晶体管具有耦合到第一数字线的第一部分的第一源极/漏极区域，耦合到第一数字线的第二部分的第二源极/漏极区域，以及与隔离驱动器耦合的第一栅极。第二次级感测放大器沿着第二数字线且通过第二晶体管耦合到第二数字线；第二晶体管具有耦合到第二数字线的第一部分的第三源极/漏极区域，耦合到第二数字线的第二部分的第二源极/漏极区域，以及与隔离驱动器耦合的第二栅极。