半导体设备及其测试设备和方法
阅读说明：本技术 半导体设备及其测试设备和方法 (Semiconductor device, and test apparatus and method thereof ) 是由 黄淙泰 于 2019-03-05 设计创作，主要内容包括：一种测试设备包括测试安装电路，该测试安装电路上安装有多个半导体设备作为相应的被测设备。每个被测设备中包括对应的延迟控制电路和目标电路。提供电耦接到测试安装电路的测试逻辑器件。测试逻辑器件被配置为生成测试输入，测试输入被并行地提供给多个被测设备内的延迟控制电路。延迟控制电路至少包括第一延迟控制电路和第二延迟控制电路，第一延迟控制电路和第二延迟控制电路被配置为在相对于彼此异相的相应的第一测试时间间隔和第二测试时间间隔期间向对应的第一目标电路和第二目标电路传递测试输入，以便在测试期间实现测试安装电路的更均匀的功耗需求。(A test apparatus includes a test mounting circuit on which a plurality of semiconductor devices are mounted as respective devices under test. Each device under test includes a corresponding delay control circuit and a target circuit. A test logic device electrically coupled to the test mounting circuit is provided. The test logic device is configured to generate test inputs that are provided in parallel to delay control circuits within the plurality of devices under test. The delay control circuit includes at least first and second delay control circuits configured to pass test inputs to corresponding first and second target circuits during respective first and second test time intervals that are out of phase with respect to each other in order to achieve more uniform power consumption requirements of the test mounted circuit during testing.)
相关申请的交叉引用
本申请要求于2018年8月7日在韩国知识产权局递交的韩国专利申请No.10-2018-0092053的优先权，其全部公开通过引用合并于此。
技术领域
本发明构思涉及对半导体设备进行测试的方法，更具体地，涉及在测试期间降低峰值噪声和/或峰值功耗的发生的测试设备和测试方法，以及使用该测试设备和测试方法对其执行测试的半导体设备。
背景技术
随着电子工业和用户需求的快速发展，电子设备已经变得更紧凑，更复杂，并且支持更大的容量。因此，包括在电子设备中的半导体设备的测试变得更加复杂。举例说明，在生产测试环境中，包括数十或数百个晶片管芯或半导体封装的半导体设备可以作为被测设备(DUT)被同时测试。此外，当被测设备(DUT)对应于多通道和/或高容量存储器设备时，峰值噪声和/或峰值功耗可能随着工作电流增加到几十安培(A)而过大。
发明内容
本发明构思提供了测试设备和测试方法，其能够降低由于测试环境中的峰值噪声和/或峰值功耗而导致的测试性能劣化，并且本发明构思提供了使用该测试设备和测试方法对其执行测试的半导体设备。
根据本发明的一些实施例，提供了一种测试设备，其包括测试安装电路和测试逻辑器件。测试安装电路上安装有多个半导体设备作为相应的被测设备。这些被测设备中的每一个被测设备中包括对应的延迟控制电路和要测试的目标电路。电耦接到测试安装电路的测试逻辑器件被配置为生成测试输入，通常将测试输入并行地提供给多个被测设备内的延迟控制电路。这些延迟控制电路可以至少包括第一延迟控制电路和第二延迟控制电路，其被配置为在相对于彼此异相的相应的第一测试时间间隔和第二测试时间间隔期间向对应的第一目标电路和第二目标电路传递测试输入。具体地，第一延迟控制电路和第二延迟控制电路可以从测试逻辑器件同时接收相同的测试输入，但在不同的时间将测试输入提供给第一目标电路和第二目标电路，使得在使用测试输入在第二目标电路内开始第二测试模式之前或之后，使用测试输入在第一目标电路内开始第一测试模式。
在本发明的一些实施例中，第一延迟控制电路可以包括定时控制电路，该定时控制电路使得通过第一延迟控制电路向第一目标电路传递测试输入延迟可编程的第一延迟量。另外，该第一延迟控制电路可以被配置为当通过第一延迟控制电路传递由第一目标电路生成的输出测试数据时，绕过定时控制电路。在本发明的又一些实施例中，第一延迟控制电路可以包括第一定时控制电路，该第一定时控制电路使得通过第一延迟控制电路向第一目标电路传递测试输入的多个部分延迟对应的多个不同的延迟量。
根据本发明的又一些实施例，对半导体设备进行测试的方法包括：向测试安装电路提供测试输入，该测试安装电路上安装有多个相同的半导体设备作为被测设备，被测设备中分别包括对应的延迟控制电路和目标电路。然后，从测试安装电路向多个被测设备内的多个延迟控制电路传递测试输入。接下来，以分阶段的非同步方式从多个延迟控制电路向对应的要测试的多个目标电路传递测试输入，使得在使用测试输入在目标电路中的第二目标电路内开始第二测试模式之前或之后，使用测试输入在目标电路中的第一目标电路内开始第一测试模式。根据本发明的这些实施例中的一些实施例，传递包括：以分阶段的非同步方式从所有多个延迟控制电路向所有对应的要测试的多个目标电路传递测试输入，使得相对于所有其他目标电路用相同的测试输入以非同步方式对多个目标电路中的每一个进行测试。另外，被测设备内的延迟控制电路可以向测试输入提供可编程的延迟。另外，从测试安装电路传递测试输入可以包括：从测试安装电路并行地向多个被测设备内的多个延迟控制电路传递测试输入。
根据本发明的另一实施例，提供了一种测试设备，包括：被测设备(DUT)安装电路，其上安装有多个半导体设备作为DUT；以及测试逻辑器件，被配置为生成提供给多个半导体设备中的目标电路的测试输入，并基于来自多个半导体设备的测试输出来确定DUT是否有缺陷。测试逻辑器件可以被配置为并行地向多个半导体设备提供测试输入，并且向多个半导体设备中的一些半导体设备中的目标电路传送测试输入的时刻不同于向多个半导体设备中的其他一些半导体设备中的目标电路传送测试输入的时刻。
根据本发明构思的另一实施例，提供了一种半导体设备，包括：延迟控制电路，被配置为在测试模式下接收从外部测试逻辑器件提供的测试输入，使测试输入延迟，并输出延迟的测试输入；以及目标电路，被配置为从延迟控制电路接收延迟的测试输入。延迟控制电路被配置为根据在测试模式下响应于延迟控制信号而设置的延迟量来使测试输入延迟。根据本发明的另一实施例，提供了一种对半导体设备进行测试的方法，该半导体设备包括具有可编程的延迟量的延迟控制电路。该方法可以包括：在测试模式下响应于延迟控制信号来设置延迟控制电路的延迟量；从外部测试逻辑器件接收测试输入；根据设置的延迟量对所接收的测试输入执行延迟处理；以及将延迟的测试输入发送给半导体设备中的目标电路。可以根据设置的延迟量来调整向目标电路传送测试输入的时刻。
附图说明
从下面结合附图进行的详细描述中，将更清楚地理解本发明构思的实施例，在附图中：
图1是根据本发明构思的示例实施例的测试设备的框图；
图2和图3是示出了在半导体设备中提供的延迟控制电路的示例的框图；
图4A和图4B是示出了根据本发明构思的实施例的可测试性设计(DFT)电路的示例的示意图；
图5和图6是根据本发明构思的示例实施例的对半导体设备进行测试的方法的流程图；
图7A和图7B是示出了根据本发明构思的示例实施例的半导体晶片的测试操作的示例的视图；
图8和图9是分别示出了布置在测试板上的多个被测设备(DUT)的组设置的示例和使测试输入延迟的示例的示意图；
图10和图11是示出了根据各种方法设置DUT的延迟量的示例的框图；
图12是示出了将根据本发明构思的示例实施例的半导体设备实现为高带宽存储器(HBM)的示例的框图；
图13和图14是示出了根据本发明构思的示例实施例的延迟控制电路的示例的电路图；以及
图15是示出了将根据本发明构思的示例实施例的半导体设备实现为存储器设备的示例的框图。
具体实施方式
现在将参考附图更全面地描述本发明，在附图中示出了本发明的优选实施例。然而，本发明可以以许多不同的形式来体现，并且不应当被解释为受限于本文中所阐述的实施例；相反，提供这些实施例，使得本公开将是全面且完整的，并且将把本公开的范围完全传达给本领域的技术人员。贯穿附图，相似的附图标记指代相似的元件。
应理解，尽管本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一个区域、层或部分加以区分。因此，在不脱离本发明的教导的情况下，以下讨论的第一元件、组件、区域、层或者部分可以被称为第二元件、组件、区域、层或者部分。
本文中所使用的术语仅是出于描述特定实施例的目的，而不意在限制本发明。如本文中使用的，单数形式“一”、“一个”和“所述”意在还包括复数形式，除非上下文另外明确地指示。还应理解，当在本说明书中使用时，术语“包含”、“包括”、“具有”及其变体表明存在所陈述的特征、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其他特征、步骤、操作、元件、组件和/或其组合。相反，当在本说明书中使用时，术语“由……组成”表明所陈述的特征、步骤、操作、元件和/或组件，并排除附加的特征、步骤、操作、元件和/或组件。
除非另外定义，否则本文中所使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。还应理解，诸如在常用词典中定义的术语之类的术语应被解释为具有与其在相关技术的上下文中的含义相一致的含义，而不应将其解释为理想的或过于正式的含义，除非本文中明确地如此定义。
图1是根据本发明构思的示例实施例的测试设备100的框图。参考图1，用于对半导体设备进行测试的测试设备100可以包括测试器(或测试逻辑器件)110和要测试的至少一个被测没备(DUT)。在实施例中，测试设备100可以包括测试板，并且测试板可以包括DUT安装电路120，在DUT安装电路120上安装了多个DUT。虽然图1示出了测试逻辑器件110安装在测试板上的示例，但是本发明构思的实施例不限于此。例如，测试逻辑器件110可以被定义为位于测试板外部。
DUT安装电路120可以包括多个插口(未示出)，在多个插口上分别安装了多个半导体设备121_1至121_N作为DUT。尽管图1中未示出，但是测试设备100还可以包括：通信设备(未示出)，用于与请求测试的外部主机进行通信；存储器(未示出)，用于临时存储与各种测试有关的各种类型的信息；以及电源电路(未示出)，用于向在测试设备100中提供的各种设备供电。另外，可以对根据本发明构思的示例实施例的测试设备100进行不同地定义。例如，在图1中，可以将除了多个半导体设备121_1至121_N之外的组件定义为构成测试设备100。
根据实施例，可以将测试逻辑器件110实现为半导体芯片，例如现场可编程门阵列(FPGA)、专用集成电路(ASIC)或应用处理器(AP)，并且可以根据并行通信方法，向半导体设备121_1至121_N发送各种信息并从半导体设备121_1至121_N接收各种信息。例如，测试逻辑器件110可以通过多个通道向DUT安装电路120提供测试输入，并且DUT安装电路120中的多个半导体设备121_1至121_N可以从测试逻辑器件110并行地接收测试输入。
用于确定半导体设备是否有缺陷的测试过程可以在半导体工艺的各种阶段执行，并且可以包括例如晶片级测试和晶片级测试之后的测试。晶片级测试可以对应于在晶片级针对各个半导体管芯的测试。晶片级测试之后的测试可以是在执行封装之前针对半导体管芯的测试，或者可以是针对半导体封装(其中封装有一个半导体管芯(或半导体芯片))的测试。针对半导体封装的测试可以是针对包括多个半导体芯片在内的半导体封装的测试。根据实施例，当图1中所示的测试设备100是用于执行晶片级测试的设备时，多个半导体设备121_1至121_N可以分别对应于形成在半导体品片上的多个半导体管芯，并且DUT安装电路120可以是其上放置有半导体晶片的没备。备选地，当图1中所示的测试设备100是用于对半导体封装进行测试的设备时，安装在DUT安装电路120上的半导体设备121_1至121_N中的每一个可以是半导体封装。
半导体设备121_1至121_N可以是执行各种功能的设备。例如，半导体设备121_1至121_N中的每一个可以是包括存储器单元阵列的存储器设备。例如，存储器设备可以是动态随机存取存储器(DRAM)，例如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率(LPDDR)SDRAM、图形双倍数据速率(GDDR)SDRAM或Rambus动态随机存取存储器(RDRAM)。备选地，存储器设备可以对应于非易失性存储器，例如闪存、磁RAM(MRAM)、铁电RAM(FeRAM)、相变RAM(PRAM)或电阻RAM(ReRAM)。
根据实施例，可以将来自测试逻辑器件110的测试输入Input_1至Input_M并行地提供给DUT安装电路120中的半导体设备121_1至121_N。半导体设备121_1至121_N中的每一个可以包括延迟控制电路122。延迟控制电路122可以使所接收的测试输入延迟并将延迟的测试输入提供给半导体设备中的目标电路(未示出)。例如，参考作为第一半导体的半导体设备121_1，延迟控制电路122可以接收第一测试输入(即，测试输入Input_1)并使第一测试输入延迟，并且将延迟的第一测试输入发送给第一半导体设备(即，半导体设备121_1)中的目标电路。
根据实施例，多个半导体设备121_1至121_N可以根据不同的延迟量来使相应的测试输入延迟。因此，向DUT安装电路120并行地(或同时地)提供测试输入Input_1至Input_M，而多个半导体设备121_1至121_N可以在不同的时间点向相应的内部目标电路提供相应的测试输入。因此，可以在不同的时刻对多个半导体设备121_1至121_N执行测试，从而分散可能由同时测试而导致的较大的峰值噪声，并因此可以防止DUT的特性在并行测试环境中劣化。
根据实施例，测试输入Input_1至Input_M的数量可以等于半导体设备121_1至121_N的数量。测试输入Input_1至Input_M的数量可以大于或小于半导体设备121_1至121_N的数量。例如，当向半导体设备121_1至121_N中的每一个提供一个测试输入时，测试输入Input_1至Input_M的数量可以等于半导体设备121_1至121_N的数量。当将半导体设备121_1至121_N分类成多个组并针对每个组提供相同的测试输入时，测试输入Input_1至Input_M的数量可以小于半导体设备121_1至121_N的数量。当半导体设备121_1至121_N中的每一个包括通过独立接口通信的多个通道并且向每个通道提供单独的测试输入时，测试输入Input_1至Input_M的数量可以大于半导体设备121_1至121_N的数量。
根据实施例，半导体设备121_1至121_N中的每一个内的延迟控制电路122可以根据可编程的延迟量来使测试输入延迟。举例说明，半导体设备121_1至121_N中的每一个可以包括用于生成延迟控制信号的元件(其中延迟控制信号用于设置延迟控制电路122的延迟量)，并且可以在测试操作模式期间，根据设置的延迟量来使测试输入延迟。在该测试操作模式下，测试逻辑器件110可以向半导体设备121_1至121_N提供延迟控制信号Ctrl_delay，并且半导体设备121_1至121_N中的每一个可以响应于延迟控制信号Ctrl_delay来设置延迟量。
根据实施例，当半导体设备121_1至121_N的延迟控制电路122的延迟量被不同地设置时，向半导体设备121_1至121_N的目标电路提供测试输入Input_1至Input_M的时刻可以彼此不同，因此对半导体设备121_1至121_N执行测试的时刻可以彼此不同。
可以将多个半导体设备121_1至121_N分类成一个或多个组，并且每个组可以包括一个或多个半导体设备。此外，当延迟控制电路122的延迟量以组为基础被不同地设置时，可以将测试输入同时提供给属于同一组的半导体设备的目标电路。例如，属于同一组的半导体设备的延迟控制电路122可以根据相同的延迟量来使测试输入延迟。另一方面，属于不同组的半导体设备的延迟控制电路122可以根据不同的延迟量来使测试输入延迟。
当任何一个半导体设备包括如上所述的用于通过独立接口接收测试输入的多个通道时，可以在不同的时刻对半导体设备121_1至121_N中的每一个的多个通道执行测试。在实施例中，半导体设备121_1至121_N中的每一个可以包括分别与多个通道相对应的多个延迟控制电路122和分别与多个延迟控制电路122相对应的目标电路，并且多个通道的延迟控制电路122可以根据不同的延迟量来使测试输入延迟。
根据上述实施例，可以防止当在并行测试环境中操作时可能消耗大量电流的半导体设备121_1至121_N同时执行相同的操作。因此，可以降低测试设备100的峰值电流和峰值噪声，并且可以防止DUT的特性在测试环境中劣化。另外，由于从测试逻辑器件110的角度来看，不需要为每个半导体设备顺序地提供测试输入Input_1至Input_M，所以可以防止测试速度在并行测试环境中劣化。
当半导体设备121_1至121_N使用测试输入Input_1至Input_M顺序地执行过程操作时，测试逻辑器件110可以从DUT安装电路120的半导体设备121_1至121_N顺序地接收测试结果，并且可以基于逻辑过程来确定半导体设备121_1至121_N是否有缺陷。例如，测试逻辑器件110可以基于确定提供给半导体设备121_1至121_N的测试输入Input_1至Input_M的图样(pattern)与从半导体设备121_1至121_N提供的测试输出的图样是否相同来确定半导体设备121_1至121_N是否有缺陷。
图2和图3是示出了在半导体设备中提供的延迟控制电路的示例的框图。参考图2，半导体设备200A可以包括接收测试输入的目标电路220A和上述延迟控制电路。延迟控制电路还可以被称为可测试性设计(DFT)电路210A，其是用于管理半导体设备200A中的测试操作的电路。如图2所示，经由DFT电路210A向目标电路220A发送(例如，来自外部测试逻辑器件的)测试输入Input。
DFT电路210A可以包括用于从外部测试逻辑器件接收测试输入Input的缓冲器电路(例如，DFT缓冲器211A)和用于接收由DFT缓冲器211A提供的测试输入Input并使接收的测试输入Input延迟的定时控制电路212A。目标电路220A还可以包括用于接收延迟的测试输入的缓冲器221A，并且缓冲器221A可以将延迟的测试输入提供给半导体没备200A中的另一个电路块(未示出)。举例说明，当半导体设备200A对应于其中包括存储器单元阵列的存储器设备时，延迟的测试输入可以具有要存储在存储器单元阵列中的图样，并且可以被提供给存储器单元阵列。
根据实施例，定时控制电路212A可以包括可编程的延迟电路，并且可以通过诸如熔丝切割之类的各种方法来对定时控制电路212A的延迟量进行编程。例如，可以在半导体设备200A中提供用于根据模式生成延迟控制信号的控制逻辑器件(未示出)，并且可以在测试模式下基于控制逻辑器件的控制来设置定时控制电路212A的延迟量。当上述外部测试逻辑器件向半导体设备200A提供延迟控制信号时，可以设置定时控制电路212A的延迟量。
举例说明，可以批量生产大量半导体设备200A，可以在大量半导体设备200A中的每一个中提供DFT电路210A，并且可以在测试模式下向半导体设备200A提供不同的延迟控制信号。因此，安装在一个测试板上的多个半导体设备200A的测试输入Input的延迟量可以被不同地设置，因此可以不同地调整向多个半导体设备200A中的目标电路220A传送测试输入Input的时刻。因此，当在并行测试环境中执行测试操作时，可以在不同的时刻对多个半导体设备200A执行测试，而不管何时从外部测试逻辑器件应用测试输入Input。如果根据上述示例将多个半导体设备200A设置为一组并在同一时刻对同一组中的半导体设备200A执行测试，则可以在同一组半导体设备200A的定时控制电路212A中设置相同的延迟量。另一方面，对于不同组中的半导体设备200A，可以为各组设置不同的延迟量。
半导体设备200A可以使用接收到的测试输入Input执行信号处理，并将处理结果作为测试输出Output提供给外部测试逻辑器件。举例说明，DFT缓冲器211A可以包括输入缓冲器和发送缓冲器，并且可以经由定时控制电路212A将由输入缓冲器接收的测试输入Input提供给目标电路220A，而来自目标电路220A的测试输出可以提供给DFT缓冲器211A而不经过定时控制电路212A。
尽管在图2中示出了目标电路220A(向该目标电路220A提供测试输入Input)包括缓冲器221A的示例，但是目标电路220A可以被不同地定义。举例说明，当半导体设备200A对应于存储器设备时，可以经由缓冲器221A将测试输入Input提供给与存储器设备中的存储器操作有关的各种电路块，并且目标电路220A可以被定义为包括各种电路块。举例说明，根据定时控制电路212A的延迟处理，可以调整向各种电路块中的至少一些电路块提供测试输入Input的时刻。
图3中示出了一个半导体设备200B包括多个通道的示例。
参考图3，半导体设备200B可以包括DFT电路210B和目标电路220B，并且可以经由DFT电路210B将来自外部测试逻辑器件的测试输入提供给目标电路220。另外，DFT电路210B可以包括DFT缓冲器211B和定时控制电路212B。假设半导体设备200B包括A个通道，目标电路220B可以包括第一通道缓冲器221B_1至第A个通道缓冲器221B_A。
尽管图3示出了经由DFT缓冲器211B向定时控制电路212B提供一个测试输入Input，并且定时控制电路212B将测试输入Input分流并向第一通道缓冲器221B_1至第A个通道缓冲器221B_A提供测试输入Input的示例，但是本发明构思的实施例不限于此。例如，DFT电路210B可以包括多个DFT缓冲器211B，外部测试逻辑器件可以向DFT电路210B提供分别与多个通道相对应的多个测试输入Input，并且定时控制电路212B可以对多个测试输入Input执行延迟处理操作。例如，可以将不同的延迟量应用于多个测试输入Input，并且可以在不同的时刻将多个测试输入Input分别提供给目标电路220B的第一通道缓冲器221B_1至第A个通道缓冲器221B_A。
可以将提供给第一通道缓冲器221B_1至第A个通道缓冲器221B_A的测试输入Input独立地发送给包括在多个通道中的电路块。例如，当测试输入Input对应于要写入存储器单元阵列的图样时，可以在不同的时刻将测试输入Input提供给多个通道中所提供的存储器单元阵列。
图4A和图4B是示出了根据本发明构思的实施例的DFT电路的示例的示意图。图4A示出了经由不同的焊盘接收测试模式下的测试输入和正常模式下的正常输入的情况。另一方面，图4B示出了经由相同的焊盘接收测试输入和正常输入的情况。
参考图4A，半导体设备可以包括第一输入/输出缓冲器IO Buf_N和第二输入/输出缓冲器IO Buf_T，第一输入/输出缓冲器IO Buf_N用于在正常模式下经由第一焊盘PAD1接收正常输入，第二输入/输出缓冲器IO Buf_T用于在测试模式下经由第二焊盘PAD2接收测试输入。尽管在图4A中示出了用于接收正常输入的一个第一焊盘(即，第一焊盘PAD1)和用于接收测试输入的一个第二焊盘(即，第二焊盘PAD2)，但是半导体设备可以包括用于接收正常输入的多个第一焊盘和用于接收测试输入的多个第二焊盘。举例说明，半导体设备可以通过外部存储器控制器和第一焊盘PAD1发送和接收信息，并且可以通过测试器(或测试逻辑器件)和第二焊盘PAD2发送和接收信息。
根据实施例，延迟控制电路Delay Ctrl可以放置在经由第二输入/输出缓冲器IOBuf_T发送测试输入的路径上，并且可以在测试模式下响应于延迟控制信号来设置延迟控制电路Delay Ctrl的延迟量。如上所述，可以在测试模式下响应于来自外部测试逻辑器件或半导体设备中的控制逻辑器件的延迟控制信号来设置延迟控制电路Delay Ctrl的延迟量。
可以在将测试输入提供给目标电路之后的某个延迟时间以后生成测试输出。根据实施例，可以经由第二焊盘PAD2向外部发送测试输出，而不通过延迟控制电路Delay Ctrl。
参考图4B，半导体设备的输入/输出缓冲器IO Buf可以在正常模式下经由焊盘PAD接收正常输入。另外，输入/输出缓冲器IO Buf可以在测试模式下经由焊盘PAD接收测试输入。在半导体设备的测试模式下，可以根据上述实施例设置延迟控制电路Delay Ctrl的延迟量，并且可以通过延迟控制电路Delay Ctrl向目标电路提供测试输入。
输入/输出缓冲器IO Buf可以用于在正常模式下接收正常输入，并且可以无延迟地将正常输入提供给目标电路。根据实施例，延迟控制电路Delay Ctrl可以接收模式控制信号Ctrl_mode，并且可以根据模式控制信号Ctrl_mode启用或禁用延迟操作。在示例中，可以在半导体设备中生成模式控制信号Ctrl_mode，并且在正常模式下，模式控制信号Ctrl_mode可以包括用于禁用延迟控制电路Delay Ctrl的信息，因此可以不将延迟处理应用于正常输入。此外，在实施例中，延迟控制电路Delay Ctrl可以包括应用了延迟的发送路径(第一路径)和未应用延迟的发送路径(第二路径)，并且可以响应于模式控制信号Ctrl_mode，经由第一路径发送测试输入或经由第二路径发送正常输入。
图5和图6是根据本发明构思的示例实施例的对半导体设备进行测试的方法的流程图。参考图5，可以在半导体设备的制造过程中执行晶片级测试和/或晶片级测试之后的测试，使得半导体设备可以基于来自外部测试器的控制进入测试模式(操作S11)。另外，半导体设备可以包括用于对测试输入执行延迟处理的延迟控制电路，并且可以响应于延迟控制信号对延迟控制电路的延迟量进行编程。举例说明，在测试模式下，半导体设备可以从外部测试器接收延迟控制信号，并可以响应于延迟控制信号来设置延迟控制电路的延迟量(操作S12)。举例说明，当批量生产多个半导体设备并且多个半导体设备由同一测试器测试(或安装在同一测试板上)时，应用于多个半导体设备的延迟量可以彼此不同。
在设置了延迟量之后，半导体设备可以从外部测试器接收测试输入并对接收到的测试输入执行延迟处理(操作S13)。可以将延迟的测试输入发送给半导体设备中的目标电路(操作S14)。举例说明，目标电路可以对应于一种或多种不同类型的电路块，并且当半导体设备是存储器设备并且测试输入具有要写入存储器单元阵列的图样信息时，可以经由数据输入缓冲器将延迟的测试输入提供给存储器单元阵列。
此外，根据上述实施例，可以基于延迟控制信号为要由同一测试器测试的多个半导体设备设置不同的延迟量，因此即使将来自测试器的测试输入同时提供给多个半导体设备，多个半导体设备也可以在不同的时刻执行用于测试的信号处理。
图6示出了根据本发明构思的实施例用于测试操作的测试设备的操作的示例。测试设备可以包括用于生成测试输入的测试逻辑器件和其上分别安装有多个半导体设备作为DUT的DUT安装电路。在图6的操作示例中，示出了第一DUT和第二DUT。
测试逻辑器件可以并行地输出多个测试输入以测试多个DUT(操作S21)，并且可以将多个测试输入同时提供给DUT安装电路。举例说明，可以将第一测试输入提供给第一DUT，并且可以将第二测试输入提供给第二DUT，并且将第一测试输入提供给第一DUT的时刻和将第二测试输入提供给第二DUT的时刻可以基本相同。
第一DUT可以在内部对第一测试输入执行延迟处理，然后将第一测试输入提供给第一DUT的目标电路(操作S22)。另外，第二DUT可以在内部对第二测试输入执行延迟处理，并且可以根据在内部对第二测试输入执行延迟处理的结果，在将第一测试输入提供给第一DUT的目标电路之后的第一延迟以后，将第二测试输入提供给第二DUT的目标电路(操作S23)。也就是说，第一DUT中的延迟量与第二DUT中的延迟量之差可以对应于第一延迟。
第一DUT可以通过使用第一测试输入来执行内部信号处理，并且可以将来自第一DUT的第一测试结果提供给测试逻辑器件(操作S24)。另外，可以在将第一测试结果提供给测试逻辑器件之后的第二延迟以后，将来自第二DUT的第二测试结果提供给测试逻辑器件(操作S25)。也就是说，从测试逻辑器件的角度来看，尽管同时向第一DUT和第二DUT提供第一测试输入和第二测试输入，但是可以生成与第二延迟相对应的从第一DUT接收到测试结果的时刻与从第二DUT接收到测试结果的时刻之差。
测试逻辑器件可以通过使用包括第一测试结果和第二测试结果在内的多个测试结果来确定安装在DUT安装电路上的DUT是否有缺陷(操作S26)。
图7A和图7B是示出了根据本发明构思的示例实施例的针对半导体晶片的测试操作的示例的视图。参考图7A，在半导体晶片上通过半导体制造工艺制造的多个半导体管芯可以布置成阵列，并且在晶片级的测试操作中，多个半导体管芯中的每一个可以构成DUT。举例说明，半导体管芯中的每一个可以具有接触焊盘(未示出)，接触焊盘用于将内部电路电连接到外部设备。此外，尽管在图7A中未示出，但是可以在半导体管芯中的每一个中形成根据上述实施例的用于对测试输入执行延迟处理的延迟控制电路。
参考图7B，根据本发明构思的示例实施例的测试设备300可以包括用于在晶片级执行测试的探针卡310，并且可以在探针卡310的一侧布置可以与半导体管芯的接触焊盘电接触的引脚312。另外，根据本发明构思的示例实施例的测试设备300可以包括各种组件，并且例如在测试设备300中还可以包括作为测试对象形成在半导体晶片320中的多个半导体管芯。半导体晶片320可以放置在晶片探测器上，并且晶片探测器可以调整半导体晶片320的位置，使得半导体晶片320的接触焊盘电接触探针卡310的引脚312。
探针卡310可以具有扁平结构，该扁平结构包括第一表面和第二表面，在第一表面上布置有上述引脚，在第二表面上形成有逻辑电路。举例说明，探针卡310可以用印刷电路板实现，并且测试逻辑器件311可以在第二表面中或靠近第二表面来实现。
根据本发明构思的示例实施例，探针卡310的测试逻辑器件311可以控制对形成在半导体晶片320中的多个半导体管芯的测试操作。举例说明，探针卡310的测试逻辑器件311可以向半导体管芯提供延迟控制信号，该延迟控制信号用于调整向目标电路发送提供给半导体管芯的测试输入的时刻。根据实施例，可以将形成在半导体晶片320中的多个半导体管芯分类成多个组，并且可以为多个组设置不同的延迟量。半导体管芯中的每一个可以包括多个通道，并且可以为多个通道设置不同的延迟量。
图8和图9是分别示出了布置在测试板上的多个DUT的组设置的示例和使测试输入延迟的示例的示意图。参考图8，在测试设备400A中提供的测试板上分别安装多个半导体设备作为DUT。将多个半导体设备分类成第一组Group 1至第B组Group B，第一组Group 1至第B组Group B中的每一个可以包括多个半导体设备。在图8的示例中，第一组Group 1至第B组Group B包括相同数量的半导体设备。然而，本发明构思的实施例不限于此。例如，第一组Group 1至第B组Group B可以包括不同数量的半导体设备。在图8中，要测试的DUT可以是半导体管芯或半导体封装。
图9示出了向安装在图8的测试板上的多个DUT中的目标电路发送测试输入的时刻。举例说明，测试器(或测试逻辑器件)可以向多个半导体设备提供具有一个或多个比特信息的比特流作为测试输入，并且将测试输入提供给多个半导体设备的时刻可以基本相同。也就是说，测试器可以在并行测试环境中同时向多个半导体设备提供测试输入。
根据实施例，第一组Group 1中的半导体设备的延迟控制电路可以根据第一延迟量Delay 1使测试输入延迟，并且第二组Group 2中的半导体设备的延迟控制电路可以根据第二延迟量Delay 2使测试输入延迟。类似地，第B组Group B中的半导体设备的延迟控制电路可以根据第B个延迟量Delay B来使测试输入延迟。应用了延迟并提供给目标电路的测试输入可以被称为有效比特流，该有效比特流被有效地提供以用于测试。
图10和图11是示出了根据各种方法设置针对DUT的延迟量的示例的框图。图10示出了为DUT设置不同的延迟量的示例，并且图11示出了为一个DUT中的通道设置不同的延迟量的示例。
参考图10中的测试设备400B，在测试板上分别安装多个半导体设备作为DUT。例如，尽管图10示出了以矩阵形式布置多个半导体设备的示例，但是多个半导体设备可以以各种形式布置在测试板上。如图10所示，多个半导体设备可以布置成I行J列，因此可以在测试板上安装I*J个半导体设备，并且可以为I*J个半导体设备设置不同的延迟量Delay 1至Delay I*J。因此，即使在并行测试环境中在相同的时间点向安装在测试板上的I*J个半导体设备提供测试输入，测试输入也可以在基本上不同的时间点传送给I*J个半导体设备中的目标电路，因此可以在不同的时间点执行针对I*J个半导体设备的测试。
参考图11的测试设备400C，在测试板上分别安装多个半导体设备410C作为DUT，半导体设备410C中的每一个可以包括多个通道CH 1至CH A。根据上述实施例，可以将提供给任何一个半导体设备410C的测试输入提供给半导体设备410C中的多个通道CH 1至CH A，并且可以为多个通道CH 1至CH A不同地设置测试输入的延迟量。图11示出了为第一通道(即，通道CH 1)设置第一延迟量Delay 1，为第二通道(即，通道CH 2)设置第二延迟量Delay 2，并且为第A个通道(即，通道CH A)设置第A个延迟量Delay A的示例。因此，在半导体设备410C中的任何一个中，即使在相同的时间点向多个通道CH 1至CH A提供测试输入，测试输入也可以在不同的时间点传送给多个通道CH 1至CH A的目标电路。
图12是示出了将根据本发明构思的示例实施例的半导体设备实现为高带宽存储器(HBM)500的示例的框图。参考图12，HBM 500可以包括多个半导体管芯，例如，逻辑管芯(或缓冲器管芯)510和包括存储器单元阵列521在内的一个或多个核心管芯520。HBM 500可以通过包括具有独立接口的多个通道CH 1至CH 8而具有增加的带宽，图12示出了HBM 500包括四个核心管芯520并且四个核心管芯520中的每一个包括两个通道的示例。然而，可以不同地改变核心管芯520的数量和通道CH 1至CH 8的数量。
逻辑管芯510可以包括硅通孔(TSV)区域511、物理(PHY)区域512和直接访问区域513。逻辑管芯510还可以包括用于控制HBM 500中的整体操作的控制逻辑器件(未示出)，并且可以响应于来自外部控制器的命令来执行例如内部控制操作。另外，根据上述实施例，在逻辑管芯510中还可以包括用于使测试输入延迟的延迟控制电路514。
TSV区域511对应于形成用于与核心管芯520的通信的TSV的区域。PHY区域512可以包括用于与外部控制器进行通信的多个输入和输出电路，并且直接访问区域513可以在针对HBM 500的测试模式下经由位于HBM 500的外表面上的导电装置直接与外部测试器进行通信。可以经由直接访问区域513和TSV区域511将从外部测试器提供的各种信号提供给核心管芯520。可以经由直接访问区域513将来自外部测试器的测试输入提供给延迟控制电路514，并且可以经由TSV区域511将延迟的测试输入提供给核心管芯520。
根据本发明构思的示例实施例，HBM 500可以安装在测试板上并在测试模式下接收测试输入，举例说明，可以在测试板上安装多个HBM 500。延迟控制电路514可以接收为多个通道CH 1至CH 8共同提供的测试输入，使测试输入延迟，然后将延迟的测试输入提供给多个通道CH 1至CH 8。在另一实施例中，延迟控制电路514可以接收分别为多个通道CH 1至CH 8提供的测试输入，并且可以通过对测试输入的延迟操作输出延迟的测试输入。
根据又一实施例，可以在不同的时刻向包括在多个通道CH 1至CH 8中的目标电路提供测试输入。可以将多个通道CH 1至CH 8分类成多个通道组，并且可以针对通道组在不同的时刻向目标电路提供测试输入。例如，针对第一核心管芯Core Die1和第二核心管芯Core Die2，可以向第一核心管芯Core Die1的第一通道和第三通道(即，通道CH1和CH3)的目标电路提供测试输入，然后向第二核心管芯Core Die2的第二通道和第四通道(即，通道CH2和CH4)的目标电路提供测试输入。作为各种示例实施例，可以向通道CH 1至CH 8的目标电路提供测试输入，而不管堆叠在逻辑管芯510上的多个核心管芯的堆叠顺序如何。
图13和图14是示出了根据本发明构思的示例实施例的延迟控制电路的示例的电路图。参考图13，半导体设备600A可以包括延迟控制电路和目标电路630A，并且延迟控制电路可以包括DFT缓冲器610A和定时控制电路620A。另外，定时控制电路620A可以包括用于向目标电路630A发送测试输入的多个发送路径，并且可以将不同的延迟量应用于多个发送路径。另外，在定时控制电路620A中还可以包括多个开关SW1至SWC，以选择多个发送路径中的任何一个。
根据上述实施例，可以响应于延迟控制信号Ctrl_delay来控制多个开关SW1至SWC。举例说明，半导体设备600A可以通过在测试模式下选择性地接通多个开关SW1至SWC中的任何一个来设置测试输入的延迟量。例如，在半导体设备600A的测试模式下，可以根据来自测试逻辑器件的延迟控制信号Ctrl_delay来选择多个发送路径中的任何一个，从而可以调整测试输入的延迟量。
参考图14，半导体设备600B可以包括延迟控制电路和目标电路630B_1至630B_A，并且延迟控制电路可以包括DFT缓冲器610B和定时控制电路620B。图14示出了一个半导体设备600B包括多个通道CH 1至CH A的示例。如在图13的实施例中一样，定时控制电路620B包括多个发送路径，并且可以将不同的延迟量应用于多个发送路径。定时控制电路620B还可以包括多个开关块SW BLK 1至SW BLK A，其分别对应于多个通道CH 1至CH A，并且多个开关块SW BLK 1至SW BLK A可以由延迟控制信号Ctrl_delay控制。
根据示例实施例，可以不同地控制开关块SW BLK 1至SW BLK A在半导体设备600B的测试模式下的开关状态。因此，向多个通道CH 1至CH A的目标电路发送测试输入的路径可以彼此不同。因此，可以不同地调整向半导体设备600B的多个通道CH 1至CH A的目标电路提供测试输入的时刻。
图15是示出了将根据本发明构思的示例实施例的半导体设备实现为存储器设备700的示例的框图。参考图15，存储器设备700可以包括存储器单元阵列711、行解码器712和列解码器713，以执行存储数据和读取数据的存储器操作。存储器设备700还可以包括用于控制存储器设备700中的整体操作的控制逻辑器件720和用于临时存储输入/输出数据的数据缓冲器730。另外，存储器设备700还可以包括与存储器操作有关的各种其他组件，例如电压发生器、写入驱动器和读出放大器。
控制逻辑器件720可以根据来自存储器控制器(未示出)的各种信号来控制存储器操作。例如，控制逻辑器件720可以从存储器控制器接收地址ADD，向行解码器712提供用于选择存储器单元阵列711的字线的行地址，并且向列解码器713提供用于选择存储器单元阵列711的位线的列地址。另外，控制逻辑器件720可以包括命令解码器721，命令解码器721对来自存储器控制器的命令CMD进行解码以控制存储器设备700中的操作。
根据本发明构思的示例实施例，在针对存储器设备700的测试环境中，可以从测试逻辑器件向存储器设备700提供将与命令CMD和地址ADD相对应的信息，作为测试输入(例如，第一测试输入)。另外，可以将与数据DATA相对应的信息提供给存储器设备700，作为测试输入(例如，第二测试输入)。根据上述实施例，在测试环境中，可以经由DFT缓冲器和定时控制电路将第一测试输入和第二测试输入中的每一个提供给存储器设备700中的目标电路。举例说明，可以在通过DFT缓冲器741和定时控制电路742使第一测试输入延迟了一定延迟量之后，将第一测试输入提供给控制逻辑器件720，并且可以在通过DFT缓冲器751和定时控制电路752使第二测试输入延迟了一定延迟量之后，将第二测试输入提供给数据缓冲器730。
在测试模式下，存储器设备700可以使用第一测试输入和第二测试输入执行信号处理并生成测试输出，并将测试输出提供给外部测试逻辑器件。另外，存储器设备700可以分别经由命令地址(CA)缓冲器743和数据缓冲器753接收用于正常模式下的存储器操作的命令/地址CMD/ADD和数据DATA，并且可以将所接收的信号提供给存储器设备700中的电路块而无需延迟处理。图15示出了将用于在测试模式下接收各种类型的信息的焊盘和缓冲器与用于在正常模式下接收各种类型的信息的焊盘和缓冲器分开提供的配置。然而，如在如上所述的实施例中一样，存储器设备700可以具有在测试模式和正常模式下共享焊盘和缓冲器的配置。
虽然已经参考本发明构思的实施例具体示出和描述了本发明构思，但是应理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。