阅读说明：本技术 用于电力损耗恢复的电路及使用此电路的装置与其方法 (Circuit for power loss recovery and apparatus and method using the same ) 是由 欧伦麦克 金大铉 于 2018-08-17 设计创作，主要内容包括：本发明提供一种用于电力损耗恢复的电路及使用此电路的装置与其方法。电路包含但不限于：存储器电路,包含输出第一存储器输出电压的第一存储器元件以及输出第二存储器输出电压的第二存储器元件；逻辑比较器电路,连接到存储器电路,且包含将第一存储器输出电压与第一电源电压进行比较以产生第一逻辑比较器输出电压的第一逻辑比较器,以及将第二存储器输出电压与第二电源电压进行比较以产生第二逻辑比较器输出电压的第二逻辑比较器；以及逻辑电路,电连接到逻辑比较器电路且接收第一逻辑比较器输出电压及第二逻辑比较器输出电压以执行第一逻辑操作,第一逻辑操作经至少部分地使用以产生上电复位电压。(The invention provides a circuit for power loss recovery, a device using the circuit and a method thereof. Circuits include, but are not limited to: a memory circuit including a first memory element outputting a first memory output voltage and a second memory element outputting a second memory output voltage; a logic comparator circuit connected to the memory circuit and including a first logic comparator comparing the first memory output voltage with a first power supply voltage to generate a first logic comparator output voltage, and a second logic comparator comparing the second memory output voltage with a second power supply voltage to generate a second logic comparator output voltage; and a logic circuit electrically connected to the logic comparator circuit and receiving the first logic comparator output voltage and the second logic comparator output voltage to perform a first logic operation, the first logic operation being used at least in part to generate a power-on-reset voltage.)

用于电力损耗恢复的电路及使用此电路的装置与其方法

技术领域

本发明涉及一种电力损耗测试的技术，尤其涉及一种用于电力损耗恢复的电路及使用此电路的装置与其方法。

背景技术

电力损耗测试可为当芯片在装配线上或实验室中评估时制造的芯片或集成电路(integrated circuit；IC)所需通过的测试中的一个。举例来说，在电池组上运行的行动电话可能进行此测试。当芯片经历来自内部或外部电源的突然的电力损耗时，电力电平可能逐渐降低至某一电平但并非直接降至零，从而可能未触发上电复位(power on reset；POR)产生复位信号来复位芯片的电源电路。如果未触发POR来复位芯片，那么存储器元件可能处于未知状态。

如图1所示，在已触发POR 101之后，芯片的电源可从0伏变为正常偏压VCC。然而，假设芯片的电源如电力损耗区域102中所示突然下降，如果电源下降至低于最低阈值但不直接达到约0伏的电压以触发如死区区域103中所示的POR，那么芯片的存储器元件可能进入未知状态。死区区域103是指电源电压的范围，在所述范围内，将不保证存储器元件保持其记录状态，同时将不触发POR。

芯片将可能处于未知状态的原因是，当电源电平下降过慢时，存储器元件的记录状态丢失。当电源电平下降到死区区域103时，例如触发器、锁存器等存储器元件可能不能够保持其记录状态，且因此使得芯片进入未知状态。在芯片进入未知状态之后，芯片将可能出现故障，这是因为状态机将无法进入预期状态。因此，由电源进入死区区域103导致的芯片进入未知状态可能是需要解决的问题。

发明内容

本发明提供一种用于电力损耗恢复的电路及使用此电路的装置与其方法。

本发明揭示一种用于从电力损耗中恢复的电路，所述电路应包含但不限于：存储器电路，包含输出第一存储器输出电压的第一存储器元件及输出第二存储器输出电压的第二存储器元件；逻辑比较器电路，电连接到所述存储器电路，且包括将所述第一存储器输出电压与第一电源电压进行比较以产生第一逻辑比较器输出电压的第一逻辑比较器，以及将所述第二存储器输出电压与高于所述第一电源电压的第二电源电压进行比较以产生第二逻辑比较器输出电压的第二逻辑比较器；以及逻辑电路，电连接到所述逻辑比较器电路且接收第一逻辑比较器输出电压及第二逻辑比较器输出电压以执行第一逻辑操作，第一逻辑操作经至少部分地使用以产生上电复位电压。

本发明揭示一种使用用于从电力损耗中恢复的电路的电子装置，所述电子装置应包含但不限于：电源电路；以及电路，电连接到所述电源电路，用于从由来自所述电源电路的输出电压降导致的电力损耗中恢复，其中所述电路包含：存储器电路，具有输出第一存储器输出电压的第一存储器元件，以及输出第二存储器输出电压的第二存储器元件；逻辑比较器电路，电连接到所述存储器电路，且包含将所述第一存储器输出电压与从所述电源电路接收的第一电源电压进行比较以产生第一逻辑比较器输出电压的第一逻辑比较器，以及将所述第二存储器输出电压与从所述电源电路接收的且高于所述第一电源电压的第二电源电压进行比较以产生第二逻辑比较器输出电压的第二逻辑比较器；以及逻辑电路，电连接到所述逻辑比较器电路且接收第一逻辑比较器输出电压及所述第二逻辑比较器输出电压以执行第一逻辑操作，所述第一逻辑操作经至少部分地使用以产生上电复位电压，所述上电复位电压响应于来自所述电源电路的所述输出电压降而复位所述存储器电路。

本发明揭示一种供电子装置使用的用于从电力损耗中恢复的方法，所述方法应包含但不限于：从第一存储器元件接收第一存储器输出电压以及从第二存储器元件接收第二存储器输出电压；将所述第一存储器输出电压与从所述电源电路接收的第一电源电压进行比较以产生第一逻辑比较器输出电压；将所述第二存储器输出电压与从所述电源电路接收的且高于所述第一电源电压的第二电源电压进行比较，以产生第二逻辑比较器输出电压；通过使用所述第一逻辑比较器输出电压及所述第二逻辑比较器输出电压来执行第一逻辑操作；以及至少部分地基于用于响应于所述电源的电力损耗而复位所述电源的所述第一逻辑操作来产生上电复位电压。

为了使得本公开的前述特征和优点便于理解，下文详细描述带有附图的实施例。应理解，前文总体描述以及以下详细描述都是示例性的，并且意图提供对所要求保护的本公开的进一步说明。

附图说明

包含附图以便进一步理解本公开，且附图并入本说明书中并构成本说明书的一部分。附图示出了本公开的实施例，且与描述一起用于解释本公开的原理。

图1示出可能导致芯片发生故障的“死区”区域的现象。

图2以方块图示出用于从电子装置内的电源的电力损耗中恢复的电路的硬体。

图3示出如本公开所描述的供电子装置使用的用于从电源的电力损耗中恢复的方法。

图4示出供电子装置使用的用于从电源的电力损耗中恢复的方法的实施例。

图5示出根据本公开的实施例中的一个用于从电子装置内的电源的电力损耗中恢复的电路。

图6示出根据本公开的实施例中的一个用于从电子装置内的电源的电力损耗中恢复的另一电路。

图7示出通过使用根据本公开的实施例中图6的电路将电子装置的存储器状态从未知状态移到已知状态的现象图。

附图标记说明

101、702：上电复位

102：电力损耗区域

103、701：死区区域

200：电路

201：存储器电路

202：逻辑比较器电路

203：逻辑电路

S301-S305、S401-S405：步骤

501：第一存储器元件/存储器元件/虚拟存储器元件

501o：第一存储器输出电压/输出电压

502：第二存储器元件

502o：第二存储器输出电压/输出电压

503：第三存储器元件

503o：第三存储器输出电压/输出电压

504：第四存储器元件/存储器元件/虚拟存储器元件

504o：第四存储器输出电压/输出电压

511：第一逻辑比较器/比较器/第一逻辑比较器电路

511o：第一逻辑比较器输出电压/比较器输出电压/输出电压

512：第二逻辑比较器/第二逻辑比较器电路

512o：第二逻辑比较器输出电压/比较器输出电压/输出电压

513：第三逻辑比较器/第三逻辑比较器电路

513o：第三逻辑比较器输出电压/比较器输出电压/输出电压

514：第四逻辑比较器/比较器/第四逻辑比较器电路

514o：第四逻辑比较器输出电压/比较器输出电压/输出电压

521：第一逻辑操作电路/逻辑门

521o：第一逻辑操作电路输出

522：第二逻辑操作电路

522o：第二逻辑操作电路输出

523：第三逻辑操作电路/逻辑门

601：第一SR触发器

602：第二SR触发器

603：第三SR触发器

604：第四SR触发器

POR：上电复位/信号

PORb、DZ_POR、PWV_POR、PUMP_LEVEL_DETECTOR：信号

具体实施方式

现在将详细参考本公开的当前实施例。

在本公开中，描述一种适用于电子装置检测上述死区区域103以及从死区区域103导致的未知存储器元件状态恢复到已知存储器元件状态的方法及电路。当已检测到死区区域103时，将发布上电复位(power on reset；POR)以对电子装置的电源复位，从而恢复成已知状态。一种检测死区区域103的技术将包含将载入到存储器元件中的期望值与预定的电源电压值进行比较。

在电力开启的状态期间，将来自非易失性存储器的值载入到存储器元件中。这些值被称作DZD模式，且这些值为模拟电压，所述模拟电压可为例如用于使用比较器测试电源电压的高压、低压或带隙电压(bandgap voltage)。存储器元件可为例如锁存器、触发器、虚拟存储器等。上述DZD模式可为IC内部的硬连线或从外部电源载入到IC中。在已完成电力开启的序列之后，将来自存储器元件的值与可为预定值的电源电压进行比较。在正常操作状态下，将由比较器匹配这些值以产生匹配结果，且匹配结果不会触发POR。在电力损耗和/或存储器元件减值的情况下，当电源电压恢复时，匹配结果将有可能触发POR。在触发POR后，将启动电力开启的序列。

在一方面，本公开提供一种将解决上述从由来自电源电路的输出电压降导致的电力损耗中恢复的问题的电路。参看图2，电路将电连接到电源电路，且电路及电源电路均可设置在电子装置内。电路200将包含但不限于存储器电路201、逻辑比较器电路202、输出POR信号线的逻辑电路203等。

存储器电路201可包含但不限于输出第一存储器输出电压的第一存储器元件，以及输出第二存储器输出电压的第二存储器元件。电连接到存储器电路201的逻辑比较器电路202可包含但不限于将第一存储器输出电压与从电源电路接收的第一电源电压进行比较以产生第一逻辑比较器输出电压的第一逻辑比较器，以及将第二存储器输出电压与从电源电路接收的第二电源电压进行比较以产生第二逻辑比较器输出电压的第二逻辑比较器。电连接到逻辑比较器电路202的逻辑电路203将接收第一逻辑比较器输出电压及第二逻辑比较器输出电压以执行第一逻辑操作，所述第一逻辑操作经至少部分地使用以产生上电复位(POR)电压，所述上电复位电压响应于来自电源电路的输出电压降而复位存储器电路。

在一实施例中，第一存储器输出电压具有与第二存储器输出电压相反的二进位值，当电源在没有电力损耗的情况下正常操作时，第一存储器输出电压及第二存储器输出电压使得第一逻辑比较器输出电压及第二逻辑比较器输出电压输出相同的第一二进位值。然而，当电源经历由来自电源电路的输出电压降导致的电力损耗时，第一逻辑比较器输出电压及第二逻辑比较器输出电压中的至少一个输出与第一二进位值相反的第二二进位值。

在一实施例中，第一逻辑操作可为由第一逻辑操作电路执行的与非操作，所述操作在当电源在没有电力损耗的情况下正常操作时输出第二二进位值，而在电源经历由来自电源电路的输出电压降导致的电力损耗时输出第一二进位值。

在一实施例中，逻辑比较器电路202可另外包含但不限于：第三逻辑比较器，将第三存储器输出电压与从电源电路接收的第一电源电压进行比较以产生第三逻辑比较器输出电压；第四逻辑比较器，将第四存储器输出电压与第二电源电压进行比较以产生第四逻辑比较器输出电压；以及第二逻辑操作电路，接收第三逻辑比较器输出电压及第四逻辑比较器输出电压以对第三逻辑比较器输出电压及第四逻辑比较器输出电压执行第二逻辑操作，所述第二逻辑操作可例如为与非操作。

在一实施例中，逻辑电路203可另外包含但不限于第三逻辑操作电路，所述第三逻辑操作电路接收第一逻辑操作电路的与非操作以及第二逻辑操作电路的与非操作以执行第三逻辑操作，从而产生上电复位(POR)电压。

在一实施例中，存储器电路201的第一存储器元件可为电路专用的虚拟存储器元件(即，不用作处理器、控制器等使用的通用存储媒体)。或者，第一存储器元件可为由上电复位置位的第一SR触发器，且第二存储器元件可为由上电复位复位的第二SR触发器。

本公开还提供一种供具有电路200的电子装置使用用于从如本公开中描述的电源的电力损耗中恢复的方法。本公开将包含但不限于下文所描述的步骤。在步骤S301中，电路可从第一存储器元件接收第一存储器输出电压，且从第二存储器元件接收第二存储器输出电压。在步骤S302中，电路可将第一存储器输出电压与从电源电路接收的第一电源电压进行比较以产生第一逻辑比较器输出电压。在步骤S303中，电路可将第二存储器输出电压与从电源电路接收的第二电源电压进行比较以产生第二逻辑比较器输出电压。在步骤S304中，电路可通过使用第一逻辑比较器输出电压及第二逻辑比较器输出电压执行第一逻辑操作。在步骤S305中，电路可至少部分地基于用于响应于电源的电力损耗而复位存储器电路的第一逻辑操作来产生上电复位电压。

在一实施例中，第一存储器输出电压可具有与第二存储器输出电压相反的二进位值，当电源在没有电力损耗的情况下正常操作时，第一存储器输出电压及第二存储器输出电压使得第一逻辑比较器输出电压及第二逻辑比较器输出电压输出相同的第一二进位值。当电源经历由来自电源电路的输出电压降导致的电力损耗时，第一逻辑比较器输出电压及第二逻辑比较器输出电压中的至少一个可输出与第一二进位值相反的第二二进位值。

在一实施例中，第一逻辑操作可为与非操作，所述与非操作在当电源在没有电力损耗的情况下正常操作时输出第二二进位值，而在电源经历由来自电源电路的输出电压降导致的电力损耗时输出第一二进位值。

为了进一步阐明上述概念，本公开提供如图4至图6中公开的若干实施例及其对应书面描述。所述方法可包含但不限于下文所描述的步骤。在步骤S401中，电子装置将执行电力开启操作，其可包含打开电子装置、将电子装置从睡眠模式唤醒等。在步骤S402中，电子装置可任选地执行熔丝读取操作(fuse read operation)，其将允许电子装置取得用于比较的DZD模式。在步骤S403，电子装置将获得DZD模式。DZD模式可从步骤S402中的熔丝读取中获得。或者，DZD模式可预先存在，因为其可固线式至电子装置的电路或存储器元件。此外，DZD模式可替代地从例如中央处理单元(central processing unit；CPU)或外部控制器等外部电源获得。在步骤S404中，一旦获得DZD模式，电子装置会将DZD模式载入到例如虚拟存储器元件、锁存器、触发器等存储器元件中。或者，DZD模式可预先存在于存储器元件中或从外部电源编程到存储器元件中。在步骤S405中，电路应通过一或多个比较器将DZD模式与来自电源的预定电压值进行比较以产生POR信号。所述比较将是连续的，因为电路将保持监测死区区域103。一旦DZD模式与预定电压值之间的比较不产生期望值，所述过程将在步骤S401处继续，即会触发POR复位。

参看图5，电路可包含但不限于多个为存储器电路201的一部分的存储器元件501到存储器元件504、多个为逻辑比较器电路202的一部分的比较器511到比较器514以及多个为逻辑电路203的一部分的逻辑门521到逻辑门523。逻辑电路将被配置成响应于下降到特定阈值以下的电源电压(即，死区区域103)而产生POR。

多个存储器元件501到存储器元件504可为虚拟存储器元件，这意味着虚拟存储器元件不用作实际存储器，而是图5的电路专用以存储用于后续比较的DZD模式。虚拟存储器元件将包含输出第一存储器输出电压501o的第一存储器元件501、输出第二存储器输出电压502o的第二存储器元件502、输出第三存储器输出电压503o的第三存储器元件503以及输出第四存储器输出电压504o的第四存储器元件504。在此实施例中，DZD模式可为分别载入到虚拟存储器元件501到虚拟存储器元件504中的高低高低(例如，1 0 1 0)电压的序列，但应理解，本公开不限于此特定序列集。因此，输出电压501o、输出电压502o、输出电压503o以及输出电压504o将分别为高低高低(例如，1 0 1 0)。

电连接到存储器电路201的逻辑比较器电路202可包含但不限于将第一存储器输出电压501o与从电源电路接收的第一电源电压(例如，接地电压或Vss)进行比较以产生第一逻辑比较器输出电压511o的第一逻辑比较器511、将第二存储器输出电压502o与从电源电路接收且高于第一电源电压(例如，接地电压或Vss)的第二电源电压(例如，Vcc)进行比较以产生第二逻辑比较器输出电压512o的第二逻辑比较器512、将第三存储器输出电压503o与从电源电路接收的第一电源电压(例如，接地电压或Vss)进行比较以产生第三逻辑比较器输出电压513o的第三逻辑比较器513以及将第四存储器输出电压504o与第二电源电压(例如，Vcc)进行比较以产生第四逻辑比较器输出电压514o的第四逻辑比较器514。

第二逻辑比较器512可为例如通过执行或非操作将第二存储器输出电压502o与第二电源电压(例如Vcc)进行比较以产生第二逻辑比较器输出电压512o的或非门。类似地，第四逻辑比较器514可为通过执行或非操作将第四存储器输出电压504o与第四电源电压(例如Vcc)进行比较以产生第四逻辑比较器输出电压514o的或非门。

比较器511到比较器514将基于比较结果产生高压或低压。应注意，通过比较器(511到514)用作高压或低压输出的实际电压电平可不必与虚拟存储器元件(501到504)的高压及低压相同。在正常操作条件下，第一逻辑比较器输出电压511o可被配置为高压(例如1)，这是因为第一存储器输出电压501o与第一电源电压(例如接地电压或Vss)之间的比较结果被配置成产生高压。第二逻辑比较器输出电压512o可被配置为高压(例如1)，这是因为第二存储器输出电压502o与第二电源电压(例如Vcc)之间的比较结果被配置成产生高压。第三逻辑比较器输出电压513o可被配置为高压(例如1)，这是因为第三存储器输出电压503o与第一电源电压(例如接地电压或Vss)之间的比较结果被配置成产生高压。第四逻辑比较器输出电压514o被配置为高压(例如1)，这是因为第四存储器输出电压504o与第二电源电压(例如Vcc)之间的比较结果被配置成产生高压。应注意，由于DZD模式为可编程的，因此实际逻辑门及输出值可为任意的。

在一实施例中，假定DZD模式为1010，那么第一逻辑比较器511可为与门，第二逻辑比较器512可为或非门，第三逻辑比较器513可为与门，且第四逻辑比较器514可为或非门。举例来说，在正常操作条件下，第一存储器输出电压501o将输出高压(例如1)，且因此第一逻辑比较器输出电压511o也将输出高压。然而，假定死区现象已发生，导致第一存储器输出电压501o输出低压，那么第一逻辑比较器输出电压511o也将为低压。

此外，举例来说，在正常操作条件下，假定第二存储器输出电压502o被配置成输出低压，因此作为与参考电压(例如低压)比较的结果，在或非门外的第二逻辑比较器输出电压512o也将输出高压。然而，假定异常操作条件已发生，导致第二存储器输出电压502o输出高压，那么第二逻辑比较器输出电压512o也将为低压。第三逻辑比较器电路513及第四逻辑比较器电路514将分别以与第一逻辑比较器电路511及第二逻辑比较器电路512相似的方式操作。

然而，在出现死区区域的电力损耗的情况下，电压Vcc将下降但不会很快达到零。Vcc的下降将使得第二逻辑比较器512中的至少第二电源电压(例如Vcc)的电压下降，例如与第二存储器输出电压502o的比较结果的电压可产生低压(例如0)。类似地，Vcc的下降将使得第四逻辑比较器514中的至少第二电源电压(例如Vcc)的电压下降，例如与第四存储器输出电压504o的比较结果可产生低压(例如0)。此外，由于电力损耗可导致虚拟存储器元件501到存储器元件504的电压不稳定，因此第一逻辑比较器511及第三逻辑比较器513的比较结果也可能不产生预期的高压(例如1)结果，而可能替代地输出低压(例如0)。

逻辑电路203可包含第一逻辑操作电路521、第二逻辑操作电路522以及第三逻辑操作电路523。在此实施例中，第一逻辑操作电路521及第二逻辑操作电路522均为可执行与非操作(例如与非门)的电路，且第三逻辑操作电路523为可执行或操作(例如或门)的电路。在正常操作情况下，由于第一逻辑比较器输出电压511o及第二逻辑比较器输出电压512o均为高压，因此第一逻辑操作电路输出521o将为低压(例如0)，且由于第三逻辑比较器输出电压513o及第四逻辑比较器输出电压514o均为高压，因此第二逻辑操作电路输出522o也将为低压(例如0)。

然而，在异常操作情况下，例如在已出现死区区域103时，比较器输出电压511o、比较器输出电压512o、比较器输出电压513o、比较器输出电压514o中的至少一或多个可为低压。只要输出电压511o、输出电压512o、输出电压513o、输出电压514o中的任一个可为低压，那么由于与非门的操作原理，第一逻辑操作电路输出521o及第二逻辑操作电路输出522o中的至少一个将为高压。只要第一逻辑操作电路输出521o及第二逻辑操作电路输出522o中的任一个为高压，那么由于或门的操作原理，第三逻辑操作电路523的输出将为高压。第三逻辑操作电路523的高压将触发POR。

在概念上，第一存储器输出电压501o具有与第二存储器输出电压502o相反的二进位值，当电源在没有电力损耗的情况下正常操作时，第一存储器输出电压501o及第二存储器输出电压502o使得第一逻辑比较器输出电压511o及第二逻辑比较器输出电压512o输出相同的高压。然而，当电源经历由来自电源电路的输出电压降导致的电力损耗时，第一逻辑比较器输出电压511o及第二逻辑比较器输出电压512o中的至少一个将输出低压。输出低压的比较器511到比较器514中的任一个将由逻辑电路203来处理以触发POR。

在一实施例中，作为为虚拟存储器元件的存储器元件501到存储器元件504的替代方案，存储器元件可为其它类型的存储器元件，例如锁存器、触发器等。参看图6，存储器元件可通过使用多个SR触发器来实施，所述多个SR触发器可包含但不限于从第一SR触发器的S端接收DZD模式的第一电压的第一SR触发器601，以及从第二SR触发器(例如602)的R端接收DZD模式的第二电压的第二SR触发器602。图6还示出与第一SR触发器601及第二SR触发器602相同的第三SR触发器603及第四SR触发器604。以此方式，DZD模式可从外部接收且根据SR触发器的典型操作原理编程到SR触发器中。图7的其余部分的操作原理将与图6的相同，因为图6的DZ_POR端在DZ_POR输出的极性切换之后将触发POR。

图7示出在正常操作情况下电子装置的存储器元件状态应处于已知状态。然而，当已出现死区区域701时，电子装置的存储器元件状态可变为未知状态。通过使用图6的电路，由于电子装置的电源的Vcc已恢复到特定电平，因此POR信号线的输出(DZ_POR)将切换极性以触发POR 702。在POR702发生后，电子装置的存储器元件状态将恢复到已知状态。

鉴于前述描述，本公开适用于电子装置中且能够检测电力损耗状态，以在电力损耗状态期间产生上电复位，从而使电子装置的存储器元件状态从未知状态改变回到已知状态。通过使用本发明，电子装置(1)可在电源低于某一电平降至“死区区域”时从未知状态中恢复(2)可为监测器且通过比较存储器元件的输出电压来检测电力损耗(3)将在电力损耗的情况下增加应用可靠性，尤其是在移动应用中(4)可在黑客试图将IC芯片置于未知状态以对其进行攻击的情况下通过产生芯片复位来增加安全性(5)且可以省电，为所提供的设计使用比精确的VCC电平检测器更少的电力。

本领域技术人员将明白，在不脱离本公开的范围或精神的情况下，可对所揭示的实施例的结构进行各种修改和变化。鉴于前述内容，希望本公开涵盖属于所附权利要求和其等效物的范围内的本公开的修改及变化。