具体实施方式

如下文更详细地论述，本文中所公开的技术涉及将存储器阵列的全部或子集预处理到预期状态的存储器系统和装置(以及相关联的方法)，作为当存储器装置通电时自动执行的后台操作的一部分。然而，本领域的技术人员将了解，所述技术可以具有附加实施例，并且可以在没有下文参考图1至3描述的实施例的若干细节的情况下实践所述技术。在以下所示出的实施例中，主要在并入DRAM存储介质的装置的上下文中描述存储器装置和系统。然而，根据本技术的其它实施例配置的存储器装置可以包含并入有其它类型的存储介质的其它类型的存储器装置和系统，所述存储介质包含PCM、SRAM、FRAM、RRAM、MRAM、只读存储器(ROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEROM)、铁电、磁阻和其它存储介质，包含非易失性、快闪(例如，NAND和/或NOR)存储介质。

主机存储器系统通常包含用于存储信息的一或多个存储器装置。主机存储器系统可以采用一或多种安全措施以防止恶意行为者在存储器装置安装在主机存储器系统中时读取和/或操纵信息。例如，当恶意行为者发出标识对应于存储器装置的存储器阵列的受限部分的存储器地址的读取请求时，主机存储器系统可以通过响应读取请求返回错误消息和/或无效数据来防止恶意行为者存取存储在存储器阵列的受限部分中的信息。作为另一个实例，主机存储器系统可以将某些命令(例如，读取、写入或其它存取命令)限制为仅授权用户。

当所述信息存储在易失性存储器装置的存储器单元上时，所述主机系统被配置成周期性地刷新所述存储器单元以防止电荷泄漏导致的数据丢失。当易失性存储器装置断电或以其它方式与电源断开时，易失性存储器装置的存储器单元不再刷新。在没有中间电源的情况下，电荷从存储器单元泄漏，直到存储在存储器单元上的信息损坏(例如，不再能准确读取)。然而，此损坏过程不是立即的。因此，在易失性存储器装置断电或以其它方式与电源断开之后的一段时间内，所述信息可以保持准确可读。结果，恶意行为者可能通过将常规存储器装置从主机存储器系统快速转移(例如，热调接)到不采用上述安全措施或被配置成规避此些安全措施的敌对存储器系统来潜在地提取存储在常规存储器装置上的信息。

为了解决此问题，本技术的若干实施例针对存储器装置，包含存储器装置的系统和操作存储器装置的方法，其中存储器装置的存储器阵列中的存储器单元被编程为期望(预定)状态，作为在存储器装置加电期间(例如，在存储器装置执行从用户、存储器控制器和/或主机装置接收的存取或其它命令之前)自动执行的后台操作的一部分。在一些实施例中，期望状态可以是存储在存储器装置的熔丝阵列中的已知状态(例如，预定数据串)。在这些和其它实施例中，当存储器装置通电时，存储器装置可以自动将存储器阵列的全部或子集编程为已知状态。在这些和其它实施例中，期望状态可以是随机(例如，损坏的)状态，并且存储器装置可以在加电期间通过激发存储器阵列中的多行存储器单元自动将存储器阵列的全部或子集编程为随机状态而不为对应的感测放大器供电，使得附近的存储器单元行用其数据相互覆写并损坏。在任一方法下，在存储器装置断电或以其它方式与电源断开之后，存留在存储器单元上的任何有效信息均当存储器装置通电时自动覆写和/或损坏。

图1是示意性地示出根据本技术的实施例配置的存储器系统190的框图。存储器系统190可以包含存储器装置100，所述存储器装置100可以连接到能够利用存储器来临时或持久地存储信息的多个电子装置中的任何一个或其组件。例如，存储器装置100可以可操作地连接到主机装置108和/或存储器控制器101。例如，主机装置108可操作地连接到存储器装置100，所述存储器装置100可以是例如台式或便携式计算机的计算装置、服务器、手持装置(例如，移动电话、平板、数字读取器、数字媒体播放器)或其一些组件(例如，中央处理单元、协处理器、专用存储器控制器等)。主机装置108可以是联网装置(例如，交换机、路由器等)或数字图像、音频和/或视频的记录器、车辆、器具、玩具或多种其它产品中的任何一种。在一个实施例中，主机装置108可以直接连接到存储器装置100，尽管在其它实施例中，主机装置108可以间接连接到存储器装置100(例如，通过网络连接或通过中间装置，例如通过存储器控制器101)。

存储器装置100可以采用多个外部端子，所述外部端子包含耦合到命令总线和地址总线的命令和地址端子，以分别接收命令信号CMD及地址信号ADDR。存储器装置可以进一步包含接收芯片选择信号CS的芯片选择端子、接收时钟信号CK和CKF的时钟端子、接收数据时钟信号WCK和WCKF的数据时钟端子、数据端子DQ、RDQS、DBI和DMI以及电源端子VDD、VSS和VDDQ。

存储器装置100的电源端子可以被供应有电源电势VDD和VSS。这些电源电势VDD和VSS可以被供应到内部电压生成器电路170。内部电压生成器电路170可以基于电源电势VDD和VSS生成各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP可以用于行解码器140中，内部电势VOD和VARY可以用于包含在存储器装置100的存储器阵列150中的感测放大器中，并且内部电势VPERI可以用于许多其它电路块中。

电源端子还可以被供应有电源电势VDDQ。电源电势VDDQ可以与电源电势VSS一起被供应到输入/输出(IO)电路160。在本技术的实施例中，电源电势VDDQ可以是与电源电势VDD相同的电势。在本技术的另一个实施例中，电源电势VDDQ可以是与电源电势VDD不同的电势。然而，专用电源电势VDDQ可以用于IO电路160，使得由IO电路160生成的电源噪声不会传播到其它电路块。

时钟端子和数据时钟端子可以被供应有外部时钟信号和互补的外部时钟信号。外部时钟信号CK、CKF、WCK、WCKF可以被供应到时钟输入电路120。CK和CKF信号可以互补，WCK和WCKF信号也可以互补。互补时钟信号可以具有相反的时钟电平，并且同时在相反的时钟电平之间转换。例如，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，而当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转换到高时钟电平时，互补时钟信号从高时钟电平转换到低时钟电平，并且当时钟信号从高时钟电平转换到低时钟电平时，互补时钟信号从低时钟电平转换到高时钟电平。

时钟输入电路120中包含的输入缓冲器可以接收外部时钟信号。例如，当通过来自命令解码器115的CKE信号启用时，输入缓冲器可以接收CK和CKF信号以及WCK和WCKF信号。时钟输入电路120可以接收外部时钟信号以生成内部时钟信号ICLK。内部时钟信号ICLK可以被供应到内部时钟电路130。内部时钟电路130可以基于从命令解码器115接收的内部时钟信号ICLK和时钟启用信号CKE来提供各种相位和频率受控的内部时钟信号。例如，内部时钟电路130可以包含接收内部时钟信号ICLK并向命令解码器115提供各种时钟信号(未展示)的时钟路径(图1中未展示)。内部时钟电路130可以进一步提供输入/输出(IO)时钟信号。IO时钟信号可以被供应到IO电路160，并且可以被用作用于确定读取数据的输出时序和写入数据的输入时序的时序信号。可以以多个时钟频率提供IO时钟信号，使得可以以不同的数据速率从存储器装置100输出数据并将数据输入到存储器装置100中。当期望高存储器速度时，可能期望较高的时钟频率。当期望较低的功耗时，可能期望较低的时钟频率。内部时钟信号ICLK还可以被供应到时序生成器135，并且因此可以生成可以由命令解码器115、列解码器145和/或存储器装置100的其它组件使用的各种内部时钟信号。

存储器装置100可以包含存储器单元阵列，例如存储器阵列150。存储器阵列150的存储器单元可以布置在多个存储器区域中，并且每个存储器区域可以包含多个字线(WL)、多个位线(BL)和布置在字线与位线的交叉点处的多个存储器单元。在一些实施例中，存储器区域可以是一或多个存储器体、存储器体中的一或多个存储器行或存储器单元的另一种布置。在这些和其它实施例中，存储器阵列150的存储器区域可以布置成一或多个群组(例如，一或多个存储器体群组、一或多个逻辑存储器列或管芯等)。存储器阵列150中的存储器单元可以包含许多不同存储器介质类型中的任一种，其包含电容性、磁性阻、铁电性、相变等。字线WL的选择可以由行解码器140执行，并且位线BL的选择可以由列解码器145执行。可以为对应的位线BL提供感测放大器(SAMP)，并且将其连接到至少一个相应的本地I/O线对(LIOT/B)，所述本地I/O线对又可以经由传输门(TG)耦合到至少一个相应的主I/O线对(MIOT/B)，所述传输门(TG)可以用作开关。存储器阵列150还可以包含板线和用于管理其操作的对应电路。

命令端子和地址端子可以被供应有来自存储器装置100的外部的地址信号和体地址信号。可以经由命令/地址输入电路105将供应到地址端子的地址信号和体地址信号传输到地址解码器110。地址解码器110可以接收地址信号，并且将经解码的行地址信号(XADD)供应到行解码器140，并且将经解码的列地址信号(YADD)供应到列解码器145。地址解码器110还可以接收体地址信号(BADD)，并且将体地址信号均供应到行解码器140和列解码器145。

命令和地址端子可以被供应有命令信号CMD、地址信号ADDR和芯片选择信号CS(例如，来自存储器控制器101和/或主机装置108)。命令信号可以表示各种存储器命令(例如，包含存取命令，其可以包含读取命令和写入命令)。选择信号CS可以用于选择存储器装置100以响应提供到命令和地址端子的命令和地址。当向存储器装置100提供有效的CS信号时，可以解码命令和地址并且可以执行存储器操作。可以经由命令/地址输入电路105将命令信号CMD作为内部命令信号ICMD提供到命令解码器115。命令解码器115可以包含解码内部命令信号ICMD以生成各种内部信号和用于执行存储器操作的命令的电路，例如，用于选择字线的行命令信号和用于选择位线的列命令信号。内部命令信号还可以包含输出和输入激活命令，例如到命令解码器115的时钟控制命令CMDCK(未展示)。命令解码器115可以进一步包含一或多个寄存器118，其用于跟踪各种计数或值(例如，由存储器装置100接收的刷新命令或由存储器装置100执行的自刷新操作的计数；被启用用于刷新操作的存储器区域；最后被编程和/或将要被编程的存储器单元、存储器行、存储器列、存储器体、逻辑存储器体或管芯和/或其它存储器区域；等)。

当发出读取命令，并且行地址和列地址及时地被供应有读取命令时，可以从由这些行地址和列地址指定的存储器阵列150中的存储器单元读取读取数据。读取命令可以由命令解码器115接收，命令解码器115可以向IO电路160提供内部命令，根据RDQS时钟信号经由读取/写入(RW)放大器155和IO电路160从数据端子DQ、RDQS、DBI和DMI输出读取数据。可以在由读取等待时间信息RL限定的时间处提供读取数据，所述读取等待时间信息RL可以例如在模式寄存器(图1中未展示)中的存储器装置100中被编程。可以根据CK时钟信号的时钟周期限定读取等待时间信息RL。例如，当提供相关联的读取数据时，读取等待时间信息RL可以是在存储器装置100接收到读取命令之后的CK信号的多个时钟周期。

当发出写入命令，并且行地址和列地址时及时地被供应有命令时，可以根据WCK和WCKF时钟信号向数据端子DQ、DBI和DMI供应写入数据。写入命令可以由命令解码器115接收，其可以将内部命令提供到IO电路160，使得写入数据可以由IO电路160中的数据接收器接收，并且经由IO电路160和RW放大器155供应到存储器阵列150。可以将写入数据写入由行地址和列地址指定的存储器单元中。可以在由写入等待时间WL信息限定的时间处将写入数据提供到数据端子。写入等待时间WL信息可以在存储器装置100中，例如，在模式寄存器(图1中未展示)中被编程。可以根据CK时钟信号的时钟周期限定写入等待时间WL信息。例如，当接收相关联的写入数据时，写入等待时间信息WL可以是在存储器装置100接收到写入命令之后的CK信号的多个时钟周期。

如本文中所描述，可以刷新或维护存储器阵列150以防止由于电荷泄漏或压印效应而导致的数据丢失。如本文中所描述，刷新操作可以由存储器系统190(例如，由主机装置108、存储器控制器101和/或存储器装置100)起始，并且可以包含存取一或多个行(例如，WL)，并且将所存取行的单元放电到对应的SAMP。当行被打开时(例如，当被存取的WL被激励时)，SAMP可以将由放电的单元产生的电压与参考值进行比较。然后，SAMP可以将逻辑值(例如，对单元充电)写回到给定逻辑状态的标称值。在一些情况下，此写回过程可以增加单元的电荷以改善以上描述的放电问题。在其它情况下，写回过程可以反转单元的数据状态(例如，从高到低或从低到高)，以改善滞后位移、材料去极化等。也可以采用其它刷新方案或方法。

在一种方法中，存储器装置100可以被配置成同时刷新存储器阵列150的每个存储器体中的相同行的存储器单元。在另一个方法中，存储器装置100可以被配置成循序地刷新存储器阵列150的每个存储器体中的相同行的存储器单元。在又一个方法中，存储器装置100可以进一步包含被配置成跟踪行(例如，字线)地址的电路(例如，一或多个寄存器、锁存器、嵌入式存储器、计数器等)，每个行地址对应于存储器阵列150中的存储器体中的一个。在此方法中，在刷新所述存储器体中的一个中的另一行之前，存储器装置100不限于刷新存储器阵列150的每个存储器体中的相同行。

不管刷新方法如何，存储器装置100可以被配置成在给定刷新速率或时间窗口(例如，32ms、28ms、25ms、23ms、21ms、18ms、16ms、8ms等)内刷新存储器阵列150中的存储器单元。在这些实施例中，存储器系统190可以被配置成根据指定的最小节奏tREFI向存储器装置100供应刷新命令。例如，存储器系统190可以被配置成至少每7.8μs向存储器装置100供应一或多个刷新命令，使得在32ms时间窗口内将大约最少4000个刷新命令供应到存储器装置100。

存储器装置100可以包含熔丝阵列143。熔丝阵列143可以包含反熔丝元件。反熔丝元件是在初始状态下绝缘的元件，并且当通过连接操作经受电介质击穿时，转换到导电状态。在反熔丝元件转换到导电状态之后，反熔丝元件不能返回到绝缘状态。因此，熔丝阵列143的反熔丝元件可以用作非易失性和不可逆的存储元件。熔丝阵列143的反熔丝元件可以使用常规的反熔丝编程电路(未展示)来编程。

在一些实施例中，熔丝阵列143的反熔丝元件可以被编程以存储预处理数据。例如，可以用预处理数据对反熔丝元件进行编程，所述预处理数据指定了当存储器装置通电时存储器阵列150的一部分(例如，全部或子集)应当被编程为已知状态。例如，已知状态可以包含预定的数据位串或序列(例如，所有“1”；所有“0”；交替的“1”和“0”；或另一个数据位串/序列)以编程到存储器阵列150的部分中的每个存储器行。在这些和其它实施例中，反熔丝元件可以用预处理数据进行编程，所述预处理数据标识存储器阵列150的一部分(例如，全部或子集)以在存储器装置通电时进行预处理。

如下文中更详细描述的，当存储器装置100通电时，存储器装置100可以被配置成自动地从熔丝阵列143读取预处理数据。在预处理数据指定存储器阵列150的一部分应被编程到的已知状态的实施例中，所述已知状态可以被自动加载到I/O电路160中并且随后(自动地)写入存储器阵列150的一部分(全部或子集)。以此方式，当存储装置100通电时，存留在存储器装置100的存储器阵列150中的任何有效信息可以自动覆写。在其中预处理数据标识存储器阵列150的一部分以进行预处理的这些和其它实施例中，所述预处理数据可以被自动读入存储器装置100的命令解码器115。使用预处理数据，命令解码器115可以生成用于执行预处理操作的各种内部信号和命令，例如行命令信号和列选择信号用于在预处理数据中标识的存储器阵列150的部分中分别选择存储器行和列。继而，存储器装置100可以自动地将预处理数据中标识的存储器阵列150的部分预处理到期望状态(例如，已知或随机状态)。

为了将存储器阵列150的所述部分编程到随机状态，存储器装置100可以被配置成自动地激发存储器阵列150的所述部分中的多个存储器行，而不为对应的感应放大器供电，使得附近的存储器行以其数据彼此覆写并损坏。因此，当存储器装置100通电时，存留在存储器阵列150的所述部分中的任何有效信息可以被自动地损坏。将存储器阵列150的一部分预处理到随机状态比将存储器阵列150的一部分预处理到已知状态更快并且消耗更少的功率，因为在预处理存储器阵列150的一部分之前，存储器装置100不检索已知状态并且将其加载到IO电路160或存储器装置100的另一个组件中，或为对应的感测放大器供电。因此，存储器装置100可以被配置成在省时或省电的情况中将存储器阵列150的一部分预处理到随机状态。

图2是示出根据本技术的各种实施例配置的存储器装置的后台预处理例程250的流程图。在一些实施例中，例程250可以至少部分地由存储器装置的各种组件执行。例如，例程250的步骤的全部或子集可以由熔丝阵列、命令解码器、IO电路和/或存储器装置的存储器阵列执行。

例程250可以通过接收存储器装置正在通电的指示在框251处开始。在一些实施例中，存储器装置正在通电的指示可以是供应到存储器装置的电压生成器和/或由存储器装置的电压生成器生成的一或多个电势。响应于所述指示，例程250可以自动地前进到框252和/或框253。以此方式，例程250可以自动地执行而无需用户干预作为存储器装置的内部后台操作。换句话说，例程250可以在存储器装置执行从用户、存储器控制器和/或存储器装置的主机装置执行的存取(例如，读取或写入)或其它命令之前自动执行。在其它实施例中，例程250可以在一或多个其它事件发生时在框251处开始。例如，例程250可以在框251处通过接收存储器装置的RESET引脚被断言和/或用户已经发出预处理数据命令或序列(例如，数据“自毁”命令)的指示而开始。

在框252处，例程250检索预处理数据。预处理数据的全部或子集可以存储在熔丝阵列和/或存储器装置的另一个组件中。在一些实施例中，预处理数据可以包含将存储器阵列的一部分预处理到期望状态的指令。例如，预处理数据可以包含将存储器阵列的一部分预处理到已知状态的指令和/或可以指定预定的数据位串或序列(例如，所有“1”；所有“0”；交替的“1”和“0”；或另一个数据位串/序列)以编程到存储器阵列的所述部分中。在这些和其它实施例中，预处理数据可以包含将存储器阵列的一部分预处理到随机或损坏状态的指令。在这些和其它实施例中，预处理数据可以标识存储器阵列的一部分以进行预处理。例如，预处理数据可以包含将整个存储器阵列预处理到期望状态的指令。在其它实施例中，预处理数据可以包含将存储器阵列的子集(例如，特定存储器行、特定存储器体等)预处理到期望状态的指令。在检索预处理数据之后，例程250可以自动前进到框253以预处理存储器阵列的一部分。

在某些实施例中，例程250可以被配置成自动前进到框253，从框251将存储器阵列的一部分预处理到期望状态而无需在框252处检索预处理数据。例如，在某些实施例中，期望状态可以是随机或损坏状态(如以下更详细地描述的)，使得例程250不检索在存储在存储器装置上的预处理数据中指定的已知状态。在这些和其它实施例中，例程250可以被配置成将存储器阵列的全部或子集预处理到期望状态(例如，默认地)，使得例程250不检索存储在存储器装置上标识存储器阵列的一部分的预处理数据。

在框253处，例程250将存储器阵列的一部分预处理到期望状态。在框252处检索到的预处理数据中指定存储器阵列的一部分的实施例中，例程250可以将预处理数据加载到命令解码器中，所述命令解码器可以向行解码器发出行选择命令并向列解码器发出列选择命令，以将存储器阵列的对应部分预处理到期望状态。

如上所论述，期望状态可以是已知状态和/或随机状态。在期望状态是在框252处检索的预处理数据中指定的已知状态的实施例中，例程250可以通过将已知状态加载到IO电路或存储器装置的另一个组件中来将存储器阵列的一部分(例如，在预处理数据中标识的部分)预处理到期望状态。例如，例程250可以将对应于存储器阵列的部分中的存储器行的写入锁存器和/或感测放大器加电到已知状态。继而，例程250可以在存储器阵列的所述部分上写入和/或复制已知状态，使得例程250覆写在执行例程250之前保留在存储器阵列的所述部分中的任何有效信息。

使用易失性双倍数据速率第四代(DDR4)存储器装置作为实例，例程250可以通过进入写入压缩并且使用X16存储器装置配置将已知的期望状态写入到存储器阵列中的所有存储器体预处理存储器装置的存储器阵列。在其它实施例中，例程250可以使用不同的存储器装置配置(例如，X4和/或X8存储器装置配置)。在一些实施例中，例程250可以使用比标准更大的压缩量，使得例程250可以一次写入一个以上的存储器列。在这些和其它实施例中，例程250可以进入存储器装置的测试模式，以启用例程250向存储器体发出一个以上的激活命令。为了将已知状态写入到存储器阵列，对于存储器体的每个部分，例程250可以(i)激活所述部分中的存储器行，(ii)将已知状态的相应位写入到激活的存储器行中的每个存储器列，以及(iii)对存储器行进行预充电。假设DDR4存储器装置的存储器行包含2000位，则例程250(在此实例中)发出16个写入命令以完全编程存储器行。因此，假设在存储器阵列中每部分有1024个存储器行和512个部分，则例程250(在此实例中)可以在大约0.05ms内对整个存储器阵列进行预处理。

在期望状态是随机或损坏状态的实施例中，例程250可以通过以类似方式(例如，使用压缩)逐步通过存储器阵列的一部分将存储器阵列的一部分(例如，在框252处检索到的预处理数据中标识的部分)预处理到随机状态，但通过激活多个存储器行而不为对应于存储器行的感测放大器供电。以此方式，附近(例如，相邻)存储器行用其数据彼此覆写并损坏，使得例程250损坏了在例程250被执行之前存留在存储器阵列的一部分中的任何有效信息。如上文所论述，通过将存储器阵列的所述部分预处理到随机状态，例程250可以节省时间和将存储器阵列的所述部分预处理到已知状态的功率。

尽管以特定顺序论述和示出了例程250的步骤，但是图2中的例程250所示的方法不限于此。在其它实施例中，所述方法可以以不同的顺序执行。例如，例程250的任何步骤可以在例程250的任何其它步骤之前、期间和/或之后执行。此外，相关领域的普通技术人员将容易地认识到，所示出的方法可以被改变并且仍然保持在本技术的这些和其它实施例内。例如，在一些实施例中可以省略和/或重复图2中所示的例程250的一或多个步骤。

此外，尽管在上述实例中使用DDR4存储器装置，但是在其它实施例中的例程250可以用于预处理其它存储器装置。例如，例程250可以用于预处理非易失性存储器装置的存储器阵列。在这些和其它实施例中，例程250可以用于预处理使用另一代DDR(例如，第一代DDR、第二代DDR、第三代DDR、第五代DDR等)的存储器装置。在这些和其它实施例中，例程250可以用于预处理具有更多或更少数量的存储器体、区段、每个存储器体的区段、存储器行、每个区段的存储器行、存储器列和/或每个存储器行的存储器列的存储器阵列。

在一些实施例中，例程250可以被永久地或临时地启用或禁用。例如，例程250可以被启用(例如，由制造商、由终端方、由中间方等)作为存储器装置上的安全特征。当被启用时，例程250在存储器装置通电时(例如，每次、下一次、所选择的后续时间等)自动执行而无需用户干预作为后台操作。在这些和其它实施例中，例程250可以被禁用，使得例程250在存储器装置的一或多个后续加电时不执行。例如，授权用户(例如，供应商、服务技术人员等)可以禁用例程250以测试装置，省电和/或保存数据(例如，在安装了存储器装置的主机存储器系统出现错误、故障和/或挂起的的情况下)。在这些和其它实施例中，例程250可以仅在存储器装置的先前加电(例如，最近加电)被执行时例程250才被禁用。

在一些实施例中，可以使用熔丝阵列的反熔丝元件来启用或禁用例程250。例如，当第一反熔丝元件通过连接操作经受电介质击穿时，当第一反熔丝元件转换到导电状态时，例程250可以被永久地启用或禁用。在其它实施例中，当第一反熔丝元件转换到导电状态时(例如，直到第二反熔丝元件转换到导电状态)，例程250可以被临时启用或禁用。在这些和其它实施例中，例程250可以在启用和禁用之间切换。例如，程序250可以在第一反熔丝元件转换到导电状态时被禁用，在第二反熔丝元件随后转换到导电状态时被启用，在第三反熔丝元件随后转换到导电状态时被禁用，等等。

图3是包含根据本技术的实施例的存储器装置的系统的示意图。以上参考图1和2描述的前述存储器装置中的任一个可以并入到无数较大和/或较复杂系统中的任一个中，所述系统的代表性实例是图3中示意性展示的系统390。系统390可以包含半导体装置组合件300、电源392、驱动器394、处理器396和/或其它子系统和组件398。半导体装置组合件300可以包含大体上类似于以上参考图1和2描述的存储器装置的特征，并且因此可以包含在加电后自动后台预处理的各种特征。所得到的系统390可以执行多种功能中的任何一种，例如存储器存储、数据处理和/或其它合适的功能。因此，代表性系统390可以包含但不限于手持装置(例如，移动电话、平板电脑、数字读取器和数字音频播放器)、计算机、车辆、电器和其它产品。系统390的组件可以容纳在单个单元中或分布在多个互连的单元上(例如，通过通信网络)。系统390的组件还可以包含远程装置和各种计算机可读介质中的任一种。

结论

以上对技术的实施例的详细描述并不旨在穷举或将技术限制为以上公开的精确形式。尽管以上出于说明的目的描述了本技术的特定实施例和实例，但是如相关领域的技术人员将认识到的，在本技术的范围内可以进行各种等效修改。例如，虽然以给定的顺序呈现和/或论述了步骤，但是替代实施例可以以不同的顺序执行步骤。此外，本文中描述的各种实施例也可以被组合以提供进一步的实施例。

根据前述内容，将理解，本文中出于说明的目的描述了所述技术的特定实施例，但未详细展示或描述众所周知的结构和功能，以避免不必要地模糊对所述技术的实施例的描述。在上下文允许的情况下，单数或复数术语也可以分别包含复数或单数术语。此外，除非单词“或”被明确地限制为仅旨单个项目，而不涉及两个或多个项目的列表的其它项目，则在此些列表中使用“或”被解释为包含(a)列表中的任何单个项目，(b)列表中的所有项目，或(c)列表中的项目的任何组合。在上下文允许的情况下，单数或复数术语也可以分别包含复数或单数术语。另外，术语“包括”、“包含”、“具有”和“具有”在全文中用于旨至少包含所列举的特征，使得不排除任何更多数量的相同特征和/或其它类型的其它特征。如本文中所使用，“A和/或B”中的短语“和/或”是指单独的A、单独的B以及A和B两者。

根据前述内容，还应当理解，可以在不脱离技术的情况下进行各种修改。例如，技术的各种组件可以被进一步划分成子组件，或技术的各种组件和功能可以被组合和/或集成。此外，尽管已经在那些实施例的上下文中描述了与本技术的某些实施例相关联的优点，但是其它实施例也可以表现出这些优点，并且并非所有实施例都必须表现出这些优点以落入本技术的范围内。因此，本公开和相关联技术可以涵盖本文中未明确展示或描述的其它实施例。