一种低功耗和高写裕度的11t tfet sram单元电路结构
阅读说明：本技术 一种低功耗和高写裕度的11t tfet sram单元电路结构 (11T TFET SRAM unit circuit structure with low power consumption and high write margin ) 是由 李正平 陈朌盼 蔺智挺 彭春雨 吴秀龙 卢文娟 陈军宁 于 2019-10-16 设计创作，主要内容包括：本发明公开了一种低功耗和高写裕度的11T TFET SRAM单元电路结构,包括九个NTFET晶体管和两个PTFET晶体管,九个NTFET晶体管依次记为N1～N9,两个PTFET晶体管依次记为P1和P2,VDD和NTFET晶体管N4的漏极连接,同时VDD也与PTFET晶体管P1及PTFET晶体管P2的源极电连接；PTFET晶体管P1的漏极,与NTFET晶体管N1的漏极、NTFET晶体管N5的源极、NTFET晶体管N7的漏极、PTFET晶体管P2的栅极、NTFET晶体管N2栅极电连接。该电路结构不仅解决了传统TFET SRAM单元结构保持和读能力差的问题,而且提高了SRAM单元的稳定性。(The invention discloses a 11T TFET SRAM unit circuit structure with low power consumption and high write margin, which comprises nine NTFET transistors and two PTFET transistors, wherein the nine NTFET transistors are sequentially marked as N1-N9, the two PTFET transistors are sequentially marked as P1 and P2, VDD is connected with the drain electrodes of the NTFET transistors N4, and VDD is also electrically connected with the source electrodes of the PTFET transistors P1 and P2; the drain of the PTFET transistor P1 is electrically connected to the drain of the NTFET transistor N1, the source of the NTFET transistor N5, the drain of the NTFET transistor N7, the gate of the PTFET transistor P2, and the gate of the NTFET transistor N2. The circuit structure not only solves the problem that the traditional TFET SRAM unit structure is poor in holding and reading capacity, but also improves the stability of the SRAM unit.)
技术领域
本发明涉及集成电路技术领域，尤其涉及一种低功耗和高写裕度的11T TFETSRAM单元电路结构。
背景技术
随着MOS制造工艺的不断进步，器件尺寸也随之减小，促进了集成电路产业蓬勃发展和技术进步。但是，MOSFET(金属-氧化物半导体场效应晶体管)作为数字集成电路和模拟集成电路的重要组成部分，由于其特征尺寸不断减小，阈值电压逐渐增高，关态电流日趋恶化，使得电路静态漏电流和静态功耗严重增加，所以人们对低功耗器件的需求日益迫切。此外，在室温下MOSFET的亚阈值摆幅受到热电势的限制，在理论上难以低于60mv/decade，这种限制意味着不能无限制的通过降低电源电压来降低以MOSFET器件为构架的芯片的静态功耗。而且，由于静态随机存取存储器(SRAM)广泛应用于高性能微处理器，故消耗了处理器的大部分静态功耗。
针对MOSFET的静态功耗日趋恶化等问题，国内外提出了许多解决方法，同时也带来了其他问题，所以在亚阈值工作电压下进一步降低SRAM静态功耗仍然是十分困难的。在这样的发展局势下，隧穿场效应晶体管TFET(Tunneling Field Transistor)由于基于带带遂穿机制而具有低于60mv/decade的亚阈值摆幅，同时，能够在低电压下拥有更高的开关比使得TFET在低功耗领域展现出巨大潜力，从而可能代替MOSFET。但是由于TFET的源漏掺杂不同而导致的单向导电性(unidirectional conduction)限制了TFET在SRAM中的应用。TFET单向导电性是指在一定的栅极电压下，当Vds小于0和Vds大于0时，器件源漏两端可以观察到非对称的电流存在，而不是单方向的电源流动。对于NTFET而言，当源端电压高于漏端电压时，总会出现不受栅极控制的p-i-n正偏电流，使其应用在SRAM电路中时，会对其静态噪声裕度，读噪声裕度和静态功耗造成严重的影响。所以有效减少或避免p-i-n正偏电流显得尤为重要。
发明内容
本发明的目的是提供一种低功耗和高写裕度的11T TFET SRAM单元电路结构，利用该结构可以降低静态随机存取存储器SRAM单元的静态功耗，并且提高SRAM单元的稳定性。
本发明的目的是通过以下技术方案实现的：
一种低功耗和高写裕度的11T TFET SRAM单元电路结构，所述电路结构包括九个NTFET晶体管和两个PTFET晶体管，九个NTFET晶体管依次记为N1～N9，两个PTFET晶体管依次记为P1和P2，其中：
VDD和NTFET晶体管N4的漏极连接，同时VDD也与PTFET晶体管P1及PTFET晶体管P2的源极电连接；
PTFET晶体管P1的漏极，与NTFET晶体管N1的漏极、NTFET晶体管N5的源极、NTFET晶体管N7的漏极、PTFET晶体管P2的栅极、NTFET晶体管N2栅极电连接；
PTFET晶体管P2的漏极，与NTFET晶体管N2的漏极、PTFET晶体管P1的栅极、NTFET晶体管N1栅极及NTFET晶体管N8的栅极电连接；
NTFET晶体管N3的漏极与NTFET晶体管N1的源极电连接；
NTFET晶体管N4的源极与NTFET晶体管N5的漏极电连接；
NTFET晶体管N7的源极与NTFET晶体管N6的漏极电连接；
NTFET晶体管N9的源极与NTFET晶体管N8的漏极电连接；
NTFET晶体管N3、NTFET晶体管N2、NTFET晶体管N6及NTFET晶体管N8的源极与GND电连接。
由上述本发明提供的技术方案可以看出，本发明不仅解决了传统TFET SRAM单元结构保持和读能力差的问题，同时避免了由于TFET的单向导电性所引起的p-i-n正偏电流，从而其静态功耗得到极大改善，并提高了SRAM单元的稳定性。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的低功耗和高写裕度的11T TFET SRAM单元电路结构的整体示意图；
图2为本发明实施例所提供的电路结构的保持裕度与其他单元的保持裕度比较数据图；
图3为本发明实施例所提供的电路结构的写裕度与其他单元的写裕度比较数据图；
图4为本发明实施例所提供的电路结构的静态功耗与其他单元的静态功耗比较数据图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
下面将结合附图对本发明实施例作进一步地详细描述，如图1所示为本发明实施例提供的低功耗和高写裕度的11T TFET SRAM单元电路结构的整体示意图，该电路结构包括九个NTFET晶体管和两个PTFET晶体管，九个NTFET晶体管依次记为N1～N9，两个PTFET晶体管依次记为P1和P2，其中：
VDD和NTFET晶体管N4的漏极连接，同时VDD也与PTFET晶体管P1及PTFET晶体管P2的源极电连接；
PTFET晶体管P1的漏极，与NTFET晶体管N1的漏极、NTFET晶体管N5的源极、NTFET晶体管N7的漏极、PTFET晶体管P2的栅极、NTFET晶体管N2栅极电连接；
PTFET晶体管P2的漏极，与NTFET晶体管N2的漏极、PTFET晶体管P1的栅极、NTFET晶体管N1栅极及NTFET晶体管N8的栅极电连接；
NTFET晶体管N3的漏极与NTFET晶体管N1的源极电连接；
NTFET晶体管N4的源极与NTFET晶体管N5的漏极电连接；
NTFET晶体管N7的源极与NTFET晶体管N6的漏极电连接；
NTFET晶体管N9的源极与NTFET晶体管N8的漏极电连接；
NTFET晶体管N3、NTFET晶体管N2、NTFET晶体管N6及NTFET晶体管N8的源极与GND电连接。
另外，参考图1，所述电路结构还包括：
字线WLA与NTFET晶体管N5及NTFET晶体管N7的栅极电连接，字线WLB与NTFET晶体管N3的栅极电连接；
位线BL连接NTFET晶体管N4的栅极，位线BLB连接NTFET晶体管N6的栅极；
读字线WR连接NTFET晶体管N9的栅极，读位线RBL连接NTFET晶体管N9的漏极。
基于上述的连接关系，所述PTFET晶体管P1与NTFET晶体管N1，所述PTFET晶体管P2与NTFET晶体管N2构成了两个交叉耦合的反相器，其中：
所述NTFET晶体管N1的源极与所述NTFET晶体管N3漏极相连，所述NTFET晶体管N3为写辅助管，其栅极连接控制字线WLB，用于在SRAM单元进行写1操作时避免存储点Q点电压降低而导致的写能力差甚至写失败现象，同时提高SRAM单元写1操作时的写裕度。
所述NTFET晶体管N8与N9构成读写分离结构，用作SRAM单元读操作的电路，该读写分离结构能有效提高SRAM单元的读能力。
所述NTFET晶体管N4、N5、N6与N7为传输晶体管，用于解决TFET在SRAM中由于出现的正偏电压而导致的p-i-n正偏泄漏电流问题，其中：
两个NTFET晶体管N4和N5串联连接且NTFET晶体管N5的源极连接存储点Q，NTFET晶体管N4的漏极连接高电平；另外两个NTFET晶体管晶体管N6和N7串联连接且NTFET晶体管N7的漏极连接存储点Q，NTFET晶体管N6源极连接低电平，由于每个传输管的漏极电压均高于源极电压，故能有效避免p-i-n正偏电流的存在，解决了TFET在SRAM中由于出现的正偏电压而导致的p-i-n正偏泄漏电流大的问题。
具体实现中，上述低功耗和高写裕度的11T TFET SRAM单元电路结构的原理如下：
(1)在保持状态下，WLA与WR为低电平，BL和BLB为低电平，RBL为高电平，NTFET晶体管N4、N5、N6及N7处于关闭状态。WLB为高电平，NTFET晶体管N3处于导通状态，从而使由P1、P2、N1、N2和N3构成的锁存器处于锁存状态，提高了此单元的保持能力。同时本发明所用的传输管结构能够有效避免结构中出现正偏电压，从而有效的解决了TFET作SRAM传输管时所出现的p-i-n正偏电流等问题。
(2)在写操作状态下：假设单元将进行写“1”操作，此时BL与WLA置为高电平，同时WLB设置为低电平；此时，NTFET晶体管N4与N5打开，NTFET晶体管N3关闭，由于NTFET晶体管N3关闭使得锁存器的锁存状态被打断，VDD通过NTFET晶体管N4与N5给Q点充电，由于BLB为低电平，故NTFET晶体管N6关闭，NTFET晶体管N6和N7不会拉低Q点电压，使得Q点电压迅速升高为高电平，Q点翻转后会反馈给由PTFET晶体管P2和NTFET晶体管N2组成的反相器使得QB翻转，从而提高了SRAM单元的写能力和写裕度。当完成写操作后，WLA置为低电平，WLB设置为高电平，NTFET晶体管N3打开，锁存器恢复锁存状态，保证了单元的稳定性。当单元进行写“0”操作时，存储点Q点为“1”，QB为“0”，将WLA和BLB设置为高电平，WLB保持原状态“1”，传输管NTFET晶体管N6、N7打开，存储点Q通过N6、N7放电至低电平，同时因为NTFET晶体管N3开启，存储点电压也会经过N3放电，从而完成写“0”操作。由于本发明提出的11T TFET SRAM单元具有不对称性，当单元进行写“1”操作时打破了其锁存状态，故其写“1”能力更强于写“0”能力。
(3)在读操作状态下：假设单元存储点Q存储的数据为“0”，当单元进行读操作时，首先将RBL预充为高电平，WLA保持原状态“0”，WLB保持高电平“1”，从而使由晶体管P1、P2、N1、N2和N3构成的锁存器处于锁存状态。将待读单元所在的读字线WR置为高电平，由于Q点电压为“0”，则QB点电压为“1”，故NTFET晶体管N8开启，同时由于WR为高电平，故NTFET晶体管N9也处于开启状态，RBL的电压通过N8、N9放电至低电平，SRAM阵列中的灵敏放大器检测到RBL电压的变化实现对SRAM单元存储数据的读取。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面结合附图将本发明实施例所提供的单元电路的性能，与其他TFET SRAM单元进行对比，其具体内容如下：
(1)如图2所示，展示了四种TFET SRAM单元的保持静态噪声容限(记为HSNM)，根据实验仿真结果，本发明提供的电路结构在工作电压大于0.6V时具有很高的保持裕度。8T-DP结构和8T-TG结构的传输晶体管并没有消除TFET的p-i-n正向偏置泄漏电流，故其存储单元在保持状态下的稳定性较差。
本发明提供的电路结构具有不对称性，其噪声干扰加在存储点Q(Pro-11T HSNMQ)和QB点(Pro-11T HSNMQ)所得到的保持静态噪声容限略有不同(如图2所示)，这是由于当噪声干扰加在QB点时，虽然NTFET晶体管N3处于导通状态，但是对PTFET晶体管P1和NTFET晶体管N1构成的反相器的VTC仍然具有一定影响。本发明提供的电路结构的传输晶体管在保持状态下不会出现正向偏置电压，故不会抬升存储点Q和QB的电压。即使在工作电压较大的情况下，相比于其他TFET SRAM单元结构仍具有较大的保持裕度。
(2)如图3所示展示了四种TFET SRAM单元的写噪声容限(记为WSNM)。由于本单元结构电路具有不对称性，故采用字线写裕度方法测量其写噪声容限。根据实验仿真结果，从图中可以看出，本实用发明提供的电路结构在写“1”操作时具有很大的写裕度；在写0操作时，若工作电压低于0.7v时，其写裕度也有极大的改善(即实心三角形和实心圆所代表的曲线)。这是因为本发明所提出的结构在进行写1操作时，采用了打破锁存器的方式，提高了写能力，同时不影响其他单元的保持状态。但是由于其不对称性，导致其写“0”和写“1”裕度不同(如图3所示)。由于6T-OA结构和8T-DP结构用来进行写操作的电路结构相同，故他们具有相同的写裕度。
(3)如图4所示展示了保持状态下的四种类型单元结构的静态功耗。根据实验仿真结果可知，本发明提供的电路结构能有效避免TFET传输管正向偏置现象，故传输晶体管中不存在p-i-n正偏电流。因此，随着电源电压的增加，存储单元的静态功耗仍然变化不大。如图4所示，与6T-OA单元结构相比，本发明提出的单元结构在工作电压高于0.5V时其静态功耗至少降低了3个数量级，其中在0.9V工作电压下其静态功耗至少降低5个数量级。
由于本发明提供的电路结构具有不对称特性，所以当单元保持“0”或保持“1”时静态功耗不同。这是由于当单元保持“1”时，高电平存储点Q点的静态漏电流由NTFET晶体管N1、N3和N6、N7两条路径放电。当单元保持“0”时，高电平存储点QB的电荷泄漏放电仅通过NTFET晶体管N2一条路径放电到地，故单元在保持“1”时的静态功耗比单元在保持“0”时的静态功耗大。
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
综上所述，本发明实施例所述电路结构利用TFET在室温下其亚阈值能够突破60mv/dec的限制，相比于MOSFET具有更高的开关比等特性，不仅解决了传统TFET SRAM单元结构保持和读能力差的问题，同时消除了由于TFET的单向导电性所引起的p-i-n正偏电流，从而使其静态功耗得到极大改善。在相同的工作电压下如0.5V到0.9V时，其静态功耗至少降低了3个数量级，在工作电压为0.9V时，其保持裕度至少增加了1.8倍，提高了TFET SRAM单元的写裕度、读裕度及稳定性。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。