存储器装置中的分布式模式寄存器
阅读说明：本技术 存储器装置中的分布式模式寄存器 (Distributed mode register in a memory device ) 是由 T·K·马伊 G·霍韦 于 2018-04-24 设计创作，主要内容包括：本发明提供一种半导体装置,其可包含：多个存储体；多个模式寄存器,其可控制与所述多个存储体中的每一者相关联的操作模式；及一组全局布线线路,其经耦合到所述多个模式寄存器中的每一者。所述组全局布线线路可包含：第一全局布线线路,其用于将数据传输到所述多个模式寄存器中的每一者；第二全局布线线路,其用于将地址信号传输到所述多个模式寄存器中的每一者；第三全局布线线路,其用于将读取命令信号传输到所述多个模式寄存器中的每一者；及第四全局布线线路,其用于将写入命令信号传输到所述多个模式寄存器中的每一者。(The present invention provides a semiconductor device, which can include: a plurality of memory banks; a plurality of mode registers that can control an operating mode associated with each of the plurality of banks; and a set of global routing lines coupled to each of the plurality of mode registers. The set of global routing lines may include: a first global routing line for transferring data to each of the plurality of mode registers; a second global routing line for transmitting an address signal to each of the plurality of mode registers; a third global routing line for transmitting a read command signal to each of the plurality of mode registers; and a fourth global routing line for transmitting a write command signal to each of the plurality of mode registers.)
技术领域
本发明的实施例大体上涉及半导体装置领域。更具体来说，本发明的实施例涉及安置在存储器裸片上的模式寄存器。
背景技术
半导体装置(例如尤其是微型计算机、存储器、门阵列)可包含模式寄存器，所述模式寄存器可设置表示半导体装置中的通道、半导体装置内的组件等的操作模式的参数。对于每一个别半导体装置，可基于半导体装置的所要功能来将模式寄存器设置为不同操作模式。为增加半导体装置的能力，可将额外模式寄存器并入到半导体装置中。本文中所描述的实施例详述其中模式寄存器可并入到半导体装置中的设计及架构。
具体实施方式
下文将描述一或多个特定实施例。为了提供这些实施例的简要描述，说明书中并未描述实际实施方案的所有特征。应明白，在任何此类实际实施方案的开发过程中，如在任何工程或设计项目中，必须做出众多实施方案特定决策以实现可能因实施方案而异的开发人员特定目标，例如遵守系统相关及业务相关约束。此外，应明白，此开发工作可能是复杂且耗时的，但是对于受益于本发明的一般技术人员来说仍将是设计、制作及制造的例行任务。
模式寄存器包含在半导体装置中以定义用于各种类型的存储器组件的操作模式，例如动态随机存取存储器(DRAM)、同步DRAM等。某些半导体装置可将模式寄存器定位在半导体装置的中央位置处或命令/控制电路附近。然而，这个中央位置可远离正被编程的对应存储器组件定位，所述对应存储器组件可经定位在半导体装置的边缘处。在这种情况下，跨半导体装置(例如，裸片)的布线图案可能变得非常复杂。
鉴于这种考虑，随着更多模式寄存器并入到半导体装置中，布线图案及结构变得更加难以实施。实际上，在第五代双倍数据速率同步动态随机存取存储器(DDR5)规范中，模式寄存器数目比先前版本有显著增加。例如，根据DDR4规范，DDR5规范中的模式寄存器数目已从8个18位模式寄存器增加到256个8位模式寄存器。额外模式寄存器可涉及跨半导体装置(例如，裸片)的额外布线，使得模式寄存器通信地耦合到对应存储器组件。
为更好地促进半导体装置中的模式寄存器，在某些实施例中，可跨半导体装置的长度及/或宽度安置全局布线线路，使得全局布线线路可经耦合到半导体装置的模式寄存器中的每一者。全局布线线路可包含共同数据路径、共同地址路径、共同读取控制信号路径及共同写入控制信号路径。全局布线线路可经耦合到安置在半导体装置上的模式寄存器中的每一者。即，半导体装置的每一模式寄存器可经耦合到全局布线线路中的每一者。实际上，经由全局布线线路接收的信号可引起相应模式寄存器将经由共同数据路径提供的数据写入到其相应存储器组件中且基于经由共同地址路径提供的地址是否对应于相应模式寄存器来将存储在其相应存储器组件中的数据写出到共同数据路径。通过使用全局布线线路，可以分布式模式寄存器方案布置模式寄存器，使得模式寄存器可与其编程的相应存储器组件相邻。此外，分布式模式寄存器方案允许在半导体装置上存在越来越多的模式寄存器，同时减少半导体装置上的布线线路及图案数目。下文将参考图1到5论述关于分布式模式寄存器方案的额外细节。
现转到附图，图1是说明存储器装置10的某些特征的简化框图。具体来说，图1的框图是说明存储器装置10的某些功能的功能框图。根据一个实施例，存储器装置10可为双倍数据速率五型同步动态随机存取存储器(DDR5 SDRAM)装置。与前几代DDR SDRAM相比，DDR5SDRAM的各种特征允许降低的功率消耗、更宽带宽及更大存储容量。
存储器装置10可包含数个存储体12。举例来说，存储体12可为DDR5 SDRAM存储体。存储体12可经提供在布置在双列直插式存储器模块(DIMM)上的一或多个芯片(例如，SDRAM芯片)。如将明白，每一DIMM可包含数个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储体12。存储器装置10代表具有数个存储体12的单个存储器芯片(例如，SDRAM芯片)的部分。对于DDR5，存储体12可进一步经布置以形成存储体群组。例如，对于8千兆位(Gb)DDR5 SDRAM，存储器芯片可包含布置成8个存储体群组的16个存储体12，每一存储体群组包含2个存储体。对于16Gb DDR5 SDRAM，存储器芯片可包含布置成8个存储体群组的32个存储体12，例如每一存储体群组包含4个存储体。取决于总体系统的应用及设计，可利用存储器装置10上的存储体12的各种其它配置、组织及尺寸。
存储器装置10可包含命令接口14及输入/输出(I/O)接口16。命令接口14经配置以提供来自外部装置(未展示)(例如处理器或控制器)的数个信号(例如，信号15)。处理器或控制器可将各种信号15提供到存储器装置10以促进传输及接收要写入到存储器装置10或从存储器装置10读取的数据。
如将明白，命令接口14可包含数个电路，例如时钟输入电路18及命令地址输入电路20，例如以确保信号15的恰当处置。命令接口14可从外部装置接收一或多个时钟信号。通常，双倍数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中被称为真实时钟信号(Clk_t/)及互补时钟信号(Clk_c)。DDR的正时钟边缘是指上升的真实时钟信号Clk_t/与下降的互补时钟信号Clk_c交叉所在的点，而负时钟边缘指示下降的真实时钟信号Clk_t与互补时钟信号Clk_c的上升的过渡。通常在时钟信号的正边缘上输入命令(例如，读取命令、写入命令等)且在正时钟边缘及负时钟边缘两者上传输或接收数据。
时钟输入电路18接收真实时钟信号(Clk_t/)及互补时钟信号(Clk_c)且生成内部时钟信号CLK。内部时钟信号CLK经供应到内部时钟生成器30，例如延迟锁定环(DLL)电路。内部时钟生成器30基于经接收的内部时钟信号CLK来生成相位受控内部时钟信号LCLK。相位受控内部时钟信号LCLK经供应到例如I/O接口16且用作用于确定读取数据的输出时序的时序信号。
内部时钟信号CLK还可经提供到存储器装置10内的各种其它组件且可用于生成各种额外内部时钟信号。例如，内部时钟信号CLK可经提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可对命令信号进行解码以提供各种内部命令。例如，命令解码器32可通过总线36将命令信号提供到内部时钟生成器30以协调相位受控内部时钟信号LCLK的生成。例如，相位受控内部时钟信号LCLK可用于对通过IO接口16的数据进行计时。
此外，命令解码器32可对命令(例如读取命令、写入命令、模式寄存器设置命令、激活命令等)进行解码，且经由总线路径39提供对对应于命令的特定存储体12的存取。如将明白，存储器装置10可包含各种其它解码器(例如行解码器及列解码器)，以促进对存储体12的存取。在一个实施例中，每一存储体12包含存储体控制块22，存储体控制块22提供必要解码(例如，行解码器及列解码器)以及其它特征(例如时序控制及数据控制)以促进执行往返于存储体12的命令。
在某些实施例中，命令解码器32或存储器装置10中的其它组件可将模式寄存器命令提供到模式寄存器38，模式寄存器38可控制每一存储体12、每一存储体控制器22等的操作模式。如下文将更详细描述，模式寄存器38可经由全局布线线路40从命令解码器32等接收各种信号。全局布线线路40可包含共同数据路径、共同地址路径、共同写入命令信号路径及共同读取命令信号路径。全局布线线路40可横跨存储器装置10，使得每一模式寄存器38可在相应位置处耦合到全局布线线路40。
另外，存储器装置10基于从外部装置(例如处理器)接收的命令/地址信号来执行操作，例如读取命令及写入命令。在一个实施例中，命令/地址总线可为14位总线以容纳命令/地址信号(CA<13:0>)。使用时钟信号(Clk_t/及Clk_c)将命令/地址信号计时到命令接口14。命令接口可包含命令地址输入电路20，命令地址输入电路20经配置以例如通过命令解码器32接收及传输命令以提供对存储体12的存取。另外，命令接口14可接收芯片选信号(CS_n)。CS_n信号使存储器装置10能够处理传入CA<13:0>总线上的命令。使用命令在CA<13:0>总线上编码对存储器装置10内的特定存储体12的存取。
另外，命令接口14可经配置以接收数个其它命令信号。例如，可提供命令/地址终端电阻(CA_ODT)信号以促进存储器装置10内的恰当阻抗匹配。可使用复位命令(RESET_n)来例如在上电期间复位命令接口14、状态寄存器、状态机等。命令接口14还可接收命令/地址反转(CAI)信号，可提供所述CAI信号以例如取决于特定存储器装置10的命令/地址路由而反转命令/地址总线上的命令/地址信号CA<13:0>的状态。还可提供镜像(MIR)信号以促进镜像功能。MIR信号可用于多路复用信号使得其可被交换以基于特定应用中的多个存储器装置的配置来实现信号到存储器装置10的某些路由。也可提供促进测试存储器装置10的各种信号，例如测试启用(TEN)信号。例如，TEN信号可用于将存储器装置10置于测试模式中以进行连接性测试。
命令接口14还可用于针对可能检测到的某些错误将警报信号(ALERT_n)提供到系统处理器或控制器。例如，如果检测到循环冗余校验(CRC)错误，那么可从存储器装置10传输警报信号(ALERT_n)。也可生成其它警报信号。此外，在某些操作(例如使用TEN信号执行的连接性测试模式)期间，用于从存储器装置10传输警报信号(ALERT_n)的总线及引脚可用作输入引脚，如上文所描述。
利用上文所论述的命令及计时信号，通过经由IO接口16传输及接收数据信号44，可将数据发送到存储器装置10及从存储器装置10发送数据。更具体来说，可通过数据路径46将数据发送到存储体12或从存储体12检索数据，数据路径46包含多个双向数据总线。通常在一或多个双向数据总线中传输及接收数据IO信号，其通常被称为DQ信号。对于某些存储器装置(例如DDR5 SDRAM存储器装置)，IO信号可分成高字节及低字节。例如，对于x16存储器装置，IO信号可分成例如对应于数据信号的高字节及低字节的高IO信号及低IO信号(例如，DQ<15:8>及DQ<7:0>)。
为允许存储器装置10内的更高数据速率，某些存储器装置(例如DDR存储器装置)可利用数据选通信号，其通常被称为DQS信号。DQS信号由发送数据的外部处理器或控制器驱动(例如，对于写入命令)或由存储器装置10驱动(例如，对于读取命令)。对于读取命令，DQS信号实际上是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号用作用以捕获对应输入数据的时钟信号。如同时钟信号(Clk_t/及Clk_c)，数据选通(DQS)信号可提供为数据选通信号的差分对(DQS_t/及DQS_c)以在读取及写入期间提供差分对信令。对于某些存储器装置(例如DDR5 SDRAM存储器装置)，例如差分对DQS信号可分成对应于发送到存储器装置10及从存储器装置10发送的数据的高字节及低字节的高数据选通信号及低数据选通信号(例如UDQS_t/及UDQS_c；LDQS_t/及LDQS_c)。
还可通过IO接口16将阻抗(ZQ)校准信号提供到存储器装置10。ZQ校准信号可经提供到参考引脚且用于通过跨工艺、电压及温度(PVT)值变化调整存储器装置10的上拉电阻及下拉电阻来调谐输出驱动器及ODT值。因为PVT特性可能影响ZQ电阻器值，所以可将ZQ校准信号提供到ZQ参考引脚以用于调整电阻以将输入阻抗校准为已知值。如将明白，精密电阻器通常经耦合在存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。这个电阻器充当用于调整内部ODT及IO引脚的驱动强度的参考。
另外，可通过IO接口16将环回信号(LOOPBACK)提供到存储器装置10。可在测试或调试阶段期间使用环回信号来将存储器装置10设置为其中信号通过相同引脚环回通过存储器装置10的模式。例如，环回信号可用于设置存储器装置10以测试存储器装置10的数据输出(DQ)。环回可包含数据及选通两者或可能仅包含数据引脚。这通常旨在用于监测由存储器装置10在IO接口16处捕获的数据。
如将明白，各种其它组件(例如电力供应电路(用于接收外部VDD及VSS信号)、读取/写入放大器(用于在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度))也可并入到存储器装置10中。因此，应理解，仅提供图1的框图以突出存储器装置10的某些功能特征以辅助后续详细描述。
鉴于前述内容，图2说明包含耦合到全局布线线路40的数个模式寄存器38的分布式模式寄存器布置50的实例。如图2中所展示，全局布线线路40可包含共同数据路径52、共同地址路径54、共同读取命令路径56及共同写入命令路径58。共同数据路径52(OP<7:0>)可为横跨半导体装置10且耦合到每一模式寄存器38的全局数据路径线路。从模式寄存器38读取或写入到模式寄存器38中的数据可经由共同数据路径52传达到相应模式寄存器38。
在一个实施例中，模式寄存器38可基于经由共同读取命令路径56接收的读取命令信号(MRR)及共同地址路径54中指定的地址来执行读取操作。如同共同数据路径52，共同读取命令路径56及共同地址路径54(MRA<7:0>)可经耦合到每一模式寄存器38。响应于经由共同读取命令路径56接收读取命令信号，模式寄存器38可确定经由共同地址路径54接收的地址是否对应于相应模式寄存器38。如果经由共同地址路径54指定的地址对应于相应模式寄存器38，那么模式寄存器38可响应于经由共同读取命令路径56接收对应读取命令信号而执行相应读取操作。读取操作可涉及将存储在模式寄存器38的指定地址中的数据多路复用到共同数据路径52上。
以相同方式，模式寄存器38可响应于经由写入命令路径58(MRW)接收写入命令信号及经由命令地址路径54接收对应于相应模式寄存器38的地址而执行写入操作。下文将参考图3及4论述关于引起模式寄存器38执行读取命令或写入命令的额外细节。
首先参考图3，在某些实施例中，每一模式寄存器38可包含地址解码器62。地址解码器62可为任何合适逻辑电路组件，其比较经接收的信号与参考信号且如果经接收的信号与参考信号匹配那么输出信号。在某些实施例中，地址解码器62可为地址总线的部分。例如，地址解码器62可经由共同地址路径54接收地址信号。如果地址信号对应于相应模式寄存器38的相应地址(例如，存储在地址解码器62内的参考信号)，那么地址解码器62可输出选择信号。选择信号可指示经由共同读取命令路径56或共同写入命令路径58接收的命令信号被引导到相应模式寄存器38。因而，响应于接收选择信号及对应读取或写入命令信号，相应模式寄存器38可执行对应读取或写入命令。
举例来说，图4说明引起模式寄存器38使用图2的分布式模式寄存器布置来执行读取命令或写入命令的实例逻辑电路组件的逻辑框图70。在某些实施例中，图4中所说明的逻辑电路组件可并入到每一模式寄存器38中。尽管参考某些电路组件论述逻辑框图70的下文描述，但是应注意，可使用其它合适电路组件来实施下文所描述的类似逻辑功能。
现参考图4，当执行读取命令时，相应模式寄存器38可在逻辑AND门72处接收由相应地址解码器62输出的选择信号。当存在选择信号及读取命令信号(例如，高)时，逻辑AND门72输出启用信号。可将启用信号提供到驱动器电路74，驱动器电路74可为锁存器电路等。在接收启用信号之后，驱动器电路74可将存储在门控D锁存器76中的数据读出到共同数据路径52。存储在门控D锁存器76中的数据可对应于先前写入到相应模式寄存器38中的数据。因而，模式寄存器38响应于经由共同读取命令路径56接收读取命令信号及经由共同地址路径54接收与相应模式寄存器38的相应地址匹配的地址信号而执行读取操作。
以相同方式，当执行写入命令时，相应模式寄存器38可在逻辑AND门78处接收相应地址解码器62输出的选择信号。当存在选择信号及写入命令信号(例如，高)时，逻辑AND门78将高信号(例如，逻辑1、脉冲信号)输出到门控D锁存器电路76。除逻辑AND门78的输出以外，门控D锁存器电路76还可经耦合到共同数据路径52。因而，当门控D锁存器电路76接收高信号时，门控D锁存器电路76可将存在于共同数据路径52上的数据写入到相应模式寄存器38中。因此，模式寄存器38响应于经由共同写入命令路径58接收写入命令信号及经由共同地址路径54接收与相应模式寄存器38的相应地址匹配的地址信号而执行写入操作。
鉴于前述内容，图5说明根据本文中所描述的实施例的用于执行读取操作或写入操作的方法90的流程图。应注意，方法90可使用图3及4的电路组件或使用耦合到全局布线线路40的处理器来执行。即，处理器可为任何合适处理装置，其可接收信号，执行逻辑功能，执行存储在计算机可读媒体上的计算机可读代码等。举例来说，方法90的下文描述被描述为由处理器执行，但是应理解，可使用其它合适组件(例如，逻辑电路组件)来执行方法90。尽管以特定顺序描述方法80的前文描述，但是应注意，可以任何合适顺序执行方法80。
现参考图5，在框92处，特定模式寄存器38的处理器可确定是否已经由共同地址路径54接收地址信号。如果尚未接收地址信号，那么处理器可返回到框92且继续监测共同地址路径54。如果已接收地址信号，那么处理器可前进到框94且确定地址信号是否包含与相应模式寄存器38的地址匹配的地址。
如果地址信号与相应模式寄存器38的地址不匹配，那么处理器可再次返回到框92且继续监测共同地址路径52。如果地址信号与相应模式寄存器38的地址匹配，那么处理器可前进到框96且确定是否经由共同读取命令路径56接收读取命令以及经由共同地址路径54接收地址信号。如果存在读取命令信号，那么处理器可前进到框98且将存储在模式寄存器38中的数据输出到共同数据路径52上。然而，如果不存在读取命令信号，那么处理器可前进到框100且确定在共同写入命令路径58上是否存在写入命令。
如果存在写入命令连同经由共同地址路径54的适当地址信号，那么处理器可将经由共同数据路径52传输的数据写入到相应模式寄存器38中。如果在框100处尚未接收写入命令，那么处理器可返回到框92且继续监测共同地址路径。
尽管本发明可能易于进行各种修改及替代形式，但是特定实施例已在附图中以实例方式展示且在本文中进行详细描述。然而，应理解，本发明并非旨在限于所揭示的特定形式。而是，本发明旨在涵盖落入由所附权利要求书界定的本发明的精神及范围内的所有修改、等效物及替代物。
本文所提出及所主张的技术被引用且应用于明确地改善所属技术领域的实际性质的实质对象及具体实例且因而不是抽象、无形或纯理论的。此外，如果本说明书末尾所附的任何权利要求内含指定为“用于[执行][功能]…的部件”或“用于[执行][功能]…的步骤”的一或多个要素，那么此类元素旨在依据35USC 112(f)进行解释。然而，对于内含以任何其它方式指定的要素的任何权利要求，此类要素并非旨在依据35USC 112(f)进行解释。