阅读说明：本技术 竖直存储器件 (Vertical storage device ) 是由 张中 周文犀 夏志良 于 2019-08-23 设计创作，主要内容包括：本公开内容的各方面提供了一种半导体器件。该半导体器件包括沿垂直于半导体器件的衬底的方向交替地堆叠并且在衬底上方形成堆叠体的栅极层和绝缘层。该半导体器件包括形成于堆叠体的阵列区中的沟道结构的阵列。此外,该半导体器件包括：由衬底上方的连接区中的堆叠体的第一区段形成的第一阶梯,以及由衬底上方的连接区中的堆叠体的第二区段形成的第二阶梯。此外,该半导体器件包括由堆叠体的第一区段形成并且设置在连接区中的第一阶梯和第二阶梯之间的虚设阶梯。(Aspects of the present disclosure provide a semiconductor device. The semiconductor device includes gate layers and insulating layers that are alternately stacked in a direction perpendicular to a substrate of the semiconductor device and form a stacked body over the substrate. The semiconductor device includes an array of channel structures formed in an array region of a stack. Further, the semiconductor device includes: a first step formed by a first section of the stack in the connection region over the substrate, and a second step formed by a second section of the stack in the connection region over the substrate. Further, the semiconductor device includes a dummy step formed by the first section of the stack and disposed between the first step and the second step in the connection region.)

竖直存储器件

背景技术

半导体制造商开发了竖直器件技术，例如三维(3D)NAND闪存存储器技术等，以实现更高的数据存储密度而无需更小的存储单元。在一些示例中，3D NAND存储器件包括阵列区(还被称为核心区)和阶梯区。阵列区包括交替的栅极层和绝缘层的堆叠体。交替的栅极层和绝缘层的堆叠体用于形成在阵列区中竖直地堆叠的存储单元。阶梯区包括阶梯形式的相应栅极层，以便于形成与相应栅极层的触点。触点用于将驱动电路连接到相应栅极层，以用于控制堆叠的存储单元。

发明内容

本公开内容的各方面提供了一种半导体器件。该半导体器件包括沿垂直于半导体器件的衬底的方向交替地堆叠并且在衬底上方形成堆叠体的栅极层和绝缘层。该半导体器件包括在堆叠体的阵列区中形成的沟道结构的阵列。此外，该半导体器件包括由堆叠体在衬底上方的连接区中的第一区段形成的第一阶梯，以及由堆叠体在衬底上方的连接区中的第二区段形成的第二阶梯。此外，该半导体器件包括由堆叠体的第一区段形成的并且设置在连接区中的第一阶梯和第二阶梯之间的虚设阶梯。

根据本公开内容的一些方面，该半导体器件包括在第一阶梯上形成并且连接到堆叠体的第一区段中的栅极层的第一触点结构；以及在第二阶梯上形成并且连接到堆叠体的第二区段中的栅极层的第二触点结构。

在一些示例中，堆叠体的第一区段和堆叠体的第二区段具有相同数量的栅极层。

在一些实施例中，第一阶梯由沿第一方向下降的第一组阶梯台阶形成，并且第二阶梯由沿第一方向下降的第二组阶梯台阶形成。

在一些示例中，虚设阶梯由沿与第一方向相反的第二方向下降的一组阶梯台阶形成。

在一些实施例中，第一阶梯和第二阶梯中的对应组阶梯台阶具有相同的高度。

在示例中，虚设阶梯到第二阶梯的侧壁具有与第一阶梯相同的高度。

根据本公开内容的一方面，该半导体器件还包括由堆叠体的与沟道结构中的栅极顶部选择晶体管相对应的第三区段形成的第三阶梯。

在一些实施例中，第一组阶梯台阶和第二组阶梯台阶的每个阶梯台阶是由多个划分阶梯台阶形成的。在示例中，多个划分阶梯台阶沿垂直于第一方向的第三方向下降。

本公开内容的各方面提供了一种用于制造半导体器件的方法。该方法包括沿垂直于半导体器件的衬底的方向交替地堆叠牺牲栅极层和绝缘层，以形成衬底上方的堆叠体，以及对在连接区中的堆叠体的第一区段中牺牲栅极层和绝缘层进行成形，以在衬底上方的连接区中的堆叠体的第一区段中形成第一阶梯、第二阶梯和虚设阶梯。虚设阶梯设置在第一阶梯和第二阶梯之间。此外，该方法包括去除第二阶梯的数个牺牲栅极层和绝缘层以将第二阶梯移到堆叠体的第二区段中。

根据本公开内容的一些方面，该方法还包括在阵列区中的堆叠体中形成沟道结构，以及利用栅极层替换牺牲栅极层。然后，该方法包括在第一阶梯上形成第一触点结构并且在第二阶梯上形成第二触点结构。第一触点结构连接到堆叠体的第一区段中的栅极层，并且第二触点结构连接到堆叠体的第二区段中的栅极层。

附图说明

在阅读附图时，从以下

具体实施方式

可以最好地理解本公开内容的各方面。要指出的是，根据业内标准实践，各种特征不是按比例绘制的。实际上，为了论述清晰，可以任意增大或减小各种特征的尺寸。

图1示出了根据本公开内容的一些实施例的半导体器件的俯视图。

图2示出了根据本公开内容的一些实施例的半导体器件中块部分的俯视图。

图3示出了根据本公开内容的一些实施例的块部分的截面图。

图4示出了根据本公开内容的一些实施例的块部分中一部分的近距离视图。

图5示出了根据本公开内容的一些实施例的部分的截面图。

图6示出了概述根据本公开一些实施例，用于制造半导体器件的工艺示例的流程图。

图7示出了根据本公开一些实施例，在制造期间的半导体器件的块部分的俯视图的示例。

图8示出了根据本公开一些实施例，在制造期间的半导体器件的块部分的俯视图的示例。

图9示出了根据本公开一些实施例，在制造期间的半导体器件的块部分的俯视图的示例。

图10示出了根据本公开一些实施例，在制造期间的半导体器件的块部分的俯视图的示例。

图11示出了根据本公开一些实施例，在制造期间的半导体器件的块部分的俯视图的示例。

图12示出了根据本公开一些实施例，在制造期间的半导体器件的块部分的截面图的示例。

图13示出了根据本公开一些实施例，在制造期间的半导体器件的块部分的透视图的示例。

图14示出了根据本公开一些实施例，在制造期间的半导体器件的块部分的截面图的示例。

图15示出了根据本公开一些实施例，在制造期间的半导体器件的块部分的透视图的示例。

具体实施方式

以下公开内容提供了很多不同实施例或示例，用于实施所提供主题的不同特征。下文描述部件和布置的具体示例以简化本公开内容。这些当然仅仅是示例而并非意在加以限制。例如，在以下描述中在第二特征上方或在第二特征上形成第一特征可以包括这样的实施例：其中，第一和第二特征被形成为直接接触，以及还可以包括可以在第一和第二特征之间形成额外特征的实施例，使得第一和第二特征可以不直接接触。此外，本公开内容可以在各个示例中重复附图标记和/或字母。这种重复的目的在于简化和清晰，并且自身不指明在讨论的各个实施例和/或配置之间的关系。

此外，空间相关术语，诸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等等可以在本文中使用，以便于描述一个元件或特征与另外一个或多个元件或一个或多个特征的关系，如在附图中示出的。空间相对术语旨在涵盖除了在附图所示取向之外的、使用的设备或操作中的不同的取向。装置可以以另外的方式取向(旋转90度或在其他的取向)，并且本文中使用的空间相对描述词可以类似被相应地解释。

三维(3D)半导体存储器件可以形成于衬底上，该衬底包括用于形成存储单元阵列的阵列区(在一些示例中也称为核心区)和用于形成通往存储单元的连接的连接区。例如，在阵列区中将存储单元形成为竖直存储单元串的阵列。竖直存储单元串由交替地堆叠的栅极层和绝缘层形成。在连接区，栅极层和绝缘层的堆叠体被图案化为阶梯台阶，以提供用于将存储单元的栅极层连接到字线的触点焊盘(pad)区。

根据一些示例，修整-蚀刻工艺用于形成阶梯台阶。修整-蚀刻工艺基于掩模层来重复地执行修整步骤和蚀刻步骤。在修整步骤期间，掩模层被修整为额外地暴露出交替堆叠的(牺牲)栅极层和绝缘层的堆叠体上的新台阶区。在蚀刻步骤期间，基于掩模层来蚀刻堆叠体以生成新的台阶。在一些示例中，修整-蚀刻工艺是使用反应离子蚀刻来执行的，并且具有相对较低的生产率，例如相对较低的每小时的晶圆(WPH)，并且修整-蚀刻工艺对于3D存储器件制造而言可能是一种高成本工艺。此外，在阶梯台阶的数量相对较大时，为了蚀刻更低的阶梯台阶，上阶梯台阶和下阶梯台阶具有相对较大的高度差。因为大高度差，所以修整-蚀刻工艺对于低阶梯台阶需要更厚的掩模层，例如更厚光致抗蚀剂层，并且需要更厚的掩模层可能导致例如光刻工艺的困难。

通常，阶梯台阶由支承面(tread)和竖立面(riser)形成。在示例中，支承面是水平设置于下竖立面的顶边缘和上竖立面的底边缘之间的部分，并且竖立面是竖直设置于下支承面的内边缘和上支承面的外边缘之间的部分。支承面是可以被配置为供一个或多个触点结构着陆的触点焊盘。该竖立面是层堆叠体的侧壁，例如，交替地设置的(牺牲)栅极层和绝缘层。在一些示例中，阶梯台阶由支承面和该支承面的下方竖立面构成。通过支承面的深度和宽度以及下方竖立面的高度来测量阶梯台阶。支承面的深度是从支承面的外边缘到内边缘的距离。支承面的宽度是从支承面的一侧到另一侧的距离。竖立面的高度是在下方支承面和当前支承面之间的侧壁的竖直距离。在本公开内容中，可以在层对的方面来测量竖立面的高度。例如，层对是(牺牲)栅极层和绝缘层的厚度总和。在一些示例中，在阶梯台阶具有多个层对(例如四个层对、五个层对、六个层对)的高度时，该阶梯台阶被称为组台阶；在阶梯台阶具有一个层对的高度时，该阶梯台阶被称为划分台阶。

根据本公开内容的一些方面，交替地设置的栅极层和绝缘层的堆叠体可以被分成区段(section)。堆叠体的每个区段被进一步分成组。然后将每个组分成划分(division)。每个划分包括层对。在一些实施例中，通往不同区段的阶梯台阶可以同时形成(例如，在同一修整-蚀刻周期中)，并且然后使用切削(chop)工艺来去除层，并且将不同区段的阶梯台阶移到适当的区段层。因此，可以减少修整-蚀刻周期的总数。例如，在使用两个区段时，可以将修整-蚀刻周期的总数减少一半，并且可以将修整-蚀刻工艺中上阶梯台阶到下阶梯台阶的高度差减小例如一半。在另一个示例中，在使用三个区段时，可以将修整-蚀刻周期的总数减少2/3，可以将修整-蚀刻工艺中上阶梯台阶到下阶梯台阶的高度差减小2/3。因为减小了修整-蚀刻工艺中上阶梯台阶到下阶梯台阶的高度差，所以可以容易地执行修整-蚀刻工艺。因为减少了修整-蚀刻周期的总数，所以改善了处理效率。

图1示出了根据本公开内容的一些实施例的半导体器件100的俯视图。半导体器件100包括由三维(3D)存储单元形成的存储部分110。存储部分110可以包括一个或多个存储平面120，并且存储平面120中的每个存储平面可以包括多个存储块130。在一些示例中，可以在存储平面120处进行并发操作。在一些实施例中，每个存储块130都是执行擦除操作的最小单元。在图1的示例中，存储部分110包括四个存储平面120，并且存储平面120中的每个存储平面包括六个存储块130。存储块130中的每个存储块可以包括多个存储单元，并且每个存储单元都可以通过诸如位线和字线的互连来寻址。在一些示例中，可以垂直地敷设位线和字线以形成金属线的阵列。例如，字线在X方向延伸，并且位线在Y方向延伸。

此外，每个存储块130可以根据阶梯划分图案被分成块部分140。块部分140具有相同或等效的阶梯划分图案。将参考图2-图5描述块部分140的细节。

要指出的是，半导体器件100可以是任何适当的器件，例如，存储器电路、具有形成于半导体芯片上的存储器电路的半导体芯片(或管芯)、具有形成于半导体晶圆上的多个半导体管芯的半导体晶圆、半导体芯片的堆叠体、包括组装于封装衬底上的一个或多个半导体芯片的半导体封装等。

还要指出的是，半导体器件100可以包括其他适当的电路(未示出)，例如，在同一衬底或其他适当衬底上形成并且适当地与存储部分110耦合的逻辑电路、电源电路等。通常，存储部分110包括存储单元和***电路(例如，地址解码器、驱动电路、读出放大器等)。

图2示出了根据本公开一些实施例的块部分140的俯视图，图3示出了在线A-A’处的块部分140的截面图，图4示出了块部分140中部分245的细节的俯视图，以及图5示出了在线B-B’处的部分245的截面图。在一些示例中，图2和图4中的俯视图是X-Y平面中的视图，图3中的截面图是X-Z平面中的视图，以及图5中的截面图是Y-Z平面中的视图。

在图2和图3的示例中，块部分140包括具有针对阶梯划分的相同图案或镜像图案的部分240(A)-240(D)，以及部分240(A)-240(D)被称为阶梯划分图案(SDP)部分240(A)-(D)。每个SDP部分240包括阵列区250和连接区260。阵列区250包括存储串251的阵列(如图4中所示)，并且每个存储串251包括与一个或多个顶部选择晶体管以及一个或多个底部选择晶体管串联连接的多个堆叠的存储单元。连接区260包括顶部选择栅(TSG)连接区261、存储单元栅极(MCG)连接区269。TSG连接区261包括阶梯结构和用于将金属线连接到顶部选择晶体管的栅极以控制顶部选择晶体管的触点结构。MCG连接区269包括阶梯结构和用于将字线连接到存储单元的栅极的触点结构。

要指出的是，连接区260还可以包括底部选择栅(BSG)连接区(未示出)，其包括阶梯结构和用于将金属线连接到底部选择晶体管的栅极以控制底部选择晶体管的触点结构。

根据本公开内容的一些方面，根据诸如三级阶梯架构的多级阶梯架构来配置MCG连接区269。如图2-5的示例所示，每个存储串251包括108个存储单元，并且三级阶梯架构可以用于提供在每个存储串中的108个存储单元的字线和栅极之间的连接。例如，存储串251的108个存储单元被按照连续的顺序称为M1-M108，其中M1是与顶部选择晶体管相邻的第一存储单元，以及M108是序列中的最后一个。108个存储单元被分成两个区段，例如，M1-M54的第一区段和M55-M108的第二区段。每个区段中的存储单元被分成九个组，并且每个组包括六个连续的存储单元。

要指出的是，在一些实施例中，阵列中存储单元的串形成于交替地设置的栅极层和绝缘层的堆叠体中。栅极层形成顶部选择晶体管的栅极、存储单元(例如串中的M1-M108)和底部选择晶体管。在一些上下文中，M1-M108用于指称针对对应存储单元的栅极层(有时称为牺牲栅极层)。

具体而言，在一些实施例中，三级阶梯架构包括区段级、组级和划分级。在区段级，在图2-5的示例中，三级阶梯架构包括用于提供通往M1-M54的第一区段(S1)的连接的第一阶梯区段270，以及包括用于提供通往M55-M108的第二区段(S2)的连接的第二阶梯区段290。在组级，每个阶梯区段包括九个组阶梯台阶G1-G9，并且每个组阶梯台阶具有六个层对的高度。在划分级处，每个组阶梯台阶包括6个划分阶梯台阶D1-D6，并且每个划分阶梯台阶具有一个层对的高度。在一些示例中，每个阶梯区段中的组阶梯台阶G1-G9沿着第一方向，例如沿X方向(或-X方向)上升/下降。此外，在一些示例中，划分阶梯台阶D1-D6沿第二方向，例如沿垂直于第一方向的Y方向(或-Y方向)上升/下降。

此外，在图2-5的示例中，MCG连接区269包括设置在第一阶梯区段270和第二阶梯区段290之间的虚设阶梯区段280。

在一些实施例中，通过相同的修整-蚀刻工艺形成第一阶梯区段270、第二阶梯区段290和虚设阶梯280，因此，第一阶梯区段270和第二阶梯区段290以及虚设阶梯280具有类似的组阶梯台阶。例如，区段阶梯270和290以及虚设阶梯280具有相同数量的组阶梯台阶，并且对应的组阶梯台阶具有相同的组阶梯台阶高度和相同的组阶梯台阶深度。第一阶梯区段270和第二阶梯区段290具有相同的下行方向，并且虚设阶梯280的下行方向是与第一阶梯区段270和第二阶梯区段290的下行方向相反的方向。

根据本公开内容的一些方面，使用切削工艺将第二阶梯区段290向下(例如，-Z方向)移到合适的层。在图2-5的示例中，第一阶梯区段270和虚设阶梯区段280设置有形成于存储单元M1-M54的层中的阶梯台阶，以及第二阶梯区段290设置有形成于存储单元M55-M108的层中的阶梯台阶。

要指出的是，尽管在图2-5的示例中，三级阶梯架构包括两个阶梯区段，但三级阶梯架构中的阶梯区段的数量不应受到限制并且可以是任何适当数量，例如，三个、四个、五个等。要指出的是，尽管在图2-5的示例中，每个阶梯区段包括9个组阶梯台阶，但阶梯区段中的组阶梯台阶的数量不应受到限制并且可以是任何适当数量，例如，六个、七个、八个、十个等。要指出的是，尽管在图2-5的示例中，每个组阶梯台阶包括9个划分阶梯台阶，但组阶梯台阶中的划分阶梯台阶的数量不应受到限制并且可以是任何适当数量，例如，两个、三个、四个、五个、七个等。

在一些实施例中，使用栅极最后制造技术，因此形成缝隙结构以帮助去除牺牲栅极层以及形成实际栅极。在图2-5的示例中，在SDP部分240(C)中形成缝隙结构211、212(A)、212(B)、213(A)、213(B)和214，如图4所示。缝隙结构211、212(A)、212(B)、213(A)、213(B)和214在X方向延伸并且彼此平行。在示例中，缝隙结构211和214使SDP部分240(C)与相邻的SDP部分240(B)和240(D)分开。缝隙结构212(A)和213(A)设置在阵列区250中并且可以将SDP部分240(C)中的存储单元串的阵列分成三个指状结构241、242和243。缝隙结构212(B)和213(B)设置在连接区260中并且可以将连接区260分成多个部分。

在示例中，缝隙结构211和214是连续的缝隙结构，其填充有绝缘层以例如使SDP部分240(C)的栅极层与相邻SDP部分240(B)和240(D)电绝缘。

在一些示例中，连接区260中的缝隙结构的数量与阵列区250中的缝隙结构的数量相同。在图2-5的示例中，缝隙结构212(B)和213(B)与缝隙结构212(A)和213(A)对准。但是，缝隙结构212(B)和213(B)是与缝隙结构212(A)和213(A)断开的并且不是缝隙结构212(A)和213(A)的连续部分，因此三个指状存储区241-243中的栅极层是连接的。

要指出的是，在另一个示例中，缝隙结构212(B)和213(B)不与缝隙结构212(A)和213(A)对准。在另一示例中，连接区260中的缝隙结构的数量与阵列区250中的缝隙结构的数量不相同。

在一些实施例中，至少一些缝隙结构可以充当用于阵列区250中的存储串251的阵列的公共源极触点。

在图2-5的示例中，并且如图4所示，顶部选择栅切口215可以设置于每个指状部分的中间以将存储指区的顶部选择栅(TSG)层分成两个部分，并且由此能够将存储指区部分分成两个独立可编程(读/写)的页。尽管可以在存储块级进行3D NAND存储器的擦除操作，但可以在存储页级进行读取和写入操作。在一些实施例中，虚设沟道结构222可以设置于适当地方，用于在制造期间的工艺变化控制和/或用于额外的机械支撑。

要指出的是，在一些示例中，顶部选择栅切口215不切割存储单元栅极层和底部选择栅层。

在TSG连接区261中形成阶梯结构。该阶梯结构具有多个阶梯台阶以暴露出顶部选择晶体管的栅极层的一部分，并且暴露的部分可以被配置为触点焊盘。然后，可以在触点焊盘上形成用于将金属线连接到顶部选择晶体管的栅极以控制顶部选择晶体管的触点结构。在图2-5的示例中，并且如图4中所示，TSG连接区261处的阶梯结构具有两个阶梯台阶262和263。在示例中，两个阶梯台阶262和263中的每个阶梯台阶都具有一个层对的高度。在图2-5的示例中，虚线示出了支承面的边缘。在示例中，存储串包括第一栅极选择晶体管和第二栅极选择晶体管。第一栅极选择晶体管的栅极与第一阶梯台阶262上的触点结构264连接，并且第二栅极选择晶体管的栅极与第二阶梯台阶263上的触点结构265连接。

图4中示出了第一阶梯区段270的细节。第一阶梯区段270将栅极层的一部分作为触点焊盘暴露于每个存储串251中的存储单元M1-M54，并且可以在触点焊盘上形成触点结构以将每个存储串251中的存储单元M1-M54的栅极层连接到字线。

例如，组阶梯台阶G9的区域中的划分阶梯台阶D6的支承面提供用于M1的触点焊盘。组阶梯台阶G9的区域中的划分阶梯台阶D5的支承面提供用于M2的触点焊盘。组阶梯台阶G9的区域中的划分阶梯台阶D4的支承面提供用于M3的触点焊盘。组阶梯台阶G9的区域中的划分阶梯台阶D3的支承面提供用于M4的触点焊盘。组阶梯台阶G9的区域中的划分阶梯台阶D2的支承面提供用于M5的触点焊盘。组阶梯台阶G9的区域中的划分阶梯台阶D1的支承面提供用于M6的触点焊盘。

类似地，组阶梯台阶G8的区域中的划分阶梯台阶D6的支承面提供用于M7的触点焊盘。组阶梯台阶G8的区域中的划分阶梯台阶D5的支承面提供用于M8的触点焊盘。组阶梯台阶G8的区域中的划分阶梯台阶D4的支承面提供用于M9的触点焊盘。组阶梯台阶G8的区域中的划分阶梯台阶D3的支承面提供用于M10的触点焊盘。组阶梯台阶G8的区域中的划分阶梯台阶D2的支承面提供用于M11的触点焊盘。组阶梯台阶G8的区域中的划分阶梯台阶D1的支承面提供用于M12的触点焊盘。

类似地，组阶梯台阶G7的区域中的划分阶梯台阶D6的支承面提供用于M13的触点焊盘。组阶梯台阶G7的区域中的划分阶梯台阶D5的支承面提供用于M14的触点焊盘。组阶梯台阶G7的区域中的划分阶梯台阶D4的支承面提供用于M15的触点焊盘。组阶梯台阶G7的区域中的划分阶梯台阶D3的支承面提供用于M16的触点焊盘。组阶梯台阶G7的区域中的划分阶梯台阶D2的支承面提供用于M17的触点焊盘。组阶梯台阶G7的区域中的划分阶梯台阶D1的支承面提供用于M18的触点焊盘。

类似地，组阶梯台阶G6的区域中的划分阶梯台阶D6的支承面提供用于M19的触点焊盘。组阶梯台阶G6的区域中的划分阶梯台阶D5的支承面提供用于M20的触点焊盘。组阶梯台阶G6的区域中的划分阶梯台阶D4的支承面提供用于M21的触点焊盘。组阶梯台阶G6的区域中的划分阶梯台阶D3的支承面提供用于M22的触点焊盘。组阶梯台阶G6的区域中的划分阶梯台阶D2的支承面提供用于M23的触点焊盘。组阶梯台阶G6的区域中的划分阶梯台阶D1的支承面提供用于M24的触点焊盘。

类似地，组阶梯台阶G5的区域中的划分阶梯台阶D6的支承面提供用于M25的触点焊盘。组阶梯台阶G5的区域中的划分阶梯台阶D5的支承面提供用于M26的触点焊盘。组阶梯台阶G5的区域中的划分阶梯台阶D4的支承面提供用于M27的触点焊盘。组阶梯台阶G5的区域中的划分阶梯台阶D3的支承面提供用于M28的触点焊盘。组阶梯台阶G5的区域中的划分阶梯台阶D2的支承面提供用于M29的触点焊盘。组阶梯台阶G5的区域中的划分阶梯台阶D1的支承面提供用于M30的触点焊盘。

类似地，组阶梯台阶G4的区域中的划分阶梯台阶D6的支承面提供用于M31的触点焊盘。组阶梯台阶G4的区域中的划分阶梯台阶D5的支承面提供用于M32的触点焊盘。组阶梯台阶G4的区域中的划分阶梯台阶D4的支承面提供用于M33的触点焊盘。组阶梯台阶G4的区域中的划分阶梯台阶D3的支承面提供用于M34的触点焊盘。组阶梯台阶G4的区域中的划分阶梯台阶D2的支承面提供用于M35的触点焊盘。组阶梯台阶G4的区域中的划分阶梯台阶D1的支承面提供用于M36的触点焊盘。

类似地，组阶梯台阶G3的区域中的划分阶梯台阶D6的支承面提供用于M37的触点焊盘。组阶梯台阶G3的区域中的划分阶梯台阶D5的支承面提供用于M38的触点焊盘。组阶梯台阶G3的区域中的划分阶梯台阶D4的支承面提供用于M39的触点焊盘。组阶梯台阶G3的区域中的划分阶梯台阶D3的支承面提供用于M40的触点焊盘。组阶梯台阶G3的区域中的划分阶梯台阶D2的支承面提供用于M41的触点焊盘。组阶梯台阶G3的区域中的划分阶梯台阶D1的支承面提供用于M42的触点焊盘。

类似地，组阶梯台阶G2的区域中的划分阶梯台阶D6的支承面提供用于M43的触点焊盘。组阶梯台阶G2的区域中的划分阶梯台阶D5的支承面提供用于M44的触点焊盘。组阶梯台阶G2的区域中的划分阶梯台阶D4的支承面提供用于M45的触点焊盘。组阶梯台阶G2的区域中的划分阶梯台阶D3的支承面提供用于M46的触点焊盘。组阶梯台阶G2的区域中的划分阶梯台阶D2的支承面提供用于M47的触点焊盘。组阶梯台阶G2的区域中的划分阶梯台阶D1的支承面提供用于M48的触点焊盘。

类似地，组阶梯台阶G1的区域中的划分阶梯台阶D6的支承面提供用于M49的触点焊盘，并且在该触点焊盘上形成触点结构C1(图5中所示)。组阶梯台阶G1的区域中的划分阶梯台阶D5的支承面提供用于M50的触点焊盘，并且在该触点焊盘上形成触点结构C2(图5中所示)。组阶梯台阶G1的区域中的划分阶梯台阶D4的支承面提供用于M51的触点焊盘，并且在该触点焊盘上形成触点结构C3(图5中所示)。组阶梯台阶G1的区域中的划分阶梯台阶D3的支承面提供用于M52的触点焊盘，并且在该触点焊盘上形成触点结构C4(图5中所示)。组阶梯台阶G1的区域中的划分阶梯台阶D2的支承面提供用于M53的触点焊盘，并且在该触点焊盘上形成触点结构C5(图5中所示)。组阶梯台阶G1的区域中的划分阶梯台阶D1的支承面提供用于M54的触点焊盘，并且在该触点焊盘上形成触点结构C6(图5中所示)。

要指出的是，在一些示例中，诸如图5中缝隙结构211、212(B)、213(B)和214所示的缝隙结构填充有绝缘层530和导电材料540。绝缘层530使导电材料540与栅极层绝缘。导电材料540可以用于形成公共源极触点。

图6示出了概述根据本公开一些实施例，用于制造半导体器件，诸如半导体器件100的工艺示例600的流程图。该工艺在S601处开始，并且进行到S610。

在S610处，在衬底上交替地堆叠牺牲栅极层和绝缘层以形成初始堆叠体。衬底可以是任何适当的衬底，例如硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。衬底可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。IV族半导体可以包括Si、Ge或SiGe。衬底可以是体晶圆或外延层。在一些示例中，绝缘层由诸如二氧化硅等绝缘材料制成，以及牺牲层由氮化硅制成。

在S620处，形成了通往顶部选择晶体管的栅极的阶梯台阶。可以通过任何适当工艺形成通往顶部选择晶体管的栅极的阶梯台阶。在示例中，可以通过使用掩模层，应用重复的蚀刻-修整工艺来形成通往顶部选择晶体管的栅极的阶梯台阶。将参考S630描述重复的蚀刻-修整工艺的细节。

图7示出了在形成通往顶部选择晶体管的栅极的阶梯台阶之后，半导体器件100的块部分140的俯视图示例。如图7所示，阶梯台阶形成于TSG连接区261中。

参考回图6，在S630处，阶梯划分图案的划分阶梯台阶形成于连接区中。在一些示例中，使用掩模层并且在掩模层上应用修整工艺，以形成蚀刻掩模，用于形成划分阶梯台阶。

图8示出了具有被掩模层810覆盖的SDP部分240(A)-(D)的半导体器件100的块部分140的俯视图的示例。掩模层810用于形成SDP部分240(A)-(D)中的划分阶梯台阶。SDP部分240(A)-(D)具有相同的SDP或镜像SDP。掩模层810覆盖阵列区250和与阵列区250以及TSG连接区261相邻的连接区260的一部分。在一些实施例中，掩模层810可以包括光致抗蚀剂或碳基聚合物材料，并且可以使用诸如光刻的图案化工艺形成。在一些实施例中，掩模层810还可以包括诸如氧化硅、氮化硅、TEOS、含硅的抗反射涂层(SiARC)、非晶硅或多晶硅的硬掩模。可以使用蚀刻工艺来图案化硬掩模，例如使用O2或CF4化学制剂的反应离子蚀刻(RIE)。此外，掩模层810可以包括光致抗蚀剂和硬掩模的任何组合。

在一些实施例中，可以使用掩模层810通过应用重复的蚀刻-修整工艺来形成划分阶梯台阶。重复的蚀刻-修整工艺包括蚀刻工艺和修整工艺的多个周期。在蚀刻工艺期间，可以去除初始堆叠体的具有暴露的表面的一部分。在示例中，蚀刻深度等于作为牺牲栅极层和绝缘层的厚度的层对。在示例中，用于绝缘层的蚀刻工艺可以相对于牺牲层具有高选择性，和/或反之亦然。

在一些实施例中，通过诸如反应离子蚀刻(RIE)或其他干蚀刻工艺的非等向性蚀刻进行对堆叠体的蚀刻。在一些实施例中，绝缘层是氧化硅。在该示例中，对氧化硅的蚀刻可以包括使用基于氟的气体(例如氟化碳(CF4)、六氟乙烷(C2F6)、CHF3或C3F6和/或任何其他适当气体)的RIE。在一些实施例中，可以通过湿化学试剂去除氧化硅层，例如，氢氟酸或氢氟酸和乙二醇的混合物。在一些实施例中，可以使用定时蚀刻方法。在一些实施例中，牺牲层是氮化硅。在该示例中，对氮化硅的蚀刻可以包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3,和/或其组合的RIE。用于去除单层堆叠体的方法和蚀刻剂不应受到本公开内容的实施例的限制。

修整工艺包括在掩模层810上应用适当的蚀刻工艺(例如，等向性干蚀刻或湿蚀刻)，使得可以在x-y平面中从边缘横向地拉回(例如，向内收缩)掩模层810。在一些实施例中，修整工艺可以包括诸如使用O2、Ar、N2等的RIE的干蚀刻。在一些实施例中，掩模层810的拉回距离与划分阶梯台阶的深度相对应。

在修整掩模层810之后，最顶层级的初始堆叠体中的与划分相对应的一个部分被暴露，初始堆叠体的最顶层级的其他部分保持被掩模层810覆盖。蚀刻-修整工艺的下一个周期以蚀刻工艺恢复。

在一些实施例中，可以由绝缘层覆盖初始堆叠体的最顶层级。在一些实施例中，还可以由其他电介质材料覆盖初始堆叠体的最顶层级。可以向每个蚀刻-修整周期的蚀刻工艺增加去除绝缘层和/或其他电介质材料的工艺步骤以形成划分阶梯台阶。

在形成划分阶梯台阶之后，可以去除掩模层810。可以通过使用诸如利用O2或CF4等离子体的干蚀刻，或利用抗蚀剂/聚合物剥离剂(例如，基于溶剂的化学品)的湿蚀刻的技术来去除掩模层810。

图9示出了去除掩模层810之后，半导体器件100中的块部分140的俯视图的示例。如图9所示，形成划分阶梯台阶D1-D6。

重新参考图6，在S640，在上区段层，例如用于M1-M54的层中，形成用于连接区中的多个阶梯区段(例如第一阶梯区段270、第二阶梯区段290等)的组阶梯台阶。在一些示例中，使用掩模层并且在掩模层上应用修整工艺，以形成蚀刻掩模，用于形成组阶梯台阶。

图10示出了半导体器件100的被用于形成组阶梯台阶的掩模层1010覆盖的块部分140的俯视图示例。掩模层1010设置于阵列区250和连接区260的一部分上方。如图10所示，掩模层1010具有第一部分1010(A)和第二部分1010(B)。第一部分1010(A)覆盖阵列区250和第一阶梯区段270的一部分，第二部分1010(B)覆盖第二阶梯区段290的一部分和虚设阶梯区段280的一部分。掩模层1010可以由类似于掩模层810的材料制成，并且可以使用类似的技术形成。

在一些实施例中，类似于用于形成划分阶梯台阶的重复的蚀刻-修整工艺，可以使用掩模层1010，通过应用重复的蚀刻-修整工艺来形成组阶梯台阶。在本示例中，可以通过沿X方向修整第一部分1010(A)的左边缘来形成第一阶梯区段270的组阶梯台阶。可以通过沿X方向修整第二部分1010(B)的左边缘来形成第二阶梯区段290的组阶梯台阶。可以通过沿-X方向修整第二部分1010(B)的右边缘来形成虚设阶梯区段280的组阶梯台阶。

在一些实施例中，每个组阶梯台阶包括多个层对，例如，示例中的9个层对。然后，蚀刻工艺对与组阶梯台阶的高度相对应的适当层(例如，交替的牺牲层和绝缘层的九个层对)进行蚀刻。

在形成组阶梯台阶之后，可以去除掩模层1010。可以通过使用诸如利用O2或CF4等离子体的干蚀刻，或利用抗蚀剂/聚合物剥离剂(例如，基于溶剂的化学品)的湿蚀刻的技术来去除掩模层1010。

图11示出了去除掩模层1010之后，半导体器件100中的块部分140的俯视图的示例。虚线示出了用于组阶梯台阶的支承面的边缘。如图11所示，形成了组阶梯台阶G1-G9。

图12示出了去除掩模层1010之后，块部分140在线A-A’处的截面图的示例。图13示出了去除掩模层1010之后，块部分140的透视图。如图12和图13所示，在用于M1-M54的层中形成第一阶梯区段270和第二阶梯区段290的组阶梯台阶G1-G9。

参考回图6，在S650处，在不同阶梯区段处执行切削工艺以将阶梯区段移到合适的区段层。在示例中，适当地暴露第二阶梯区段290并且执行切削工艺以将第二阶梯区段290移到用于M55-M108的层。例如，将掩模层设置为覆盖半导体器件100，并且然后适当地去除覆盖第二阶梯区段290的掩模层的部分以暴露出第二阶梯区段290。然后，执行蚀刻工艺以去除在第二阶梯区段290处的54个层对。

在一些实施例中，通过诸如反应离子蚀刻(RIE)或其他干蚀刻工艺的非等向性蚀刻来执行在第二阶梯区段290处的对层对(包括绝缘层和牺牲栅极层)的蚀刻。在一些实施例中，绝缘层是氧化硅。在该示例中，对氧化硅的蚀刻可以包括使用基于氟的气体(例如氟化碳(CF4)、六氟乙烷(C2F6)、CHF3或C3F6和/或任何其他适当气体)的RIE。在一些实施例中，可以通过湿化学试剂(例如，氢氟酸或氢氟酸和乙二醇的混合物)来去除氧化硅层。在一些实施例中，可以使用定时蚀刻方法。在一个实施例中，牺牲栅极层是氮化硅。在该示例中，对氮化硅的蚀刻可以包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3,和/或其组合的RIE。用于去除单层堆叠体的方法和蚀刻剂不应受到本公开实施例的限制。

图14示出了在切削工艺和去除掩模层之后，块部分140在线A-A’处的截面图的示例。图15示出了在切削工艺和去除掩模层之后，块部分140的透视图。如图14和图15所示，在用于M55-M108的层中偏移第二阶梯区段290的组阶梯台阶G1-G9。

要指出的是，在使用多于两个区段时，可以重复在其他区段上重复地使用切削工艺。

参考回图6，在S660处，形成沟道结构。在示例中，执行适当的平坦化工艺以获得相对平的表面。然后，使用光刻技术在光致抗蚀剂和/或硬掩模层中限定沟道孔和虚设沟道孔的图案，并且使用蚀刻技术将图案转移到牺牲层和绝缘层的堆叠体中。于是，在阵列区250中形成沟道孔，以及在连接区中形成虚设沟道孔。

然后，在沟道孔中形成沟道结构，以及在虚设沟道孔中形成虚设沟道结构。在一些实施例中，虚设沟道结构可以与沟道结构一起形成，因此，虚设沟道结构由与沟道结构相同的材料形成。在一些实施例中，虚设沟道结构与沟道结构以不同方式形成。

在S670处，形成栅缝隙(在一些示例中也称为缝隙结构)。在一些实施例中，栅缝隙被蚀刻为堆叠体中的沟槽。在一些示例中，连接区中的栅缝隙具有与阵列区中的栅缝隙相同的间距。

在S680处，去除实际栅极。在一些实施例中，使用栅缝隙，可以由栅极层替代牺牲层。在示例中，经由栅缝隙向牺牲层施加蚀刻剂以去除牺牲层。在示例中，牺牲层由氮化硅制成，并且经由栅缝隙施加热硫酸(H₂SO₄)以去除牺牲层。此外，经由栅缝隙，形成通往阵列区中的晶体管的栅极堆叠体。在示例中，栅极堆叠体由高k电介质层、胶粘层和金属层形成。高k电介质层可以包括提供较大介电常数的任何适当材料，例如氧化铪(HfO₂)、氧化铪硅(HfSiO₄)、氮氧化铪硅(HfSiON)、氧化铝(Al₂O₃)、氧化镧(La₂O₃)、氧化钽(Ta₂O₅)、氧化钇(Y₂O₃)、氧化锆(ZrO₂)、氧化钛酸锶(SrTiO₃)、氧化锆硅(ZrSiO₄)、氧化铪锆(HfZrO₄)等。胶粘层可以包括诸如钛(Ti)、钽(Ta)的高熔点金属以及它们的氮化物，例如，TiN、TaN、W2N、TiSiN、TaSiN等。金属层包括具有高导电性的金属，例如，钨(W)、铜(Cu)等。

在S690处，可以在半导体器件上执行进一步工艺。例如，栅极最后工艺继续到例如利用间隔体材料(例如，氧化硅)和公共源极材料(例如，钨)来填充栅缝隙，以形成缝隙结构。此外，可以形成触点结构，并且可以形成金属迹线。

前面概述了几个实施例的特征，因此本领域的技术人员可以更好地理解本公开内容的各方面。本领域的技术人员应当认识到，他们可以容易地使用本公开内容作为依据，用于设计或修改其他工艺和结构，用于执行相同的目的和/或实现本文所介绍实施例的相同优点。本领域的技术人员还应当认识到，这样的等价构造并不脱离本公开内容的精神和范围，并且它们可以在本文中做出各种改变、替换和变化而不脱离本公开内容的精神和范围。