阅读说明：本技术 高压半导体装置及其制造方法 (High voltage semiconductor device and method for manufacturing the same ) 是由 许健 韦维克 陈柏安 谢克·麦斯坦巴雪 戴许曼·普佳·瑞凡卓 巴提·莫尼卡 席德·内亚兹 于 2018-11-30 设计创作，主要内容包括：本发明提供一种高压半导体装置及其制造方法。该高压半导体装置包含半导体基底,具有第一导电类型,第一高压阱设置于半导体基底内且具有与第一导电类型相反的第二导电类型,第一埋层设置于第一高压阱上且具有第一导电类型,第二埋层和第三埋层设置于第一高压阱上且具有第二导电类型,其中第一埋层位于第二埋层与第三埋层之间,外延层设置于半导体基底上,其中第一埋层、第二埋层和第三埋层自半导体基底延伸至外延层内,以及源极区和漏极区设置于第一埋层上且具有第二导电类型。(The invention provides a high-voltage semiconductor device and a manufacturing method thereof. The high-voltage semiconductor device comprises a semiconductor substrate with a first conductivity type, a first high-voltage well arranged in the semiconductor substrate and having a second conductivity type opposite to the first conductivity type, a first buried layer arranged on the first high-voltage well and having the first conductivity type, a second buried layer and a third buried layer arranged on the first high-voltage well and having the second conductivity type, wherein the first buried layer is positioned between the second buried layer and the third buried layer, an epitaxial layer arranged on the semiconductor substrate, wherein the first buried layer, the second buried layer and the third buried layer extend into the epitaxial layer from the semiconductor substrate, and a source region and a drain region arranged on the first buried layer and having the second conductivity type.)

高压半导体装置及其制造方法

技术领域

本发明是关于半导体装置，特别是关于高压半导体装置及其制造方法。

背景技术

高压半导体装置技术适用于高电压与高功率的集成电路领域。传统高压半导体装置，例如垂直式扩散金属氧化物半导体(vertically diffused metal oxidesemiconductor,VDMOS)晶体管及水平扩散金属氧化物半导体(laterally diffused metaloxide semiconductor,LDMOS)晶体管，主要用于18V以上的元件应用领域。高压装置技术的优点在于符合成本效益，且易相容于其它工艺，已广泛应用于显示器驱动IC元件、电源供应器、电力管理、通信、车用电子或工业控制等领域中。

虽然现存的高压半导体装置已逐步满足它们既定的用途，但它们仍未在各方面皆彻底的符合要求。举例来说，若要将原已使用于低压装置的元件结构与功能应用在高压装置中，元件需要重新设计且其占用面积增加，无法符合目前高压半导体装置微型化且高击穿电压及低导通电阻的需求。因此，关于高压半导体装置和制造技术仍有一些问题需要克服。

发明内容

本发明提供了高压半导体装置的实施例，特别是水平扩散金属氧化物半导体(LDMOS)晶体管的实施例。在本发明的一些实施例中，在半导体基底内设置第一高压阱，半导体基底具有第一导电类型，且第一高压阱具有与第一导电类型相反的第二导电类型。在第一高压阱上设置第一埋层、第二埋层和第三埋层，第一埋层位于第二埋层与第三埋层之间，且第一埋层具有第一导电类型，第二埋层和第三埋层具有第二导电类型。此外，在第一埋层上设置具有第二导电类型的第二高压阱，且在第二高压阱内设置具有第二导电类型的源极区和漏极区。

通过将第一高压阱延伸至第二埋层和第三埋层下方，可在第一高压阱上形成与半导体基底完全隔离(fully isolated)且具有高击穿电压的半导体装置。再者，通过在第一高压阱与第二高压阱之间设置第一埋层，可在利用第一高压阱使得半导体装置可耐受高电压的前提下提供半导体装置本身运作所需的电压。拥有高击穿电压的水平扩散金属氧化物半导体晶体管可被广泛地应用于电位转换器(level shifter)及高压集成电路(highvoltage integrated circuit，HVIC)芯片中。此外，由于源极区和漏极区皆设置在第二高压阱内，可降低半导体装置的导通电阻(on resistance，Ron)，进而提高水平扩散金属氧化物半导体晶体管的导通电流。

根据一些实施例，提供高压半导体装置。高压半导体装置包含半导体基底，具有第一导电类型，以及第一高压阱，设置于半导体基底内且具有与第一导电类型相反的第二导电类型。高压半导体装置也包含第一埋层，设置于第一高压阱上且具有第一导电类型，以及第二埋层和第三埋层，设置于第一高压阱上且具有第二导电类型，其中第一埋层位于第二埋层与第三埋层之间。高压半导体装置更包含外延层，设置于半导体基底上，其中第一埋层、第二埋层和第三埋层自半导体基底延伸至外延层内，以及源极区和漏极区，设置于第一埋层上且具有第二导电类型。

根据一些实施例，提供高压半导体装置。高压半导体装置包含半导体基底，具有第一导电类型，以及第一高压阱，设置于半导体基底内且具有与第一导电类型相反的第二导电类型。高压半导体装置也包含第一埋层，设置于第一高压阱上且具有第一导电类型，以及第二高压阱，设置于第一埋层上且具有第二导电类型。高压半导体装置更包含外延层，设置于半导体基底上，其中第一埋层的一部分和第二高压阱位于外延层内，以及源极区和第一漏极区，设置于第二高压阱内且具有第二导电类型。

根据一些实施例，提供高压半导体装置的制造方法。此方法包含在半导体基底内形成第一高压阱，其中半导体基底具有第一导电类型，且第一高压阱具有与第一导电类型相反的第二导电类型。方法也包含在第一高压阱上形成第一埋层，其中第一埋层具有第一导电类型，以及在第一埋层的两侧分别形成第二埋层和第三埋层，其中第二埋层和第三埋层具有第二导电类型。方法更包含在半导体基底上形成外延层，其中第一埋层、第二埋层和第三埋层延伸至外延层内，以及在外延层内和第一埋层上形成源极区和漏极区，其中源极区和漏极区具有第二导电类型。

本发明的半导体装置可应用于多种类型的半导体装置，为让本发明的特征和优点能更明显易懂，下文特举出应用于水平扩散金属氧化物半导体晶体管的实施例，并配合所附图式，作详细说明如下。

附图说明

通过以下的详述配合所附图式，我们能更加理解本发明实施例的观点。值得注意的是，根据工业上的标准惯例，一些部件(feature)可能没有按照比例绘制。事实上，为了能清楚地讨论，不同部件的尺寸可能被增加或减少。

图1A-图1F是根据本发明的一些实施例，显示形成图1F中高压半导体装置的各个阶段的剖面示意图；

图2是根据本发明的另一些实施例，显示高压半导体装置的剖面示意图；以及

图3是根据本发明的又一些实施例，显示高压半导体装置的剖面示意图。

附图标号

100、200、300：高压半导体装置；

101：半导体基底；

103、203、303：第一高压阱；

105a：第二埋层；

105b：第三埋层；

107：第一埋层；

109：外延层；

111a、111b：高压阱；

113a：第四高压阱；

113b：第六高压阱；

115a：第三高压阱；

115b：第五高压阱；

117：第二高压阱；

121a、121b、123：阱；

131a、131b、133a、133b、135a、135b：隔离结构；

141a、141b：栅极介电层；

142a、142b：栅极结构；

143a、143b：栅极电极层；

145a、145b、145c、145d：间隙物；

151a、151b、153a、153b、155a、155b、157：掺杂区；

203a：第一渐细部；

203b：第二渐细部；

303a、303b、303c、303d、303e、303f、303g、303h、303i、303j、303k：区段；

305a、305b、305c、305d、305e、305f、305g、305h、305i、305j：连接部；

D：距离；

D1、D2、E1、E2、E3、E4、G1、G2、S：电极；

T：厚度。

具体实施方式

以下揭露提供了很多不同的实施例或范例，用于实施所提供的高压半导体装置的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例及/或形态之间的关系。

以下描述实施例的一些变化。在不同图式和说明的实施例中，相似的参考数字被用来标明相似的元件。可以理解的是，在方法的前、中、后可以提供额外的操作，且一些叙述的操作可为了该方法的其他实施例被取代或删除。

图1A-图1F是根据本发明的一些实施例，显示形成图1F中高压半导体装置100的各个阶段的剖面示意图。

根据一些实施例，如图1A所示，在半导体基底101内形成第一高压阱103。半导体基底101可由硅或其他半导体材料制成，或者，半导体基底101可包含其他元素半导体材料，例如锗(Ge)。一些实施例中，半导体基底101由化合物半导体制成，例如碳化硅、氮化镓、砷化镓、砷化铟或磷化铟。一些实施例中，半导体基底101由合金半导体制成，例如硅锗、碳化硅锗、磷化砷镓或磷化铟镓。

此外，半导体基底101可包含绝缘层上覆硅(silicon-on-insulator，SOI)基底。一些实施例中，半导体基底101可为轻掺杂的P型或N型基底。在本实施例中，半导体基底101为P型，其内部具有P型掺质，例如硼(B)，且后续形成的高压半导体装置100可包含在半导体基底101上的N型的水平扩散金属氧化物半导体晶体管。

一些实施例中，第一高压阱103具有与半导体基底101相反的导电类型。在本实施例中，半导体基底为P型，且高压阱103为N型。此外，第一高压阱103的形成方法可包含利用遮罩在半导体基底101内实施离子植入工艺，离子植入N型掺质，例如磷(P)或砷(As)，且掺质浓度在约1x10¹⁷原子/立方公分(atoms/cm³)至约5x10¹⁸原子/立方公分(atoms/cm³)的范围内。然后，将植入的离子驱入(drive-in)半导体基底101内以形成第一高压阱103。

此外，一些实施例中，第一高压阱103垂直于半导体基底101的顶面的厚度T大于约8微米。

根据一些实施例，如图1B所示，在半导体基底101内和第一高压阱103内形成第一埋层107、第二埋层105a和第三埋层105b。明确而言，第一埋层107、第二埋层105a和第三埋层105b形成于半导体基底101和第一高压阱103的上部，靠近半导体基底101的顶面的位置。在形成第一埋层107、第二埋层105a和第三埋层105b之后，第一埋层107、第二埋层105a和第三埋层105b是位于剩下的第一高压阱103上。在本实施例中，第一埋层107为P型，第二埋层105a和第三埋层105b为N型。第一埋层107、第二埋层105a和第三埋层105b的形成方法相同或相似于第一高压阱103的形成方法，在此便不重复叙述。一些实施例中，第二埋层105a和第三埋层105b可在同一工艺中形成，且可在第一埋层107之前或之后形成。

第二埋层105a和第三埋层105b分别位于第一埋层107的两侧。亦即，第一埋层107位于第二埋层105a和第三埋层105b之间。一些实施例中，第一埋层107夹设于第二埋层105a和第三埋层105b之间，且第一高压阱103延伸至第二埋层105a和第三埋层105b下。明确而言，第一埋层107于半导体基底101的顶面的水平投影完全位于第一高压阱103于半导体基底101的顶面的水平投影的范围内，且第一高压阱103于半导体基底101的顶面的水平投影与第二埋层105a和第三埋层105b于半导体基底101的顶面的水平投影部分重叠。

此外，一些实施例中，第一埋层107、第二埋层105a和第三埋层105b垂直于半导体基底101的顶面的厚度D大于约1微米。

接着，如图1C所示，在半导体基底101上形成外延层109。一些实施例中，外延层109可为N型或P型。外延层109可通过金属有机物化学气相沉积法(metal organic chemicalvapor deposition，MOCVD)、等离子体增强化学气相沉积法(plasma-enhanced CVD，PECVD)、分子束外延法(molecular beam epitaxy，MBE)、氢化物气相外延法(hydridevapour phase epitaxy，HVPE)、液相外延法(liquid phase epitaxy，LPE)、氯化物气相外延法(chloride-vapor phase epitaxy，Cl-VPE)、其他相似的工艺方法或前述的组合以形成。

一些实施例中，由于外延层109在高温的条件下形成，故先前植入第一埋层107、第二埋层105a和第三埋层105b内的离子会扩散进入外延层109内，如图1C所示，第一埋层107、第二埋层105a和第三埋层105b位于半导体基底101和外延层109的界面附近，且分别具有一部分在半导体基底101内，以及另一部分在外延层109内。

一些实施例中，第一埋层107的掺质浓度在约1x10¹⁷原子/立方公分至约1x10¹⁹原子/立方公分的范围内，且第二埋层105a和第三埋层105b的掺质浓度在约5x10¹⁶原子/立方公分至约1x10¹⁹原子/立方公分的范围内。值得注意的是，第一埋层107的掺质浓度大于第一高压阱103的掺质浓度。一些实施例中，第二埋层105a和第三埋层105b的掺质浓度大于第一高压阱103的掺质浓度。此外，第一埋层107的掺质浓度大于轻掺杂的半导体基底101的掺质浓度。

再参见图1C，在外延层109内形成第二高压阱117、第三高压阱115a、第四高压阱113a、第五高压阱115b和第六高压阱113b。第二高压阱117、第三高压阱115a和第五高压阱115b位于第一埋层107上且邻接第一埋层107。第四高压阱113a位于第二埋层105a上且邻接第二埋层105a。第六高压阱113b位于第三埋层105b上且邻接第三埋层105b。

在本实施例中，第一埋层107与第二埋层105a之间的界面对齐第三高压阱115a与第四高压阱113a之间的界面，且第一埋层107与第三埋层105b之间的界面对齐第五高压阱115b与第六高压阱113b之间的界面。然而，前述的位置关系可不限于此。

一些实施例中，第二高压阱117具有相同于第一高压阱103的导电类型。在本实施例中，第二高压阱117、第四高压阱113a和第六高压阱113b为N型，且第三高压阱115a和第五高压阱115b为P型。第二高压阱117、第三高压阱115a、第四高压阱113a、第五高压阱115b和第六高压阱113b的形成方法相同或相似于第一高压阱103的形成方法，在此便不重复叙述。值得注意的是，第一埋层107夹设于第一高压阱103与第二高压阱117之间。

此外，可选择性地在外延层109内形成高压阱111a和高压阱111b。一些实施例中，高压阱111a和高压阱111b为P型。高压阱111a和高压阱111b的形成方法相同或相似于第一高压阱103的形成方法，在此便不重复叙述。

根据一些实施例，如图1D所示，在第二高压阱117内形成阱121a、阱123和阱121b(阱123又称为基体(body)区)。阱121a和阱121b具有相同的导电类型，而阱121a的导电类型与阱123的导电类型相反。在本实施例中，阱121a和阱121b为N型，而阱123为P型。阱121a、阱123和阱121b的形成方法相同或相似于第一高压阱103的形成方法，在此便不重复叙述。

一些实施例中，阱121a、阱123和阱121b的掺杂浓度大于第二高压阱117的掺质浓度。举例而言，阱121a、阱123和阱121b的掺杂浓度在约5x10¹⁶原子/立方公分至约5x10¹⁸原子/立方公分的范围内，且第二高压阱117的掺质浓度在约1x10¹⁶原子/立方公分至约1x10¹⁸原子/立方公分的范围内。

在第二高压阱117内形成阱121a、阱123和阱121b之后，在外延层109上形成隔离结构131a、131b、133a、133b、135a和135b。明确而言，隔离结构131a、131b、133a、133b、135a和135b的一部分嵌入外延层109内。一些实施例中，隔离结构131a、131b、133a、133b、135a和135b由氧化硅制成，且为通过热氧化法所形成的硅局部氧化(local oxidation ofsilicon，LOCOS)隔离结构。在其他实施例中，隔离结构131a、131b、133a、133b、135a和135b可以是通过刻蚀和沉积工艺所形成的浅沟槽隔离(shallow trench isolation，STI)结构。

然后，如图1E所示，在形成隔离结构131a、131b、133a、133b、135a和135b之后，在外延层109上形成栅极结构142a(又称为第一栅极结构)和栅极结构142b(又称为第二栅极结构)。栅极结构142a包含栅极介电层141a和栅极电极层143a，且栅极结构142b包含栅极介电层141b和栅极电极层143b。此外，形成间隙物145a和间隙物145b于栅极结构142a的相对两侧，以及形成间隙物145c和间隙物145d于栅极结构142b的相对两侧。

一些实施例中，栅极结构142a自阱123延伸至隔离结构135a上，且栅极结构142a覆盖阱123的一部分和第二高压阱117的一部分。栅极结构142b自阱123延伸至隔离结构135b上，且栅极结构142b覆盖阱123的一部分和第二高压阱117的一部分。

栅极结构142a和142b的形成方法可包含依序在外延层109上毯覆性地沉积介电材料层和导电材料层，再通过光刻工艺与刻蚀工艺将介电材料层和导电材料层图案化以形成包含栅极介电层141a和栅极电极层143a的栅极结构142a，以及包含栅极介电层141b和栅极电极层143b的栅极结构142b。

此外，介电材料层的材料(即栅极介电层141a和141b的材料)可包含氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)的介电材料、前述的组合或其它合适的介电材料。一些实施例中，介电材料层可通过化学气相沉积法(chemical vapor deposition，CVD)或旋转涂布(spin coating)以形成。导电材料层的材料(即栅极电极层143a和143b的材料)可包含非晶硅、多晶硅、一种或多种金属、金属氮化物、导电金属氧化物、前述的组合或其他合适的导电材料。导电材料层可通过化学气相沉积法(CVD)、溅射(sputtering)、电阻加热蒸镀法、电子束蒸镀法、或其它合适的沉积方式形成。一些实施例中，间隙物145a、145b、145c和145d可包含绝缘材料，且由沉积工艺形成。

根据一些实施例，如图1F所示，在高压阱111a内形成掺杂区151a，在第三高压阱115a内形成掺杂区153a，在阱121a内形成掺杂区155a，在阱123内形成掺杂区157，在阱121b内形成掺杂区155b，在第五高压阱115b内形成掺杂区153b，以及在高压阱111b内形成掺杂区151b。一些实施例中，在形成栅极结构142a和142b之后，形成掺杂区151a、151b、153a、153b、155a、155b、157。

明确而言，掺杂区153a位于隔离结构131a与隔离结构133a之间，掺杂区155a位于隔离结构133a与隔离结构135a之间，掺杂区157位于栅极结构142a与栅极结构142b之间，掺杂区155b位于隔离结构133b与隔离结构135b之间，且掺杂区153b位于隔离结构131b与隔离结构133b之间。

在本实施例中，掺杂区151a、153a、153b和151b为P型，且掺杂区155a、157和155b为N型。掺杂区151a、153a、155a、157、155b、153b和151b的掺杂浓度高于阱121a、123和121b的掺杂浓度。一些实施例中，掺杂区151a、153a、155a、157、155b、153b和151b的掺杂浓度在约5x10¹⁸原子/立方公分至约5x10²⁰原子/立方公分的范围内。

值得注意的是，掺杂区157可作为高压半导体装置100的源极区，且掺杂区155a和155b可作为高压半导体装置100的漏极区(掺杂区155a又称为第一漏极区，且掺杂区155b又称为第二漏极区)。此外，源极区157、第一漏极区155a和第二漏极区155b皆位于第二高压阱117内，且源极区157、第一漏极区155a、第二漏极区155b和第二高压阱117具有相同的导电类型。

一些实施例中，高压半导体装置100包含设置于外延层109上的介电层(未绘示)。外延层109上的介电层包含由多个介电材料所形成的多层结构，如氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(phosphosilicate glass,PSG)、硼磷硅玻璃(borophosphosilicateglass,BPSG)、低介电常数(low-k)介电材料或其他合适的介电材料。此外，高压半导体装置100包含设置于介电层内的内连线结构(未绘示)，以及设置于内连线结构上的多个电极。

明确而言，掺杂区151a通过内连线结构与电极E₁(又称为基底电极)电连接，掺杂区153a通过内连线结构与电极E₂电连接，第一漏极区155a通过内连线结构与电极D₁(又称为第一漏极电极)电连接，源极区157通过内连线结构与电极S(又称为源极电极)电连接，第二漏极区155b通过内连线结构与电极D₂(又称为第二漏极电极)电连接，掺杂区153b通过内连线结构与电极E₃电连接，掺杂区151b通过内连线结构与电极E₄(又称为基底电极)电连接。

此外，栅极结构142a和栅极结构142b通过内连线结构分别与电极G₁和电极G₂(G₁和G₂又称为栅极电极)电连接，在形成电极E₁、E₂、D₁、D₂、E₃、E₄、G₁、G₂和S之后，完成高压半导体装置100。

图2是根据本发明的一些实施例，显示高压半导体装置200的剖面示意图。高压半导体装置200与高压半导体装置100的差异在于第一高压阱203的形状不同于第一高压阱103的形状。高压半导体装置200的其他元件的工艺和材料相同或相似于高压半导体装置100，在此便不重复叙述。

如图2所示，高压半导体装置200的第一高压阱203与第二高压阱117重叠的部分具有相同的厚度。值得注意的是，第一高压阱203的相对两侧分别具有第一渐细部203a和第二渐细部203b，第一渐细部203a沿着第一高压阱203往该第二埋层105a的方向上具有逐渐变细的厚度，且该第二渐细部203b沿着第一高压阱203往第三埋层105b的方向上具有逐渐变细的厚度。此外，第一渐细部203a邻接第一埋层107和第二埋层105a，且第二渐细部203b邻接第一埋层107和第三埋层105b。

一些实施例中，第一高压阱203最底面的长度相同于第二高压阱117的底面长度。换言之，第一高压阱203具有相同厚度的部分与第一渐细部203a之间的界面对齐第三高压阱115a与第二高压阱117的界面，且第一高压阱203具有相同厚度的部分与第二渐细部203b之间的界面对齐第五高压阱115b与第二高压阱117的界面，通过上述结构可以让第一埋层107有弹性的工艺浓度范围，且不易造成空乏而导致漏电流的问题。

图3是根据本发明的一些实施例，显示高压半导体装置300的剖面示意图。高压半导体装置300与高压半导体装置100的差异在于高压阱303的形状不同于第一高压阱103的形状。高压半导体装置300的其他元件的工艺和材料相同或相似于高压半导体装置100，在此便不重复叙述。

如图3所示，高压半导体装置300的第一高压阱303包含多个区段和多个连接部，例如区段303a、303b、303c、303d、303e、303f、303g、303h、303i、303j和303k，以及连接部305a、305b、305c、305d、305e、305f、305g、305h、305i和305j。区段303a-303k通过连接部305a-305j彼此连接。

一些实施例中，第一高压阱303的形成方法包含通过图案化的光刻胶实施离子植入工艺，以在半导体基底101内形成多个不连续的区段(未绘示)，然后，实施热处理工艺，即驱入(drive-in)工艺，使得植入区段内的离子向外扩散以彼此连接。值得注意的是，利用多个不连续的区段以形成第一高压阱303的方法可调整各个区段的掺质浓度，使得高压半导体装置300的特性可由工艺上进行更精准地调控。

本发明提供了高压半导体装置的实施例，特别是水平扩散金属氧化物半导体(LDMOS)晶体管的实施例。在本发明的一些实施例中，在半导体基底内设置第一高压阱，半导体基底具有第一导电类型，且第一高压阱具有与第一导电类型相反的第二导电类型。在第一高压阱上设置第一埋层、第二埋层和第三埋层，第一埋层位于第二埋层与第三埋层之间，且第一埋层具有第一导电类型，第二埋层和第三埋层具有第二导电类型。此外，在第一埋层上设置具有第二导电类型的第二高压阱，且在第二高压阱内设置具有第二导电类型的源极区和漏极区。

通过将第一高压阱延伸至第二埋层和第三埋层下方，可在第一高压阱上形成与半导体基底完全隔离且具有高击穿电压的半导体装置。再者，通过在第一高压阱与第二高压阱之间设置第一埋层，可在利用第一高压阱使得半导体装置可耐受高电压的前提下提供半导体装置本身运作所需的电压，意即可将原使用于低压装置的元件将其应用于高压操作环境。拥有高击穿电压的水平扩散金属氧化物半导体晶体管可被广泛地应用于电位转换器及高压集成电路(HVIC)芯片中。

此外，在本发明的一些实施例中，由于源极区和漏极区皆设置在第二高压阱内，可降低半导体装置的导通电阻(Ron)，进而提高水平扩散金属氧化物半导体晶体管的导通电流。

以上概述多个实施例，以便在本发明所属技术领域中相关技术人员可以更理解本发明实施例的观点。在本发明所属技术领域中相关技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中相关技术人员也应该理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。