半导体器件以及形成半导体器件的方法
阅读说明：本技术 半导体器件以及形成半导体器件的方法 (Semiconductor device and method of forming a semiconductor device ) 是由 吴家扬 张简旭珂 王廷君 游咏晞 于 2019-07-30 设计创作，主要内容包括：根据本申请的实施例,提供了一种半导体器件。该半导体器件包括具有源极/漏极和栅极的晶体管。半导体器件也包括用于晶体管的导电接触件。导电接触件提供至晶体管的源极/漏极或栅极的电连接。导电接触件包括多个阻挡层。阻挡层具有彼此不同的深度。根据本申请的实施例,还提供了另一种半导体器件以及一种形成半导体器件的方法。(According to an embodiment of the present application, there is provided a semiconductor device. The semiconductor device includes a transistor having source/drain and a gate. The semiconductor device also includes a conductive contact for the transistor. The conductive contacts provide electrical connections to the source/drain or gate of the transistor. The conductive contact includes a plurality of barrier layers. The barrier layers have different depths from each other. According to embodiments of the present application, there is also provided another semiconductor device and a method of forming a semiconductor device.)
技术领域
本申请的实施例涉及半导体领域，并且更具体地，涉及半导体器件以及形成半导体器件的方法。
背景技术
半导体集成电路(IC)工业已经经历了快速增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都比上一代具有更小和更复杂的电路。然而，这些进步已经增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造中的类似发展。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件)已经减小。
然而，常规半导体器件仍可能具有某些缺点。例如，可以形成导电接触件以为诸如晶体管的有源器件或诸如电阻器、电容器、电感器等的无源器件提供电连接。为了形成这样的导电接触件，可以形成接触开口并且然后用导电材料填充。然而，常规半导体器件的接触开口通常形成为具有花瓶或椭圆状形状。这种形状可能导致难以填充开口，这可能降低器件性能或良率。
因此，虽然现有的半导体器件及其制造对于它们的预期目的通常已经足够，但是它们不是在所有方面都已完全令人满意。
发明内容
根据本申请的实施例，提供了一种半导体器件，包括：晶体管，具有源极/漏极和栅极；以及用于所述晶体管的导电接触件，所述导电接触件提供至所述晶体管的所述源极/漏极或所述栅极的电连接；其中：所述导电接触件包括多个阻挡层；以及所述阻挡层具有彼此不同的深度。
根据本申请的实施例，还提供了一种半导体器件，包括：晶体管，具有源极/漏极组件和栅极组件；以及导电接触件，形成在所述晶体管的所述源极/漏极组件上方或所述栅极组件上方；其中：所述导电接触件包括由多个阻挡层围绕的金属部分；以及所述阻挡层的每个的长度与所述阻挡层与所述金属部分的距离相关。
根据本申请的实施例，还提供了一种形成半导体器件的方法，包括：提供具有源极/漏极和栅极的晶体管，其中，介电材料形成在所述晶体管上方；实施多个蚀刻和沉积循环以形成所述晶体管的导电接触件的多个阻挡层，其中，每个循环均包括蚀刻工艺以在所述介电材料中蚀刻开口，以及沉积工艺以在蚀刻的开口中沉积相应的阻挡层，其中，所述阻挡层形成为彼此具有不同的深度；以及用导电材料填充由最后一个循环蚀刻的最终开口，从而形成所述晶体管的导电接触件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。还应强调，所附附图仅示出了本发明的典型实施例，并且因此不应认为限制范围，因为本发明同样可以适用于其它实施例。
图1是示例性FinFET晶体管的立体图。
图2示出了根据本公开的实施例的包括多个FinFET晶体管的半导体器件的顶视图。
图3至图14以及图15A至图15B示出了根据本公开的实施例的处于各个制造阶段的FinFET晶体管的截面侧视图。
图16是根据本公开的实施例的示出制造半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
更进一步地，如本领域技术人员理解的，当用“约”、“大约”等描述数值或数值范围时，该术语旨在包含包括所描述的数值的合理范围内的数值，诸如所描述的数值的+/-10％或其它值。例如，术语“约5nm”包含4.5nm至5.5nm的尺寸范围。
为了追求更高的器件密度、更高的性能和更低的成本，半导体工业已经进入纳米技术工艺节点。然而，常规半导体制造方法仍可能具有缺点。例如，为了为半导体器提件供电连接，可以在诸如晶体管的有源器件或诸如电阻器或电容器的无源器件上方形成导电接触件。导电接触件的形成可以包括在介电结构中蚀刻接触开口，并且随后用诸如金属的导电材料填充开口。然而，在常规半导体器件中形成的接触开口可以具有椭圆或花瓶状的截面侧面轮廓，例如在中间较宽但在顶部和/或底部较窄。这种轮廓可能导致难以用导电材料填充接触开口。接触孔的不完全填充可能降低器件性能或良率。
为了改进器件性能，本公开形成具有多个阻挡层的导电接触件。通过多个蚀刻-沉积循环形成多个阻挡层，其中，在每个循环中蚀刻(或向下延伸)接触开口，随后沉积不同的阻挡层。在这些蚀刻-沉积循环的一些中，也实施溅射工艺以去除沉积的阻挡层的底部段，以使接触开口的随后蚀刻更容易。由于这种独特的制造工艺流程，多个阻挡层形成为在截面图中具有阶梯状轮廓。产生的接触开口不具有花瓶状形状，而是具有在顶部较宽并且在底部较窄的形状，从而使其更容易填充。各个阻挡层也可以具有不同的材料组分，这使得它们可以起到不同的作用。
下面参照图1至图14以及图15A至图15B更详细地讨论本公开的各个方面。作为示出本公开的各个方面的非限制性示例，参照图1至图14以及图15A至图15B讨论了鳍式场效应晶体管(FinFET)器件。然而，应当理解，除非另有明确说明，否则本公开的各个方面不限于任何特定类型的器件。
FinFET器件的使用在半导体工业中越来越受欢迎。参照图1，示出了示例性FinFET器件50的立体图。FinFET器件50是非平面多栅极晶体管，其构建在衬底(诸如块状衬底)上方。薄的含硅“鳍式”结构(下文中称为“鳍”)形成FinFET器件50的主体。鳍沿着图1所示的X方向延伸。鳍具有沿着与X方向正交的Y方向测量的鳍宽度Wfin。FinFET器件50的栅极60包裹该鳍，例如围绕鳍的顶面和相对侧壁表面。因此，栅极60的部分在Z方向上位于鳍上方，该Z方向与X方向和Y方向都正交。
LG表示在X方向上测量的栅极60的长度(或宽度，取决于立体图)。栅极60可以包括栅电极组件60A和栅极介电组件60B。栅极电介质60B具有在Y方向上测量的厚度tox。栅极60的部分位于诸如浅沟槽隔离(STI)的介电隔离结构上方。FinFET器件50的源极70和漏极80形成在栅极60的相对侧上的鳍的延伸部分中。鳍的由栅极60包裹的部分用作FinFET器件50的沟道。FinFET器件50的有效沟道长度由鳍的尺寸确定。
图2是半导体器件100的简化顶视图，其包括多个FinFET晶体管。出于简化的原因，半导体器件100在下文中可以互换地称为FinFET器件100。如图2所示，半导体器件100包括多个鳍结构150和多个栅结构200。鳍结构150是半导体层的在图1所示的Z方向上向上突出的部分。鳍结构150是每个均在图1的X方向上延伸的纵长结构。同时，栅极结构200是每个均在图1的Y方向上延伸并且每个均包裹每个鳍结构150(例如，以图1所示的方式)的部分的纵长结构。在图2的顶视图中，栅极结构200和鳍结构150表现为垂直相交。
半导体器件100的不同截面图可以通过在X方向上“切割”半导体器件100来获得，其被称为X切割，或通过在Y方向上“切割”半导体器件100来获得，其被称为Y切割。除非另有说明，否则本公开的图3至图12的截面图是X切割视图。
参照图3，在衬底上方制造半导体器件100。在一些实施例中，衬底包括介电材料，例如氧化硅(SiO2)。在一些其它实施例中，衬底包括半导体材料，例如硅。在可选实施例中，其它合适的材料也可以用于衬底。
半导体器件100包括半导体层110。半导体层110可以形成在衬底上方并且可以包括半导体材料。例如，在实施例中，半导体层110包括晶体硅材料。可以实施注入工艺(例如，抗穿通注入工艺)以将多个掺杂剂离子注入至半导体层110。掺杂剂离子在一些实施例中可以包括例如砷(As)或磷(P)的n型材料，或它们在一些其它实施例中可以包括例如硼(B)的p型材料，这取决于是否需要NMOS(或nFET)或PMOS(或pFET)。
在半导体层上方形成诸如浅沟槽隔离(STI)的隔离结构，但是由于此处采用X切割的位置，因此隔离结构在图3中可能不是直接可见的。隔离结构可以包括介电材料，诸如氧化硅、氮化硅、氮氧化硅或它们的组合。隔离结构在半导体器件100的各个微电子组件之间提供电隔离。
半导体器件100包括诸如鳍结构150的鳍结构，每个鳍结构均在Z方向上垂直向上突出。可以通过图案化半导体层110(在隔离结构的形成之前)来形成鳍结构150。因此，鳍结构150可以具有与半导体层110相同的材料组分。隔离结构形成在鳍结构150的侧壁上(再者，隔离结构在此处不是直接可见的)，但是鳍结构150的部分仍然从隔离结构中突出。换句话说，每个鳍结构150的至少部分未由隔离结构覆盖。
可以掺杂鳍结构150的部分以用作FinFET晶体管的源极/漏极区域160。源极/漏极区域160可以包括硅锗或硅磷。也可以经由一个或多个外延生长工艺在源极/漏极区域160上外延生长外延层170。外延层170也被认为是FinFET晶体管的源极/漏极的一部分。鳍结构150的位于源极/漏极区域160之间的部分可以用作FinFET晶体管的沟道区域。蚀刻停止层180位于外延层170上方。在一些实施例中，蚀刻停止层180可以包括介电材料。
半导体器件100也包括层间介电(ILD)结构，例如ILD0层和位于ILD0层上方的ILD1层。ILD0层和ILD1层可以包括介电材料，诸如低k介电材料(介电常数小于二氧化硅的介电材料)。作为非限制性实例，低k介电材料可以包括氟掺杂的二氧化硅、碳掺杂的二氧化硅、多孔二氧化硅、多孔碳掺杂的二氧化硅、旋涂有机聚合物电介质、旋涂硅基聚合物电介质或它们的组合。可选地，ILD0层和/或ILD1层可以包括氧化硅或氮化硅或它们的组合。
半导体器件100还包括栅极结构200。栅极结构200形成为包裹每个鳍结构150，例如以与图1所示的方式类似的方式。栅极结构200可以包括栅极电介质和栅电极。栅极电介质可以包括高k介电材料，其是介电常数大于SiO2的介电常数(为约4)的材料。在实施例中，高k栅极电介质包括介电常数在约18至约40的范围内的氧化铪(HfO2)。在可选实施例中，高k栅极电介质可以包括ZrO2、Y2O3、La2O5、Gd2O5、TiO2、Ta2O5、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO或SrTiO。栅电极可以包括含金属材料。在一些实施例中，金属栅电极可以包括功函金属组分和填充金属组分。功函金属组分被配置为调节其对应FinFET的功函数以实现期望的阈值电压Vt。在各个实施例中，功函金属组分可以包含：TiAl、TiAlN、TaCN、TiN、WN或W或它们的组合。填充金属组分被配置为用作功能栅极结构的主导电部分。在各个实施例中，填充金属组分可以包含铝(Al)、钨(W)、铜(Cu)或它们的组合。
层210位于栅极结构200上方(或可选地，层210可以被认为是栅极结构200的一部分)。在一些实施例中，层210可以包括导电材料并且可以帮助减小栅极结构200的电阻。由于层210与栅极结构200对准，所以层210也可以称为自对准接触件(SAC)。
间隔件220位于栅极结构200的侧壁上和层210的侧壁上。间隔件220可以通过合适的沉积工艺以及随后的蚀刻工艺形成。间隔件220可以包括介电材料，例如氧化硅、氮化硅、氮氧化硅或它们的组合。
在一些实施例中，栅极结构200通过栅极替换工艺形成。在栅极替换工艺中，在高k电介质上形成伪栅电极。例如，伪栅电极可以包括多晶硅。在源极/漏极区域160(及其外延层170)以及ILD0层的形成之后，使用一个或多个蚀刻工艺去除伪栅电极，因此在ILD0层中的去除伪栅极结构的位置留下开口。然后用金属栅极材料填充开口以形成栅极结构200的金属栅电极。这称为后栅极工艺。在一些实施例中，栅极替换工艺包括后高k工艺。在后高k工艺中，首先形成伪栅极电介质(诸如氧化硅)，而不是高k栅极电介质。然后在伪栅极电介质上形成伪栅电极。在源极/漏极区域160和ILD0层的形成之后，可以去除伪栅极电介质和伪栅电极，从而留下开口。然后形成高k介电材料以填充开口，从而形成高k栅极电介质。然后在高k栅极电介质上形成金属栅电极。
可以在栅极结构200的形成之后形成ILD1层。对半导体器件100实施蚀刻工艺300以在ILD1层中蚀刻一个或多个开口310。虽然在图3中示出了两个开口310，但是应当理解，在一些实施例中，开口310可以是与两个鳍结构重叠的沟槽。蚀刻工艺300在一些实施例中可以包括湿蚀刻工艺，或在其它实施例中包括干蚀刻工艺，或在又其它实施例中包括它们的组合。例如，在一些实施例中，蚀刻工艺300可以包括首先实施干蚀刻工艺，然后随后是湿蚀刻工艺。蚀刻至ILD1层中的开口310位于FinFET晶体管的源极/漏极区域160(或外延层170)之上并且与源极/漏极区域160垂直对准。作为非限制性示例，也在图2的顶视图中示出了开口310的简化表示(叠加在鳍结构150的源极/漏极区域上方)。开口310也可以称为源极/漏极接触开口。
类似地，可以对半导体器件100实施与蚀刻工艺300类似的另一蚀刻工艺以在ILD1层中蚀刻开口320，但是开口320位于栅极结构200之上并且与栅极结构200垂直对准。换句话说，开口320是栅极接触开口。由于采用X切割截面图的位置，因此栅极接触开口320在图3的截面图中不是直接可见的，但是这些栅极接触开口320的简化表示在图2的顶视图中示出。应当理解，虽然图2示出了两个源极/漏极接触开口310和两个栅极接触开口320，但是可以在ILD1层中蚀刻用于半导体器件100的源极/漏极区域和栅极结构的其余部分的多个其它类似的接触开口。
现在参照图4，实施沉积工艺350以在ILD0层上方形成阻挡层360。在一些实施例中，阻挡层360包含TaN，其有助于防止泄漏或扩散。阻挡层360部分地填充开口310(和开口320，虽然在图4中不是直接可见的)。在每个开口310中，阻挡层360包括形成在开口310的底面上的底部段360A，以及形成在开口310的侧壁上的侧壁段360B。侧壁段360B通过底部段360A连接在一起。阻挡层360形成为具有厚度365。在一些实施例中，厚度365在约10埃至约500埃之间的范围内。
应当理解，通过沉积工艺350也在开口320(即，栅极接触开口)中沉积阻挡层360，但是形成在开口320中的阻挡层360在图4中不是直接可见的。形成在栅极接触开口320中的阻挡层360也具有通过底部段360A连接在一起的侧壁段360B。在一些实施例中，沉积工艺350包括溅射工艺，其中，目标源材料(例如，用于阻挡层360的材料)被侵蚀(例如，经由离子轰击)并且因此沉积在ILD1层上。在一些实施例中，使用能够实施DC电压溅射和/或AC电压(RF)溅射的工具来实施沉积工艺350。
现在参照图5，对半导体器件100实施再溅射工艺400。再溅射工艺400去除每个开口310中的阻挡层360的底部段360A(以及也去除开口320中的阻挡层360的底部段)。例如，可配置电容器(例如，可配置电容)可以放置在制造半导体器件100的晶圆下方。通过配置电容器，可以控制或调整离子轰击的方向。因此，再溅射工艺400是定向工艺，并且可以实施再溅射工艺400，从而使得阻挡层360的底部段360A去除而基本不影响阻挡层360的侧壁段360B。
在一些实施例中，使用相同的工具实施再溅射工艺400和沉积工艺350。换句话说，由于相同的半导体制造工具能够实施沉积工艺和再溅射工艺，因此其上制造半导体器件100的晶圆可以在同一制造工具中经历沉积和再溅射工艺，这方便并且简化了半导体制造工艺。然而，应当理解，在可选实施例中，可以实施另一蚀刻工艺来代替再溅射工艺400，以去除阻挡层360的底部段360A。在这种情况下，这种蚀刻工艺可以使用配置为去除阻挡层360的材料(例如，TaN)的蚀刻剂，而蚀刻工艺300的蚀刻剂可以被配置为去除ILD1层的介电材料(例如，氧化硅)。
现在参照图6，对半导体器件100实施蚀刻工艺500以进一步向下延伸开口310。例如，开口310可以蚀刻穿过ILD1层，并且可以部分地延伸至ILD0层中。蚀刻工艺500也可以包括干蚀刻工艺和/或湿蚀刻工艺，例如干蚀刻工艺以及随后的湿蚀刻工艺。阻挡层360可以在蚀刻工艺500期间用作蚀刻掩模。在一些实施例中，开口310的底部部分位于蚀刻停止层180的上表面之上(如本文中的图6所示)。在一些其它实施例中，开口310可以延伸至蚀刻停止层180中。类似地，可以实施与蚀刻工艺500类似的另一蚀刻工艺以进一步向下延伸栅极接触开口320，例如在层210处停止(或可选地，在栅极结构200处停止)。
现在参照图7，实施沉积工艺550以在半导体器件100上方形成阻挡层560。在一些实施例中，阻挡层560和阻挡层360可以具有不同的材料组分。在一些实施例中，阻挡层560包含TaN、Ta、Ti、TiN或它们的组合中的至少一种。这些材料有助于防止泄漏或扩散，以及增强导电性。
如图7所示，阻挡层560部分地填充开口310。阻挡层560形成为具有厚度565。在一些实施例中，厚度565在约10埃和约500埃之间的范围内。在每个开口310中，阻挡层560包括形成在开口310的底面上的底部段560A，以及形成在开口310的侧壁上和阻挡层360的侧壁段360B上的侧壁段560B。换句话说，阻挡层360的整个剩余侧壁段360B与阻挡层560的侧壁段560B的部分直接物理接触。在一些实施例中，侧壁段360B与侧壁段560B的20％至80％的部分物理接触。该范围被配置为促进本公开的多循环蚀刻和沉积工艺。如果侧壁段360B和560B之间的物理接触太小，则表明侧壁段360B形成得太短，并且它们可能不能充分地用于其预期目的。另一方面，侧壁段360B和560B之间的物理接触太大，则表明侧壁段560B可能形成得不够长(或侧壁段360B形成得太长)，并且它们可能仍然不能充分地用于它们的预期目的。应当理解，阻挡层560也通过沉积工艺550沉积至延伸的开口320(即，栅极接触开口)中，但是形成在开口320中的阻挡层560的部分在图7中不是直接可见的。
与沉积工艺350类似，沉积工艺550也可以包括溅射工艺，其可以经由实施沉积工艺350的相同制造工具来实施。
现在参照图8，对半导体器件100实施再溅射工艺600。再溅射工艺600去除每个开口310中的阻挡层560的底部段560A(以及也去除了开口320中的阻挡层560的底部段)。同样，再溅射工艺600是定向工艺，并且可以实施再溅射工艺600，从而使得阻挡层560的底部段560A的去除基本不影响阻挡层560的侧壁段560B。还应理解，再溅射工艺600可以与上面讨论的再溅射工艺400类似，并且可以使用相同的制造工具实施。在可选实施例中，可以实施另一蚀刻工艺(例如，干蚀刻)而不是再溅射工艺以去除底部段560A。这种蚀刻工艺可以被配置为去除层560的材料(TaN、Ta、Ti、TiN)而不去除ILD1层的介电材料(例如，氧化硅)。
现在参照图9，对半导体器件100实施蚀刻工艺700以进一步向下延伸开口310。例如，开口310可以蚀刻穿过ILD1层和ILD0层，并且可以延伸至蚀刻停止层180中，但是在外延层170处停止，如上所述，外延层170被认为是源极/漏极的一部分。在一些实施例中，可以蚀刻开口310，从而暴露外延层170的部分，这意味着源极/漏极区域通过开口310暴露。蚀刻工艺700也可以包括干蚀刻工艺和/或湿蚀刻工艺，例如干蚀刻工艺以及随后的湿蚀刻工艺。阻挡层560可以在蚀刻工艺700期间用作蚀刻掩模。
现在参照图10，实施沉积工艺750以在半导体器件100上方形成阻挡层760。在一些实施例中，阻挡层760可以称为胶层。在一些实施例中，阻挡层760、阻挡层560和阻挡层360可以具有彼此不同的材料组分。在一些实施例中，阻挡层760包含Co、Ni、Ti、TiN或它们的组合。这些材料有助于防止泄漏或扩散、增强导电性以及促进硅化物形成。
如图10所示，阻挡层760部分地填充开口310。在每个开口310中，阻挡层760包括形成在开口310的底面上的底部段760A、以及形成在开口310的侧壁上并且形成在阻挡层560的侧壁段560B上的侧壁段760B。换句话说，如图10的实施例中示出的非限制性示例，阻挡层560的整个剩余的侧壁段560B与阻挡层760的侧壁段760B的部分直接物理接触。
如图10所示，侧壁段360B可以具有深度780，侧壁段560B可以具有深度781，并且侧壁段760B可以具有深度782(均在Z方向上测量)。深度780至782是侧壁段360B、560B、760B在Z方向上向下延伸至ILD0和ILD1层中的长度。在一些实施例中，深度780与深度781之间的比率在约1:5和约3:5之间的范围内。在一些实施例中，深度780与深度782之间的比率在约1:5和约3:7之间的范围内。在一些实施例中，深度781和深度782之间的比率在约1:2和约3:4之间的范围内。
与沉积工艺350和550类似，沉积工艺750也可以包括溅射工艺，沉积工艺750可以经由实施沉积工艺350和550的相同制造工具来实施。与阻挡层360和560不同，不需要对阻挡层760实施再溅射工艺。换句话说，底部段760A保持用于开口310中的阻挡层760。这是因为底部段760A将促进接触硅化物的形成。例如，现在参照图11，对半导体器件100实施退火工艺800。在一些实施例中，退火工艺800可以包括快速热退火(RTA)工艺，其中退火温度快速升高。退火工艺800促进外延层170(其是源极/漏极区域的一部分)与阻挡层760的底部段760A之间的反应。因此，可以在外延层170中形成接触硅化物层820。接触硅化物层820有助于减小将在源极/漏极区域160上方形成的接触件的电阻。在一些实施例中，与接触硅化物层相比，接触硅化物层820也可具有更大的体积。这可归因于某些侧壁段760B和下面的层之间的反应。此外，根据本公开形成的开口310的形状/轮廓允许源极/漏极的更大暴露区用于硅化物形成。因此，硅化物区扩大。较大的硅化物层820可以进一步减小接触件的电阻并且增强其导电性。
现在参照图12，通过用导电材料填充开口310来形成导电接触件840。在一些实施例中，导电接触件840包含金属，诸如钨(W)、钴(Co)或它们的组合。应当理解，阻挡层360/560/760也可以被认为是导电接触件840的一部分。虽然图12所示的接触件840是源极/漏极接触件，但是应当理解，可以类似地在栅极结构200上方形成栅极接触件。
基于以上讨论，可以看出，本公开利用独特的方法来形成用于FinFET晶体管的接触件840的阻挡层360/560/760。本公开采用多个蚀刻/沉积循环来限定接触开口310并且形成多个阻挡层，而不是利用单个蚀刻步骤蚀刻开口穿过ILD1和ILD0一直向下至源极/漏极区域。如上面参照图3至图10所讨论的，在每个蚀刻/沉积循环中，向下蚀刻接触开口310，以及随后是沉积工艺以在蚀刻的接触开口中沉积阻挡层。使用再溅射去除阻挡层的底部段(例如，底部段360A和560A)允许使得随后蚀刻/沉积循环的蚀刻工艺平稳地继续，而不必切换蚀刻剂。阻挡层的剩余部分也用作随后蚀刻步骤的蚀刻掩模，从而保持接触开口310的形状或截面轮廓。换句话说，防止接触开口310具有花瓶状轮廓(常规FinFET器件中常见的)，其中，接触开口在中间较宽但在顶部和底部较窄。而且，由本公开形成的接触开口310具有其顶部较宽并且底部较窄的轮廓。例如，随着开口的深度增加，接触开口310的横向宽度(以及因此在开口中随后形成的接触件840)可以减小。这种类型的轮廓允许接触件840容易地形成在接触开口310中，例如在其中没有间隙。
本文形成的多个阻挡层360/560/760也具有独特的轮廓，例如在截面侧视图中的阶梯状(或梯形)轮廓。例如，阻挡层360的深度(在Z方向上)小于阻挡层560的深度，并且阻挡层560的深度小于阻挡层760的深度。或者说，侧壁段760B向下延伸最远，并且侧壁段560B向下延伸较少，并且侧壁段360B在三个示例性阻挡层中向下延伸最少。描述多个阻挡层360/560/760的独特阶梯状轮廓的另一方式是每个阻挡层的深度与阻挡层与接触件840的距离相关。例如，随着阻挡层和接触件840之间的距离减小，阻挡层的深度增加。
由于它们的不同位置和不同的材料组分，阻挡层360/560/760还可以用于不同的功能。例如，阻挡层360可以主要用于防止泄漏，例如接触件840和ILD1层之间的扩散。阻挡层560可以主要用于防止泄漏，以及增强接触件840的导电性。阻挡层760不仅可以用于防止泄漏并且增强接触件840的导电性，还可用于促进接触硅化物形成。阻挡层360/560/760也促进接触件840的粘合，因为接触件840本身可能与ILD0/ILD1层的粘合力不足。因此，阻挡层360/560/760也可以称为胶层。
应当理解，虽然本文使用三个阻挡层360/560/760来说明本公开的概念，但是阻挡层的数量不限于三个。在其它实施例中，可以使用多于或少于三个阻挡层而不脱离本公开的精神和范围。例如，图13示出了实现两个阻挡层(例如，层360和760)，而不是三个的可选实施例。在图13中示出的实施例中，阻挡层360的深度可以大于深度780但小于深度781(如图10所示)。又例如，图14示出了实现诸如层360、560、760和860的四个阻挡层，而不是三个的可选实施例。例如，阻挡层860可以在阻挡层560和760之间实现。在图14中示出的实施例中，阻挡层860的深度(例如，通过侧壁段860B在Z方向上向下延伸多远来测量的)可以大于深度781但小于深度782(如图10所示)。阻挡层860也可以具有与阻挡层360、560和/或760不同的材料组分。
此外，源极/漏极接触件和栅极接触件在一些实施例中可以具有不同数量的阻挡层，或在其它实施例中可以具有相同数量的阻挡层。
图15A至图15B示出了作为上述半导体器件100的实施例的半导体器件100A的部分的局部截面侧视图。出于清楚和一致的原因，在图3至图14中出现的相同的组件在图15A至图15B中标记相同。而且，图15B示出了图15A的扩大(例如，“放大”)部分。
在图15A至图15B中，半导体器件100A包括多个ILD层，诸如ILD层870、871和872。这些ILD层870至872的每个可以实现为上面讨论的ILD0或ILD1层的实施例。在ILD层871中形成导电通孔880，并且在导电通孔880上方形成另一导电通孔881。导电通孔881的形成可以利用上面讨论的多个循环蚀刻和沉积工艺，其中形成诸如阻挡层360、560和760的多个阻挡层。然后在阻挡层760上方形成晶种层890，并且随后在晶种层890上形成导电通孔881。因此，可以看出，本公开的各个方面不仅适用于用于晶体管的栅极组件和/或源极/漏极组件的导电接触件，而且它们也适用于用于在IC芯片中的各种微电子组件之间建立电互连的通孔。
图16是根据本公开的实施例的示出方法900的流程图。方法900包括步骤910，其中，提供FinFET晶体管。FinFET晶体管具有源极/漏极和栅极。在FinFET晶体管上方形成介电材料。在一些实施例中，介电材料包括层间电介质(ILD)。
方法900包括步骤920，其中，实施多个蚀刻和沉积循环以形成FinFET晶体管的导电接触件的多个阻挡层。每个循环均包括蚀刻工艺以在介电材料中蚀刻开口，以及沉积工艺以在蚀刻的开口中沉积相应的阻挡层。阻挡层形成为彼此具有不同的深度。
方法900包括步骤930，其中，导电材料填充由最后一个循环蚀刻的最终开口，从而形成晶体管的导电接触件。
在一些实施例中，至少一些循环还包括在蚀刻工艺和沉积工艺之间实施的再溅射工艺。再溅射工艺去除沉积的阻挡层的底部段。在一些实施例中，使用相同的半导体制造工具实施沉积工艺和再溅射工艺。
在一些实施例中，如下实施多个蚀刻和沉积循环：实施第一蚀刻工艺以在介电材料中蚀刻开口。开口位于FinFET晶体管的源极/漏极上方或栅极上方。此后，在开口中沉积第一阻挡层。第一阻挡层包括由底部段连接的侧壁段。然后去除第一阻挡层的底部段。在去除第一阻挡层的底部段之后，实施第二蚀刻工艺以向下延伸开口。在实施第二蚀刻工艺之后，在开口中沉积第二阻挡层。第二阻挡层包括由底部段连接的侧壁段。第二阻挡层的侧壁段的部分形成在第一阻挡层的侧壁段上。此后，去除第二阻挡层的底部段。在去除第二阻挡层的底部段之后，实施第三蚀刻工艺以进一步向下延伸开口。在第三蚀刻工艺之后，在开口中沉积第三阻挡层。第三阻挡层包括由底部段连接的侧壁段。第三阻挡层的侧壁段的部分形成在第二阻挡层的侧壁段上。然后用导电材料填充开口以形成导电接触件。在一些实施例中，在沉积第三阻挡层之后但是在用导电材料填充开口之前实施退火工艺。退火工艺促进第三阻挡层与下面的源极/漏极的部分之间的反应，从而形成接触硅化物层。在一些实施例中，第一阻挡层、第二阻挡层和第三阻挡层形成为具有彼此不同的材料组分。例如，在实施例中，第一阻挡层形成为包含TaN，第二阻挡层形成为包含TaN、Ta、Ti或TiN，并且第三阻挡层形成为包含Co、Ni、Ti或TiN。
在一些实施例中，用含钨材料填充开口。含钨材料可以形成为与第三阻挡层的侧壁段和底部段直接物理接触。
在一些实施例中，导电接触件的上部由(n+1)个阻挡层围绕，中心部分由n个阻挡层围绕，并且底部部分由(n-1)个阻挡层围绕，其中，n是等于或大于2的自然数。
应当理解，可以在方法900的步骤910至930之前、期间或之后实施额外的工艺。例如，方法900可以包括一个或多个平坦化工艺。出于简化的原因，此处不详细讨论其它附加步骤。
基于上述讨论，可以看出，本公开提供超越常规FinFET器件的优势。然而，应当理解，其它实施例可以提供额外的优势，并且不是所有优势都必需在本文中公开，且没有特定优势对于所有实施例都是必需的。一个优势是本发明形成具有易于填充的轮廓的接触开口。这通过上面讨论的蚀刻和沉积工艺的多个循环实现。另一个优势是不同的阻挡层可以用于不同的目的，因为它们可以具有不同的材料组分并且处于不同的位置。又一个优势是本公开改进了用于接触件的硅化物形成。例如，后形成的阻挡层可以与下面的层反应以形成接触硅化物层，与常规硅化物层相比，其可以具有更大的体积。又一个优势是本公开的工艺易于实施，例如，阻挡层沉积和再溅射可以在相同的制造工具中实施。其它优势包括与现有FinFET制造兼容，因此本公开不需要额外的工艺，并且因此实现容易并且便宜。
本公开的一个方面涉及半导体器件。半导体器件具有晶体管，该晶体管具有源极/漏极和栅极。半导体器件具有用于晶体管的导电接触件。导电接触件提供至晶体管的源极/漏极或栅极的电连接。导电接触件包括多个阻挡层。阻挡层具有彼此不同的深度。
本公开的另一方面涉及半导体器件。半导体器件具有晶体管，该晶体管具有源极/漏极组件和栅极组件。半导体器件具有形成在晶体管的源极/漏极组件上方或栅极组件上方的导电接触件。导电接触件包括由多个阻挡层围绕的金属部分。每个阻挡层的长度与阻挡层与金属部分的距离相关。
本公开的另一方面涉及方法。该方法包括提供具有源极/漏极和栅极的晶体管的步骤。在FinFET晶体管上方形成介电材料。该方法包括实施多个蚀刻和沉积循环以形成晶体管的导电接触件的多个阻挡层的步骤。每个循环均包括蚀刻工艺以在介电材料中蚀刻开口，以及沉积工艺以在蚀刻的开口中沉积相应的阻挡层。阻挡层形成为彼此具有不同的深度。该方法包括用导电材料填充由最后一个循环蚀刻的最终开口，从而形成晶体管的导电接触件的步骤。
根据本申请的实施例，提供了一种半导体器件，包括：晶体管，具有源极/漏极和栅极；以及用于所述晶体管的导电接触件，所述导电接触件提供至所述晶体管的所述源极/漏极或所述栅极的电连接；其中：所述导电接触件包括多个阻挡层；以及所述阻挡层具有彼此不同的深度。
根据本申请的实施例，所述多个阻挡层在截面图中具有阶梯状轮廓。
根据本申请的实施例，所述阻挡层具有彼此不同的材料组分。
根据本申请的实施例，其中：所述导电接触件包括由所述阻挡层围绕的金属部分；所述阻挡层包括第一阻挡层、第二阻挡层和第三阻挡层；所述第一阻挡层与所述第二阻挡层的部分直接物理接触；所述第二阻挡层与所述第三阻挡层的部分直接物理接触；以及所述第三阻挡层与所述导电接触件的金属部分直接物理接触。
根据本申请的实施例，其中：所述第一阻挡层具有向下延伸至介电层中的第一长度；所述第二阻挡层具有向下延伸至所述介电层中的第二长度，所述第二长度大于所述第一长度；以及所述第三阻挡层具有向下延伸至所述介电层中的第三长度，所述第三长度大于所述第二长度。
根据本申请的实施例，其中：所述第一阻挡层包含TaN；所述第二阻挡层包含TaN、Ta、Ti和TiN中的至少一种；以及所述第三阻挡层包含Co、Ni、Ti和TiN中的至少一种。
根据本申请的实施例，所述导电接触件的上部由(n+1)个阻挡层围绕，中心部分由n个阻挡层围绕，并且底部部分由(n-1)个阻挡层围绕，其中，n是等于或大于2的自然数。
根据本申请的实施例，还提供了一种半导体器件，包括：晶体管，具有源极/漏极组件和栅极组件；以及导电接触件，形成在所述晶体管的所述源极/漏极组件上方或所述栅极组件上方；其中：所述导电接触件包括由多个阻挡层围绕的金属部分；以及所述阻挡层的每个的长度与所述阻挡层与所述金属部分的距离相关。
根据本申请的实施例，深度随着与所述金属部分的所述距离的增加而减小。
根据本申请的实施例，其中：所述阻挡层包括第一阻挡层、第二阻挡层和第三阻挡层；所述第一阻挡层位于距离所述金属部分最远的位置，并且包括具有第一深度的侧壁段；所述第三阻挡层位于最靠近所述金属部分的位置，并且包括具有第三深度的侧壁段；所述第二阻挡层位于所述第一阻挡层和所述第三阻挡层之间，并且包括具有第二深度的侧壁段；所述第一深度小于所述第二深度；以及所述第二深度小于所述第三深度。
根据本申请的实施例，其中：所述第三阻挡层与所述导电接触件的所述金属部分直接物理接触；整个所述第二阻挡层与所述第三阻挡层的部分直接物理接触；以及整个所述第一阻挡层与所述第二阻挡层的部分直接物理接触。
根据本申请的实施例，其中：所述金属部分包含W和Co中的至少一种；所述第一阻挡层包含TaN；所述第二阻挡层包含TaN、Ta、Ti和TiN中的至少一种；以及所述第三阻挡层包含Co、Ni、Ti和TiN中的至少一种。
根据本申请的实施例，还提供了一种形成半导体器件的方法，包括：提供具有源极/漏极和栅极的晶体管，其中，介电材料形成在所述晶体管上方；实施多个蚀刻和沉积循环以形成所述晶体管的导电接触件的多个阻挡层，其中，每个循环均包括蚀刻工艺以在所述介电材料中蚀刻开口，以及沉积工艺以在蚀刻的开口中沉积相应的阻挡层，其中，所述阻挡层形成为彼此具有不同的深度；以及用导电材料填充由最后一个循环蚀刻的最终开口，从而形成所述晶体管的导电接触件。
根据本申请的实施例，所述循环的至少一些还包括在所述蚀刻工艺和所述沉积工艺之间实施的再溅射工艺，并且其中，所述再溅射工艺去除沉积的阻挡层的底部段。
根据本申请的实施例，使用相同的半导体制造工具实施所述沉积工艺和所述再溅射工艺。
根据本申请的实施例，实施所述多个蚀刻和沉积循环包括：实施第一蚀刻工艺以在所述介电材料中蚀刻开口，其中，所述开口位于所述晶体管的所述源极/漏极上方或所述栅极上方；在所述开口中沉积第一阻挡层，所述第一阻挡层包括由底部段连接的侧壁段；去除所述第一阻挡层的底部段；在所述第一阻挡层的底部段去除之后，实施第二蚀刻工艺以向下延伸所述开口；在所述第二蚀刻工艺之后，在所述开口中沉积第二阻挡层，所述第二阻挡层包括由底部段连接的侧壁段，其中，所述第二阻挡层的侧壁段的部分形成在所述第一阻挡层的侧壁段上；去除所述第二阻挡层的底部段；在所述第二阻挡层的底部段去除之后，实施第三蚀刻工艺以进一步向下延伸所述开口；在所述第三蚀刻工艺之后，在所述开口中沉积第三阻挡层，所述第三阻挡层包括由底部段连接的侧壁段，其中，所述第三阻挡层的侧壁段的部分形成在所述第二阻挡层的侧壁段上；以及用导电材料填充所述开口。
根据本申请的实施例，还包括：在沉积所述第三阻挡层之后但是在用所述导电材料填充所述开口之前实施退火工艺。
根据本申请的实施例，所述第一阻挡层、所述第二阻挡层和所述第三阻挡层形成为具有彼此不同的材料组分。
根据本申请的实施例，其中：所述第一阻挡层形成为包含TaN；所述第二阻挡层形成为包含TaN、Ta、Ti和TiN中的至少一种；以及所述第三阻挡层形成为包含Co、Ni、Ti和TiN中的至少一种。
根据本申请的实施例，填充所述开口包括用含钨材料填充所述开口，并且其中，所述含钨材料形成为与所述第三阻挡层的侧壁段和底部段直接物理接触。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应当理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。例如，通过为位线导体和字线导体实现不同的厚度，可以实现导体的不同电阻。然而，也可以利用改变金属导体的电阻的其它技术。