阅读说明：本技术 三维存储器件及其制造方法 (Three-dimensional memory device and method of fabricating the same ) 是由 王启光 于 2019-09-20 设计创作，主要内容包括：提供了一种三维(3D)存储器件及其制造方法。所述3D存储器件包括衬底、绝缘层、栅极材料层和垂直结构。所述绝缘层和所述栅极材料层设置在所述衬底上并且在垂直方向上交替堆叠。所述垂直结构沿所述垂直方向穿过所述栅极材料层。所述垂直结构包括半导体层和捕获层。所述半导体层沿所述垂直方向延长。所述捕获层在水平方向上围绕所述半导体层。所述捕获层包括在所述垂直方向上对齐并且相互隔开的捕获区段。可以通过相互隔开的所述捕获区段改善所述3D存储器件的电气性能。(A three-dimensional (3D) memory device and a method of fabricating the same are provided. The 3D memory device includes a substrate, an insulating layer, a gate material layer, and a vertical structure. The insulating layers and the gate material layers are disposed on the substrate and alternately stacked in a vertical direction. The vertical structure passes through the gate material layer along the vertical direction. The vertical structure includes a semiconductor layer and a trapping layer. The semiconductor layer is elongated in the vertical direction. The trapping layer surrounds the semiconductor layer in a horizontal direction. The trapping layer includes trapping segments aligned in the vertical direction and spaced apart from each other. The electrical performance of the 3D memory device may be improved by the capture segments being spaced apart from each other.)

三维存储器件及其制造方法

技术领域

本公开涉及一种存储器件及其制造方法，更具体而言，涉及一种三维(3D)存储器件及其制造方法。

背景技术

通过改进工艺技术、电路设计、程序设计算法和制作工艺使平面存储单元缩小到了更小的尺寸。但是，随着存储单元的特征尺寸接近下限，平面加工和制作技术变得更加困难，而且成本更加高昂。结果，平面存储单元的存储密度接近上限。

三维(3D)存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储阵列以及用于控制往返于存储阵列的信号的***器件。在常规3D存储架构当中，存储串形成于穿过半导体衬底上的多层堆叠结构的沟道孔中。外延结构形成于每一沟道孔的底部，从而对存储串的沟道层和半导体衬底进行电连接。然而，随着堆叠结构中的层的数量的增大以及堆叠结构中的每一层变得更薄以实现更高存储密度，一些问题变得严重，而且影响了3D存储器件的电气性能和制造成品率。因此，必须对3D存储器件的结构和/或制造工艺做出修改，以提高3D存储器件的电气性能和/或制造成品率。

发明内容

在本公开中提供了一种三维(3D)存储器件及其制造方法。捕获层包括在垂直方向上对齐并且相互隔开的多个捕获区段，以改善3D存储器件的电气性能。

根据本公开的实施例，提供了一种3D存储器件。所述3D存储器件包括衬底、绝缘层、栅极材料层和垂直结构。所述绝缘层和所述栅极材料层设置在所述衬底上并且在垂直方向上交替堆叠。所述垂直结构沿所述垂直方向穿过所述栅极材料层。所述垂直结构包括半导体层和捕获层。所述半导体层沿所述垂直方向延长。所述捕获层在水平方向上围绕所述半导体层。所述捕获层包括在所述垂直方向上对齐并且相互隔开的捕获区段。

在一些实施例中，所述捕获区段之一在所述水平方向上位于所述半导体层和所述栅极材料层之一之间。

在一些实施例中，所述绝缘层之一部分地位于所述捕获区段中的在所述垂直方向上彼此相邻的两个捕获区段之间。

在一些实施例中，所述捕获区段的每者在垂直方向上的长度小于所述栅极材料层的每者在所述垂直方向上的长度。

在一些实施例中，所述3D存储器件进一步包括设置在所述绝缘层中的至少一个绝缘层当中的气隙，并且所述气隙位于所述栅极材料层中的在所述垂直方向上彼此相邻的两个栅极材料层之间。

在一些实施例中，所述垂直结构进一步包括在所述水平方向上围绕所述捕获层和所述半导体层的阻挡层，并且所述阻挡层包括在所述垂直方向上对齐并且相互隔开的阻挡区段。

在一些实施例中，所述阻挡区段之一在所述水平方向上设置在所述捕获区段之一和所述栅极材料层之一之间。

在一些实施例中，所述垂直方向与所述水平方向正交。

根据本公开的实施例，提供了一种3D存储器件的制造方法。所述制造方法包括下述步骤。在衬底上形成交替的牺牲堆叠体。所述交替的牺牲堆叠体包括在垂直方向上交替堆叠的第一牺牲层和第二牺牲层。形成沿所述垂直方向穿过所述交替的牺牲堆叠体的垂直结构。所述垂直结构包括半导体层和捕获层。所述半导体层沿垂直方向延长。所述捕获层在水平方向上围绕所述半导体层。去除所述第一牺牲层，从而露出所述垂直结构的部分。在去除所述第一牺牲层之后执行第一蚀刻工艺。通过所述第一蚀刻工艺对所述捕获层进行蚀刻，使之包括在所述垂直方向上对齐并且相互隔开的捕获区段。

在一些实施例中，所述垂直结构进一步包括在所述水平方向上围绕所述捕获层和所述半导体层的阻挡层，并且所述3D存储器件的制造方法进一步包括在去除所述第一牺牲层之后并且在所述第一蚀刻工艺之前执行第二蚀刻工艺。通过所述第二蚀刻工艺对所述阻挡层进行蚀刻，从而露出所述捕获层的部分。

在一些实施例中，所述3D存储器件的制造方法还包括在所述第二牺牲层之间形成绝缘层。所述绝缘层和所述第二牺牲层在所述垂直方向上交替堆叠。

在一些实施例中，在所述绝缘层的至少其中之一中形成气隙。

在一些实施例中，所述绝缘层之一部分地位于所述捕获区段中的在所述垂直方向上彼此相邻的两个捕获区段之间。

在一些实施例中，所述3D存储器件的制造方法进一步包括在形成所述绝缘层的步骤之后利用栅极材料层替代所述第二牺牲层。

在一些实施例中，在所述绝缘层的至少一个绝缘层中形成气隙，并且所述气隙位于所述栅极材料层中的在所述垂直方向上彼此相邻的两个栅极材料层之间。

在一些实施例中，所述捕获区段之一在所述水平方向上位于所述半导体层和所述栅极材料层之一之间。

在一些实施例中，所述捕获区段的每者在所述垂直方向上的长度小于所述栅极材料层的每者在所述垂直方向上的长度。

在一些实施例中，所述垂直结构还包括设置在所述衬底和所述捕获层之间的外延层，并且在去除所述第二牺牲层之后并且在形成所述栅极材料层之前，所述外延层的部分被氧化成氧化物区。

在一些实施例中，所述氧化物区在所述水平方向上位于所述外延层和所述栅极材料层之一之间。

在一些实施例中，所述垂直方向与所述水平方向正交。

本领域技术人员根据所述描述、权利要求和本公开的附图能够理解本公开的其他方面。

对于本领域技术人员而言，在阅读了下文对通过各幅附图例示的优选实施例的详细描述之后，本发明的这些和其他目的无疑将变得显而易见。

附图说明

被并入本文并形成说明书的部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。

图1是示出了根据本公开的实施例的三维(3D)存储器件的示意图。

图2是示出了图1所示的3D存储器件的部分的示意图。

图3是根据本公开的实施例的3D存储器件的制造方法的流程图。

图4-图15是示出了根据本公开的实施例的3D存储器件的制造方法的示意图，其中，图5是继图4之后的步骤当中的示意图，图6是继图5之后的步骤当中的示意图，图7是继图6之后的步骤当中的示意图，图8是继图7之后的步骤当中的示意图，图9是继图8之后的步骤当中的示意图，图10是继图9之后的步骤当中的示意图，图11是继图10之后的步骤当中的示意图，图12是继图11之后的步骤当中的示意图，图13是继图12之后的步骤当中的示意图，图14是继图13之后的步骤当中的示意图，并且图15是继图14之后的步骤当中的示意图。

具体实施方式

尽管讨论了具体配置和布置，但是应当理解所述讨论只是为了达到举例说明的目的。本领域技术人员将认识到可以使用其他配置和布置而不脱离本公开的实质和范围。本领域技术人员显然将认识到也可以将本公开用到各种各样的其他应用当中。

应当指出，在说明书中提到“一个实施例”、“实施例”、“一些实施例”等表示所述的实施例可以包括特定的特征、结构或特性，但未必每个实施例都必须包括该特定特征、结构或特性。此外，这样的短语未必是指同一实施例。此外，在结合实施例描述特定特征、结构或特性时，结合明确或未明确描述的其他实施例实现这样的特征、结构或特性处于本领域技术人员的知识范围之内。

一般而言，应当至少部分地由语境下的使用来理解术语。例如，至少部分地根据语境，文中采用的术语“一个或多个”可以用于从单数的意义上描述任何特征、结构或特点，或者可以用于从复数的意义上描述特征、结构或特点的组合。类似地，还可以将术语“一”、“一个”或“该”理解为传达单数用法或者传达复数用法，其至少部分地取决于语境。此外，可以将术语“基于”理解为未必意在传达排他的一组因素，相反可以允许存在其他的未必明确表述的因素，其还是至少部分地取决于语境。

应当理解，尽管第一、第二等术语可在本文中用于描述各种元件、部件、区域、层和/或区段，但这些元件、部件、区域、层和/或区段不应受到这些术语的限制。这些术语只是用来将一个元件、部件、区域、层和/或区段与另一个区分开。因而，下文讨论的第一元件、部件、区域、层或区段可以被称为第二元件、部件、区域、层或区段而不脱离本公开的教导。

应当容易地理解，应当按照最宽的方式解释本公开中的“在……上”、“在……上方”和“在……之上”，使得“在……上”不仅意味着直接处于某物上，还包含在某物上且其间具有中间特征或层的含义，“在……上方”或者“在……之上”不仅包含在某物上方或之上的含义，还包含在某物上方或之上且其间没有中间特征或层的含义(即，直接处于某物上)。

此外，文中为了便于说明可以采用空间相对术语，例如，“下面”、“之下”、“下方”、“之上”、“上方”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的装置的不同取向。所述设备可以具有其他取向(旋转90度或者处于其他取向上)，并照样相应地解释文中采用的空间相对描述词。

在下文中使用术语“形成”或术语“设置”描述将一层材料施加至对象的行为。这样的术语意在描述任何可能的层形成技术，其包括但不限于热生长、溅射、蒸镀、化学气相沉积、外延生长、电镀等。

请参考图1和图2。图1是示出了根据本公开的实施例的三维(3D)存储器件的示意图，并且图2是示出了图1所示的3D存储器件的部分的示意图。如图1和图2所示，在这一实施例中提供了3D存储器件100。3D存储器件100包括衬底10、多个绝缘层38A、多个栅极材料层50G和垂直结构VS。绝缘层38A和栅极材料层50G设置在衬底10上并且在垂直方向D1上交替堆叠。在一些实施例中，第一方向D1可以被视为衬底10的厚度方向，并且垂直方向D1可以与衬底10的顶表面正交，但不限于此。垂直结构VS沿垂直方向D1穿过栅极材料层50G。垂直结构VS包括半导体层28和捕获层24。半导体层28沿垂直方向D1延长。捕获层24在水平方向D2上围绕半导体层28。垂直方向D1可以与水平方向D2正交，并且水平方向D2可以平行于衬底10的顶表面，但不限于此。捕获层24包括多个捕获区段，例如多个第一捕获区段24A和第二捕获区段24B。第一捕获区段24A可以在垂直方向D1上设置在第二捕获区段24B之上，并且第一捕获区段24A可以在垂直方向D1上对准并且相互隔开。

在一些实施例中，垂直结构VS可以进一步包括外延层20、阻挡层22、隧穿层26、填充层30和导电结构34。阻挡层22可以在水平方向D2上围绕捕获层24、隧穿层26、半导体层28和填充层30。隧穿层26可以设置在半导体层28和捕获层24之间，并且填充层30可以在水平方向D2上被半导体层28、隧穿层26、捕获层24和阻挡层22围绕。在一些实施例中，垂直结构VS可以被视作在垂直方向D1上穿过交替的电介质/栅极材料堆叠体ST2的NAND串，但不限于此。在一些实施例中，垂直结构VS可以具有在垂直方向D1上伸长的圆柱形状，并且半导体层28、隧穿层26、捕获层24和阻挡层22可以从圆柱中心沿径向朝圆柱外表面按照这一顺序布置。

在一些实施例中，阻挡层22的底部、捕获层24的底部和隧道层26的底部可以在垂直方向D1上堆叠并且设置在外延层20上。因此，外延层20可以在垂直方向D1上设置在阻挡层22和衬底10之间。在一些实施例中，开口可以沿垂直方向D1穿过阻挡层22的底部、捕获层24的底部和隧穿层26的底部，并且露出外延层20的部分，半导体层28可以部分地设置在这一开口内，以便接触外延层20并与之直接电连接，但不限于此。在一些实施例中，外延层20可以被视为NAND存储结构中的底部选择栅(BSG)晶体管的沟道结构，并且半导体层28可以通过外延层20电连接至衬底10中的掺杂阱(未示出)，但不限于此。在一些实施例中，可以将一个或多个气隙(例如，图1所示的第一气隙32)设置到填充层30中，并且导电结构34可以被设置到填充层30上方并且与半导体层28直接连接，但不限于此。

在一些实施例中，交替的电介质/栅极材料堆叠体ST2中的栅极材料层50G的至少一些可以用作存储单元中的栅极结构，并且该存储单元可以包括在水平方向D2上受到栅极材料层50G围绕的阻挡层22的部分、捕获层24的部分、隧穿层26的部分和半导体层28的部分。换言之，3D存储器件100可以包括在垂直方向D1上堆叠的多个存储单元。在一些实施例中，栅极材料层50G可以是单层导电材料或者多层不同材料。例如，栅极材料层50G的每者可以包括栅极电介质层52、势垒层54和金属层56，但不限于此。在栅极材料层50G的每者当中，栅极电介质层52可以在水平方向D2上部分地设置在金属层56和阻挡层22之间，并且在垂直方向D1上部分地设置在金属层56和绝缘层38A之间，并且势垒层54可以设置在栅极电介质层52和金属层56之间。

如图1和图2所示，第一捕获区段24A之一可以在水平方向D2上位于半导体层28与栅极材料层50G之一之间。第一捕获区段24A中的每者的所处位置可以在水平方向D2上对应于栅极材料层50G中的一个，而且所处位置对应于不同的栅极材料层50G的第一捕获区段24A相互隔开，以降低相邻存储单元之间的干扰，例如所处位置对应于在垂直方向D1上布置的多个存储单元的连续捕获层中的横向电荷展开以及/或者在水平方向D2上位于绝缘层38A和半导体层28之间的捕获层中捕获的电荷产生的耦合效应。换言之，被设置为相互隔开的第一捕获区段24A可以分别属于不同存储单元，以改善3D存储器件100的电气性能(例如电荷捕获和/或电荷保持能力)，因为可以相应地避免在水平方向D2上位于绝缘层38A和半导体层28之间的捕获层中捕获的电荷和/或连续捕获层中的电荷的横向展开。

在一些实施方案中，阻挡层22可以包括多个第一阻挡区段22A和第二阻挡区段22B。第一阻挡区段22A可以在垂直方向D1上设置在第二阻挡区段22B上方，并且第一阻挡区段22A可以在垂直方向D1上对准并且相互隔开。在一些实施例中，第一阻挡区段22A中的每者可以在水平方向D2上位于第一捕获区段24A之一和栅极材料层50G之一之间，并且被设置为相互隔开的第一阻挡区段22A可以分别属于不同存储单元。在一些实施例中，绝缘层38A之一可以部分地位于第一捕获区段24A中的在垂直方向D1上彼此相邻的两个第一捕获区段24A之间。换言之，第一捕获区段24A中的在垂直方向D1上彼此相邻的两个第一捕获区段24A可以通过绝缘层38A隔开。此外，在一些实施例中，3D存储器件100可以进一步包括设置在绝缘层38A的至少其中之一中的第二气隙40。在一些实施例中，第二气隙40可以位于栅极材料层50G中的在垂直方向D1上彼此相邻的两个栅极材料层50G之间，以降低栅极材料层50G之间的电容，并且改善栅极材料层50G之间的RC延迟问题。在一些实施例中，第二气隙40可以部分地位于第一阻挡区段22A中的在垂直方向D1上彼此相邻设置的两个第一阻挡区段22A之间和/或部分地位于第一捕获区段24A中的在垂直方向D1上彼此相邻设置的两个第一捕获区段24A之间，从而进一步降低相邻存储单元之间的干扰问题，但不限于此。在一些实施例中，第一捕获区段24A中的每者在垂直方向D1上的长度L1可以小于栅极材料层50G中的每者在垂直方向D1上的长度L3，从而避免在水平方向D2上在绝缘层38A和半导体层28之间形成捕获层24。在一些实施例中，第一阻挡区段22A中的每者在垂直方向D1上的长度L2也可以小于栅极材料层50G中的每者在垂直方向D1上的长度L3，但不限于此。

在一些实施例中，3D存储器件100可以进一步包括第一帽盖层16、第二帽盖层18、掺杂区36、第一氧化物区42、第二氧化物区44、第二绝缘材料60、缝隙结构70和第一开口H1。第一帽盖层16和第二帽盖层18可以设置在交替的电介质/栅极材料堆叠体ST2上，并且垂直结构VS可以进一步穿过第二帽盖层18和第一帽盖层16。第一氧化物区42可以设置在外延层20中，并且第一氧化物区42可以在水平方向D2上位于外延层20和栅极材料层50G之一之间。在一些实施例中，第一氧化物区42可以被视为NAND存储结构中的BSG晶体管的栅极电介质层的部分，但不限于此。掺杂区36可以设置在衬底10中，并且第二氧化物区44可以设置在掺杂区36上。第一开口H1可以在垂直方向D1上穿过位于掺杂区36上方的第二帽盖层18、第一帽盖层16和交替的电介质/栅极材料堆叠体ST2。缝隙结构70可以设置在第一开口H1中，并且穿过位于掺杂区36上方的第二氧化物区44，以接触掺杂区36并与掺杂区36电连接。第二绝缘材料60可以设置在第一开口H1中并且在水平方向D2上围绕缝隙结构70，从而使缝隙结构70与栅极材料层50G绝缘。在一些实施例中，当衬底10是P型半导体衬底时，掺杂区36可以是N型掺杂区，掺杂区36可以被视为公共源极区，并且缝隙结构70可以被视为源极接触结构，但不限于此。

请参考图3-15以及图1-2。图3是根据本公开的实施例的3D存储器件的制造方法的流程图，并图4-15是示出了这一实施例中的3D存储器件的制造方法的示意图。图5是继图4之后的步骤当中的示意图，图6是继图5之后的步骤当中的示意图，图7是继图6之后的步骤当中的示意图，图8是继图7之后的步骤当中的示意图，图9是继图8之后的步骤当中的示意图，图10是继图9之后的步骤当中的示意图，图11是继图10之后的步骤当中的示意图，图12是继图11之后的步骤当中的示意图，图13是继图12之后的步骤当中的示意图，图14是继图13之后的步骤当中的示意图，并且图15是继图14之后的步骤当中的示意图，并且图1可被视为继图15之后的步骤中的示意图。3D存储器件100的制造方法可以包括但不限于下述步骤。如图4所示，提供衬底10并且在衬底10上形成交替的牺牲堆叠体ST1。在一些实施例中，衬底10可以包括硅(例如，单晶硅、多晶硅)、硅锗(SiGe)、氮化硅(SiC)、氮化镓(GaN)、磷化铟(InP)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者它们的任何适当组合。交替的牺牲堆叠体ST1可以包括在垂直方向D1上交替堆叠的多个第一牺牲层12和多个第二牺牲层14。第一牺牲层12的材料成分不同于第二牺牲层14的材料成分，从而在后续工艺当中提供所需的蚀刻选择性。例如，第一牺牲层12的材料可以包括氧化硅或氮化硅，并且第二牺牲层14的材料可以包括多晶硅，但不限于此。在一些实施例中，第一牺牲层12和第二牺牲层14也可以由其他具有所需的蚀刻选择性的适当材料构成。在一些实施例中，所述交替的牺牲堆叠体ST1中的第一牺牲层12和第二牺牲层14的总数可以是32或64，但不限于此。

如图3和图4所示，在步骤S11中，可以形成在垂直方向D1上穿过交替的牺牲堆叠体ST1的垂直结构VS。在一些实施例中，第一帽盖层16和第二帽盖层18可以是在形成垂直结构VS的步骤之前形成的，并且垂直结构VS可以进一步在垂直方向D1上穿过第二帽盖层18和第一帽盖层16。在一些实施例中，第一帽盖层16和第二帽盖层18可以包括不同于第一牺牲层12的材料和第二牺牲层14的材料的电介质材料，从而避免在被配置为去除第一牺牲层12的后续工艺和被配置为去除第二牺牲层14的后续工艺中被蚀刻。

在一些实施例中，垂直结构VS的形成方法可以包括但不限于下述步骤。首先，可以形成在垂直方向D1上穿过交替的牺牲堆叠体ST1的开口。在一些实施例中，所述开口在3D存储器件的顶视图中的形状可以是圆形、矩形或者其他适当闭合形状。在一些实施例中，衬底10的部分可以通过所述开口露出，并且可以通过形成所述开口的步骤去除衬底10的部分。接下来，可以在所述开口中形成外延层20，之后可以在垂直方向D1上在外延层20上方形成阻挡层22、捕获层24和隧穿层26。在一些实施例中，外延层20可以是通过选择性外延生长(SEG)工艺形成的多晶硅层，并且外延层20可以在通过所述开口露出的衬底10的表面处生长，但不限于此。在一些实施例中，外延层20可以包括其他适当的外延材料，并且/或者可以通过其他适当工艺形成。此外，阻挡层22、捕获层24和隧穿层26可以通过沉积工艺形成，例如原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或其他适当膜形成工艺。在一些实施例中，阻挡层22可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或者它们的任何组合，捕获层24可以包括氮化硅、氮氧化硅、硅或者它们的任何组合，并且隧穿层26可以包括氧化硅、氮氧化硅或者它们的任何组合。例如，阻挡层22、捕获层24和隧穿层26可以是氧化物-氮化物-氧化物(ONO)结构，但不限于此。

接下来，可以形成在垂直方向D1上穿过阻挡层22的底部、捕获层24的底部和隧穿层26的底部并且露出外延层20的部分的开口，并且半导体层28可以形成在穿过交替的牺牲堆叠体ST1的开口中，并且形成在穿过阻挡层22、捕获层24和隧穿层26的开口中。半导体层28可以在垂直方向D1上延长，并且半导体层28可以在水平方向D2上被隧穿层26、捕获层24和阻挡层22围绕。填充层30和导电结构34可以是在形成半导体层28的步骤之后形成的。填充层30可以在水平方向D2上被半导体层28、隧穿层26、捕获层24和填充层22围绕。在一些实施例中，半导体层28可以包括非晶硅、多晶硅或其他半导体材料，并且填充层30可以包括氧化物或者其他适当绝缘材料，但不限于此。导电结构34可以被形成到填充层30上方的凹陷上，并且导电结构34可以包括多晶硅或者其他适当导电材料。在一些实施例中，隧穿层26可以被用于隧穿电荷(电子或空穴)。来自半导体层28的电子或空穴可以通过隧穿层26隧穿至捕获层24，并且捕获层24可以用于存储电荷(电子或空穴)，以实施存储操作，但不限于此。因此，垂直结构VS可以包括外延层20、阻挡层22、捕获层24、隧穿层26、半导体层28、填充层30、第一气隙32和导电结构34，但不限于此。

如图5所示，第一开口H1可以被形成为穿过第二帽盖层18、第一帽盖层16和交替的牺牲堆叠体ST1，并且在形成垂直结构VS的步骤之后露出衬底10的部分，并且掺杂区36可以形成到通过第一开口H1露出的衬底10中。在一些实施例中，掺杂区36可以是通过注入工艺或者其他适当掺杂方案形成的。在一些实施例中，掺杂区36可以被视为公共源极区，并且第一开口H1可以被视为公共源极沟槽，但不限于此。在一些实施例中，可以在形成第一开口H1的步骤之前形成覆盖垂直结构VS的图案化掩模层(未示出)，以保护垂直结构VS不受形成第一开口H1和掺杂区36的步骤的损害和/或影响，并且可以在形成掺杂区36之后去除图案化掩模层，但不限于此。在一些实施例中，垂直结构VS可以不穿过第二帽盖层18，并且第二帽盖层18可以在后续工艺期间覆盖垂直结构VS，以保护垂直结构VS不受后续工艺的损害和/或影响，但不限于此。

如图3和图6所示，在步骤S12中，可以在形成掺杂区36的步骤之后去除交替的牺牲堆叠体ST1中的第一牺牲层12，以露出垂直结构VS的部分。在一些实施例中，第一牺牲层12可以通过湿法蚀刻工艺或者其他能够完全去除第一牺牲层12而不损害其他材料层的适当去除方案去除。如图3、图6和图7所示，在步骤S13中，可以执行蚀刻工艺，以去除通过去除第一牺牲层12的步骤露出的阻挡层22的部分。阻挡层22可以通过所述蚀刻工艺蚀刻成露出捕获层24的部分，并且阻挡层22可以通过所述蚀刻工艺蚀刻成包括第一阻挡区段22A和第二阻挡区段22B。换言之，阻挡层22的部分可以通过所述蚀刻工艺的蚀刻变成第一阻挡区段22A，并且阻挡层22的另一部分可以通过所述蚀刻工艺的蚀刻变成第二阻挡区段22B。可以形成多个沿水平方向D2穿过阻挡层22的第二开口H2，并且露出捕获层24的部分。第一阻挡区段22A可以在垂直方向D1上对齐，并且相互隔开。第一阻挡区段22A可以在垂直方向D1上设置在第二阻挡区段22B上方，并且第二阻挡区段22B可以被设置为与第一阻挡区段22A隔开。

如图3、图7和图8所示，在步骤S14中，可以执行另一蚀刻工艺，以去除通过第二开口H2露出的捕获层24的部分。捕获层24可以通过所述蚀刻工艺蚀刻成露出隧穿层26的部分，并且捕获层24可以通过所述蚀刻工艺蚀刻成包括第一捕获区段24A和第二捕获区段24B。换言之，捕获层24的部分可以通过所述蚀刻工艺的蚀刻变成第一捕获区段24A，并且捕获层24的另一部分可以通过所述蚀刻工艺的蚀刻变成第二捕获区段24B。可以形成多个沿水平方向D2穿过捕获层24的第三开口H3，并且露出隧穿层26的部分。第一捕获区段24A可以在垂直方向D1上对齐并且相互隔开。第一捕获区段24A可以在垂直方向D1上设置在第二捕获区段24B上方，并且第二捕获区段24B可以被设置为与第一捕获区段24A隔开，但不限于此。在一些实施例中，第二捕获区段24B可以直接与最底部的第一捕获区段24A连接。在一些实施例中，被配置为蚀刻捕获层24的蚀刻工艺可以被视为第一蚀刻工艺，并且被配置为蚀刻阻挡层22的蚀刻工艺可以被视为在第一蚀刻工艺之前执行的第二蚀刻工艺。所述第一蚀刻工艺和第二蚀刻工艺可以是在去除第一牺牲层的步骤之后执行的。在一些实施例中，第一蚀刻工艺和第二蚀刻工艺可以包括湿法蚀刻工艺，或者其他具有高蚀刻选择性的蚀刻方案。在一些实施例中，在第一蚀刻工艺中使用的蚀刻剂可以不同于在第二蚀刻工艺中使用的蚀刻剂，尤其是在隧穿层26的材料与阻挡层22的材料类似的时候，但是本公开不限于此。在一些实施例中，阻挡层22和捕获层24也可以通过相同的蚀刻工艺蚀刻，从而形成第一阻挡区段22A和第一捕获区段24A。

如图3、图9和图10所示，在步骤S15中，绝缘层38A可以在垂直方向D1上形成于第二牺牲层14之间。在一些实施例中，通过CVD工艺或其他适当的膜形成工艺，第一绝缘层38可以部分地形成于第二牺牲层14之间并且部分地形成于第一开口H1中。第一绝缘材料38可以包括氧化物、氮化物、氮氧化物或其他适当的绝缘材料。接下来可以去除形成于第一开口H1中的第一绝缘材料38，从而在第二牺牲层14之间形成绝缘层38A。因此，可以在垂直方向D1上交替堆叠绝缘层38A和第二牺牲层14。在一些实施例中，绝缘层38A之一可以部分地位于第一捕获区段24A中的在垂直方向D1上彼此相邻的两个第一捕获区段24A之间。换言之，第一捕获区段24A中的在垂直方向D1上彼此相邻的两个第一捕获区段24A可以通过绝缘层38A隔开。在一些实施例中，可以在绝缘层38A之一当中形成一个或多个气隙40，尤其是当第二牺牲层14中的在垂直方向D1上彼此相邻的两个第二牺牲层14之间的距离极短并且/或者第一绝缘材料38的缝隙填充能力相对较差的时候。第二气隙40可以位于第二牺牲层中的在垂直方向D1上彼此相邻的两个第二牺牲层14之间。在一些实施例中，第二气隙40可以部分地位于第一阻挡区段22A中的在垂直方向D1上彼此相邻设置的两个第一阻挡区段22A之间和/或部分地位于第一捕获区段24A中的在垂直方向D1上彼此相邻设置的两个第一捕获区段24A之间，但不限于此。

如图3以及图10-图15所示，可以在形成绝缘层38A的步骤之后利用栅极材料层50G替代第二牺牲层14。利用栅极材料层50G替代第二牺牲层14的方法可以包括但不限于下述步骤。如图10和图11所示，可以去除第二牺牲层14，从而形成在垂直方向D1上处于绝缘层38A之间的多个第四开口H4。在一些实施例中，第四开口H4可以被视为栅极沟槽，并且第二牺牲层14可以通过湿法蚀刻工艺或者其他能够完全去除第二牺牲层14而不损害其他材料层的适当去除方案去除，但不限于此。在一些实施例中，当第二牺牲层14的材料与衬底10的材料类似时，通过第一开口H1露出的掺杂区36的部分可以通过被配置为去除第二牺牲层14的蚀刻工艺去除。

如图10-图12所示，在一些实施例中，可以在去除第二牺牲层14的步骤之后并且在形成栅极材料层的步骤之前通过氧化工艺将外延层20的部分氧化成第一氧化物区42。在一些实施例中，第四开口H4之一可以露出外延层20的部分，并且第一氧化物区42可以形成在通过第四开口H4露出的外延层20中。在一些实施例中，用于形成第一氧化物区42的氧化工艺可以包括热氧化工艺、化学氧化工艺或者其他适当的氧化方案，并且掺杂区36的部分可以通过所述氧化工艺被氧化成第二氧化物区44，但不限于此。如图13所示，栅极材料50可以部分地形成于绝缘层38A之间并且部分地形成于第一开口H1内。在一些实施例中，栅极材料50可以是单一导电材料，或者可以是包括不同材料层的复合材料，例如，上文描述的图2所示的栅极电介质层52、势垒层54和金属层56。在一些实施例中，栅极电介质层52可以包括高k电介质材料或者其他适当电介质材料，势垒层54可以包括氮化钛、氮化钽或其他适当势垒材料，金属层56可以包括具有相对较低的电阻率的金属材料，例如铜、铝、钨或其他适当金属材料。

如图13和图14所示，接下来可以去除形成于第一开口H1中的栅极材料50，从而在绝缘层38A之间形成栅极材料层50G。因此，可以使绝缘层38A和栅极材料层50G在垂直方向D1上交替堆叠，从而形成交替的电介质/栅极材料堆叠体ST2。在一些实施例中，可以使栅极材料层50G沿水平方向D2凹陷，但不限于此。在一些实施例中，第二气隙40可以位于栅极材料层50G中的在垂直方向D1上彼此相邻的两个栅极材料层50G之间，以降低栅极材料层50G之间的电容，并且改善栅极材料层50G之间的RC延迟问题。在一些实施例中，第一氧化物区42可以在水平方向D2上位于外延层20和栅极材料层50G之一之间，并且第一氧化物区42可以被视为NAND存储结构中的BSG晶体管的栅极电介质层的部分，但不限于此。

如图15和图1所示，在一些实施例中，第二绝缘层60可以形成在第一开口H1中，并且可以形成穿过掺杂区36上方的第二绝缘材料60和第二氧化物区44以便接触掺杂区36并与之电连接的缝隙结构70。在一些实施例中，第二绝缘材料60可以包括硅氧化物或其他适当绝缘材料，并且缝隙结构70可以包括导电材料，例如钨、铜、铝或其他适当导电材料。

作为对上文的描述的总结，在根据本公开的3D存储器件及其制造方法中，捕获层包括在垂直方向上对齐并且相互隔开的多个第一捕获区段，以降低相邻存储单元之间的干扰。例如所处位置对应于在垂直方向上布置的多个存储单元的连续捕获层中的横向电荷展开以及/或者在水平方向上位于绝缘层和半导体层之间的捕获层中捕获的电荷产生的耦合效应的相关问题可以得到避免，并且3D存储器件的电气性能可以得到相应地改善。此外，气隙可以形成于设置在栅极材料层中的在垂直方向上彼此相邻的两个栅极材料层之间的绝缘层中，以降低栅极材料层之间的电容，并且改善栅极材料层之间的RC延迟问题。

本领域的技术人员将容易地发现在遵循本发明的教导的同时可以对所述器件和方法做出很多修改和变更。相应地，应当将上文的公开内容视为仅由所附权利要求的划定范围来限定。