阅读说明：本技术 芯片上电控制装置 (Chip power-on control device ) 是由 张少华 马卓 李珊珊 丁军锋 田金峰 周朝旭 宋振坤 宋佳利 李振虎 王飞 于 2019-11-07 设计创作，主要内容包括：本发明提供了一种芯片上电控制装置,包括电源关断PSO链,该PSO链包括按照上电先后顺序分布的多条PSO子链,多条PSO子链中每一PSO子链均设置有与其对应的可调延迟电路,可调延迟电路的延迟信号输出端与该可调延迟电路对应的PSO子链的首个PSO单元的输入端连接；多条PSO子链中首条PSO子链对应的可调延迟电路的延迟信号输入端与PSO链的上电控制信号输出端口连接,多条PSO子链中除首条PSO子链外的每个其他PSO子链对应的可调延迟电路的延迟信号输入端,与该其他PSO子链的前一PSO子链的末个PSO单元的输出端连接。本发明能减少可关断模块中always-on单元的使用,减小可关断模块的设计面积和走线资源开销,进而减少低功耗设计的迭代次数,加速低功耗设计的收敛。(The invention provides an on-chip electric control device which comprises a power supply shutoff PSO chain, wherein the PSO chain comprises a plurality of PSO sub-chains distributed according to the power-on sequence, each PSO sub-chain in the plurality of PSO sub-chains is provided with an adjustable delay circuit corresponding to the PSO sub-chain, and the delay signal output end of the adjustable delay circuit is connected with the input end of the first PSO unit of the PSO sub-chain corresponding to the adjustable delay circuit; the delay signal input end of the adjustable delay circuit corresponding to the first PSO sub-chain in the PSO sub-chains is connected with the power-on control signal output port of the PSO chain, and the delay signal input end of the adjustable delay circuit corresponding to each other PSO sub-chain except the first PSO sub-chain in the PSO sub-chains is connected with the output end of the last PSO unit of the previous PSO sub-chain of the other PSO sub-chains. The invention can reduce the use of always-on units in the turn-off module, reduce the design area of the turn-off module and the cost of routing resources, further reduce the iteration times of low-power design and accelerate the convergence of the low-power design.)

芯片上电控制装置

技术领域

本发明涉及集成电路低功耗设计技术领域，特别涉及一种芯片上电控制装置。

背景技术

电源关断(PSO，power shut-off)技术是集成电路设计领域常用的低功耗设计技术，该技术能够实现细粒度功耗控制，通过关断芯片中处于赋闲状态的模块电路的供电，从而降低芯片中的漏电和动态功耗，其电路基本结构如图1所示：在这种结构中，逻辑功能晶体管的工作供电来自于连接到电源的大PMOS管，PMOS管的栅极被使能控制信号所控制。当使能信号打开后，电流从电源流经PMOS管供给给逻辑电路；当使能信号关断后，逻辑功能电路的供电被切断，逻辑电路停止工作。

在低功耗设计的模块设计实现中通常会均匀撒入大量的PSO单元，PSO单元的栅端被串联起来形成上电控制链，即PSO链，如图2所示。在电路正常工作之前，芯片的上电控制模块发射指令，指令传输到Npwr_in，控制PSO的使能端按照既定的组织顺序打开，在有限的时间内完成上电过程。上电完成的响应信号Npwr_out反馈到控制模块，控制模块再调度功能电路正常工作。

上电的过程即是PSO使能控制链路上PMOS管逐个打开的过程。在上电初期阶段，上电模块对电量的需求较大，随着控制链路上PMOS管快速逐个打开，短时间内会有大量电流涌入上电的模块，从而会有一个峰值较高的浪涌电流，此时电流在单位时间内的变化率较大，会导致较强的电感，从而引起芯片工作电压的波动，导致芯片工作不稳定；此外，大量的电流涌入上电模块，会拉低上电模块周围正常工作模块的电路电压，使芯片正常工作受到影响，甚至出错。

目前解决这一问题的方法是在链路中***适量的延迟单元，使得上电的过程变慢。延迟单元***后，PSO链的PMOS打开的速度变慢，单位时间内能够涌入上电模块的电流受到限制，减小了电流变化率，从而削弱了快速上电的不利影响。

在低功耗设计中，PSO链上的PSO单元需要工作在持续工作(always-on)电压阈内，因此在可关断模块内的PSO链路上***延迟单元，必须使用always-on属性的单元。这类单元有两组电源和地，这一属性会导致可关断模块的设计面积增大；此外，一组电源和地线需要以信号线的形式连接到always-on的电源平面上，这将增加设计走线资源的开销，在高速和高密度的设计中，这些问题表现的异常突出，会严重影响低功耗设计的收敛。

发明内容

本发明提供了一种芯片上电控制装置，其目的是为了解决可关断模块内部always-on属性单元占用面积大、走线资源开销高，影响低功耗设计的收敛的问题。

为了达到上述目的，本发明的实施例提供了一种芯片上电控制装置，包括电源关断PSO链，PSO链包括按照上电先后顺序分布的多条PSO子链，所述多条PSO子链中每一PSO子链均设置有与该PSO子链对应的可调延迟电路，所述可调延迟电路的延迟信号输出端与该可调延迟电路对应的PSO子链的首个PSO单元的输入端连接，所述可调延迟电路的延迟控制信号输入端与一延迟控制信号输出端口连接；

其中，所述多条PSO子链中首条PSO子链对应的可调延迟电路的延迟信号输入端与所述PSO链的上电控制信号输出端口连接，所述多条PSO子链中除所述首条PSO子链外的每个其他PSO子链对应的可调延迟电路的延迟信号输入端，与该其他PSO子链的前一PSO子链的末个PSO单元的输出端连接，且所述多条PSO子链中末条PSO子链的末个PSO单元的输出端与上电完成信号输出端口连接。

其中，所述可调延迟电路包括：第一译码器、第一延迟电路、第二译码器和第二延迟电路；

其中，所述第一译码器的地址输入信号端和所述第二译码器的地址输入信号端均与所述延迟控制信号输出端口连接，所述第一译码器的输出端与所述第一延迟电路的使能信号输入端连接，所述第二译码器的输出端与所述第二延迟电路的使能信号输入端连接，所述第二延迟电路的延迟信号输入端为所述可调延迟电路的延迟信号输入端，所述第二延迟电路的延迟信号输出端与所述第一延迟电路的延迟信号输入端连接，所述第一延迟电路的延迟信号输出端为所述可调延迟电路的延迟信号输出端；

所述第一延迟电路的延迟信号输出端输出的最小延迟等于所述第二延迟电路的延迟信号输出端输出的最大延迟。

其中，所述第一译码器和所述第二译码器均为3输入译码器。

其中，所述延迟控制信号输出端口为一寄存器的输出端口。

本发明的上述方案至少有如下的有益效果：

在本发明的实施例中，通过将PSO链分成多条独立、按照上电先后顺序分布的PSO子链，并给每条PSO子链设置一延迟可配置的可调延迟电路，使得各PSO子链上的输出延迟可以根据上电的实际需要进行配置，同时多条PSO子链中首条PSO子链对应的可调延迟电路的延迟信号输入端与PSO链的上电控制信号输出端口连接，除首条PSO子链外的每个其他PSO子链对应的可调延迟电路的延迟信号输入端，与该其他PSO子链的前一PSO子链的末个PSO单元的输出端连接，末条PSO子链的末个PSO单元的输出端与上电完成信号输出端口连接，将所有的PSO子链串连成一条完整的链路，从而使得对于可关断模块，通过将各PSO子链的首个PSO单元的输入端和末个PSO单元的输出端引出到可关断模块的边界，各PSO子链对应的可调延迟电路位于可关断模块外的非关断区域，这样可关断模块内always-on单元的使用数量便会减少，随之可关断模块的设计面积和走线资源开销也会减少，进而减少低功耗设计的迭代次数，加速低功耗设计的收敛。此外，在硅后调试中，如果上电时间过快，可以通过软件调试的方式，改变可调延迟电路的延迟控制信号输入端的值，从而获得更合理的上电时间配置。随着硅后芯片工作时间的增加，当供电电池逐步老化，电池内电阻会逐渐增大，供电电流会逐渐衰减，从而引起上电时间产生偏移时，可以通过软件硬件结合的方式，调整软件的配置，在硬件上获得更合理的上电控制链延迟，使得芯片的上电更为合理。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1是基于PSO技术的功耗控制原理图；

图2是现有技术中PSO链组织结构图；

图3是本发明实施例中芯片上电控制装置的结构示意图；

图4是本发明实施例中可调延迟电路的结构示意图；

图5是本发明实施例中延迟电路的结构示意图。

【附图标记说明】

31、可调延迟电路；32、上电控制信号输出端口；33、上电完成信号输出端口；41、第一译码器；42、第一延迟电路；43、第二译码器；44、第二延迟电路；45、地址输入信号端；46、延迟信号输入端；47延迟信号输出端。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

如图3所示，本发明的实施例提供了一种芯片上电控制装置，包括电源关断PSO链，PSO链包括按照上电先后顺序分布的多条PSO子链，所述多条PSO子链中每一PSO子链均设置有与该PSO子链对应的可调延迟电路31，所述可调延迟电路31的延迟信号输出端与该可调延迟电路31对应的PSO子链的首个PSO单元的输入端连接，所述可调延迟电路31的延迟控制信号输入端与一延迟控制信号输出端口连接。

其中，所述多条PSO子链中首条PSO子链对应的可调延迟电路31的延迟信号输入端与所述PSO链的上电控制信号输出端口32连接，所述多条PSO子链中除所述首条PSO子链外的每个其他PSO子链对应的可调延迟电路31的延迟信号输入端，与该其他PSO子链的前一PSO子链的末个PSO单元的输出端连接，且所述多条PSO子链中末条PSO子链的末个PSO单元的输出端与上电完成信号输出端口33连接。

需要说明的是，由于多条PSO子链是按照上电先后顺序排序的，因而其他PSO子链的前一PSO子链是指在排在该其他PSO子链前一位的PSO子链。如图3中，首条首条PSO子链为中间PSO子链1的前一PSO子链，中间PSO子链1为中间PSO子链2的前一PSO子链，其中，图3中的中间PSO子链1和中间PSO子链2是首条PSO子链和末条PSO子链之间的PSO子链。可以理解的是，多条PSO子链通过对应的多个可调延迟电路31串连成一条完整的链路。

其中，在本发明的实施例中，多条PSO子链所包含的PSO单元数量可以各不相同。优选的，可将多条PSO子链中首条PSO子链所包含的PSO单元可适当的少些，这样便于控制上电前期阶段打开的PSO单元数量。

其中，在本发明的实施例中，为便于减少可关断模块内always-on单元的数量，将各PSO子链的首个PSO单元的输入端和末个PSO单元的输出端引出到可关断模块的边界，而各PSO子链对应的可调延迟电路31位于可关断模块外的非关断区域，这样可关断模块内always-on单元的数量便会减少，随之可关断模块的设计面积和走线资源开销也会减少，进而减少低功耗设计的迭代次数，加速低功耗设计的收敛。

值得一提的是，各PSO子链对应的可调延迟电路的结构是相同的，且在本发明的实施例中，可调延迟电路输出的延迟时间是可以根据需要进行配置的，使得各PSO子链的延迟时间可以根据需要进行配置。其中可调延迟电路输出的延迟时间具体由可调延迟电路的延迟控制信号输入端接收到的延迟控制信号决定。需要说明的是，该延迟控制信号是由一延迟控制信号输出端口输出的。作为一个优选的示例，该延迟控制信号输出端口可以为一寄存器的输出端口。

其中，在本发明的实施例中，在设计早期阶段可以通过仿真工具，获得整条PSO链的上电电流波形，通过调整相邻两条PSO子链之间的延迟时间，降低浪涌电流，获得更好的上电电流波形，从而为设置可调延迟电路的实际延迟提供参考。当所有PSO子链被可调延迟电路连接完成以后，随着设计的深入，设计的功耗会发生变化，此时如果要达到最好的上电电流波形，只需要调整相关寄存器的配置即可，从而避免了设计的迭代。

众所周知，在芯片的供电系统中，随着工作时间推移，供电电池会逐渐老化，电池内电阻会逐渐增大，供电电流会逐渐衰减，从而导致芯片上电模块的上电时间变化。如果设计的上电系统是不可调整的，那么随着供电系统的老化，芯片工作的可靠性就会逐步降低。关于这一问题，在芯片采用本发明实施例提供的芯片上电控制装置后，当芯片在工作中遭遇供电电源老化的问题时，同样可以通过调整可调延迟电路的延迟时间的配置，使得芯片工作在更加完美的状态。

其中，在本发明的实施例中，如图4所示，上述可调延迟电路包括：第一译码器41、第一延迟电路42、第二译码器43和第二延迟电路44。

其中，所述第一译码器41的地址输入信号端45和所述第二译码器43的地址输入信号端45均与所述延迟控制信号输出端口连接，所述第一译码器41的输出端(该输出端用于输出第一译码器产生的使能信号)与所述第一延迟电路42的使能信号输入端连接，所述第二译码器43的输出端(该输出端用于输出第二译码器产生的使能信号)与所述第二延迟电路44的使能信号输入端连接，所述第二延迟电路44的延迟信号输入端46为所述可调延迟电路的延迟信号输入端，所述第二延迟电路44的延迟信号输出端(该延迟信号输出端用于输出第二延迟电路产生的延迟信号)与所述第一延迟电路42的延迟信号输入端连接，所述第一延迟电路42的延迟信号输出端47(该延迟信号输出端用于输出第一延迟电路产生的延迟信号)为所述可调延迟电路的延迟信号输出端。

其中，上述第一延迟电路42的延迟信号输出端输出的最小延迟等于所述第二延迟电路44的延迟信号输出端输出的最大延迟。

其中，第一延迟电路42的延迟档数由第一译码器42的输入数决定，第二延迟电路44的延迟档数由第二译码器43的输入数决定。作为一个优选的示例，第一译码器41和所述第二译码器43均为3输入译码器，那么第一译码器41可控制第一延迟电路42产生8档可调节的延迟，第二译码器43可控制第二延迟电路44产生8档可调节的延迟。第一延迟电路42输出的最小档延迟相当于第二延迟电路44输出的最大档延迟(即第一延迟电路42输出的最小档延迟略大于或等于第二延迟电路44输出的最大档延迟)，第二延迟电路44的每档延迟相当于第一延迟电路42的最小档延迟的八分之一。

需要说明的是，第一延迟电路42和第二延迟电路44的具体结构均可采用现有的延迟电路实现，且基本结构一致，差别在于档位上的延迟缓冲器链的延迟的大小，延迟电路的具体结构如图5所示。其中，每一档位的电路结构如图5中虚框图所示，Dly_in为输入的延迟信号(即可调延迟电路的延迟信号输入端接收到的信号)，En[0:m]为译码产生的使能信号，m为译码器的输入数，Dly_out为延迟电路输出的延迟信号，Buf_chain为根据设计需求***的延迟缓冲器构成的缓冲链。需要进一步说明的是，在实际使用过程中，可通过对可调延迟电路连接的寄存器进行配置，完成对译码产生的使能信号的调整，进而完成对可调延迟电路的延迟档位选择。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。