阅读说明：本技术 一种动态阈值隧穿场效应双栅器件 (Dynamic threshold tunneling field effect double-gate device ) 是由 何进 任源 李春来 胡国庆 刘京京 潘俊 王小萌 何箫梦 于胜 于 2019-10-28 设计创作，主要内容包括：本发明公开了一种动态阈值隧穿场效应双栅器件。由控制栅电极、独立偏置栅电极、源区、漏区、沟道区和控制栅介质层组成；其中,所述独立偏置栅电极位于所述阈值隧穿场效应双栅器件底部的独立偏置栅介质层下,由独立偏置栅介质层与沟道区隔离；所述源区和漏区分别位于所述沟道区的两侧,并被控制栅介质将其与控制栅隔离。本发明涉及的器件可独立工作在栅控条件下,为低功耗电路设计提供一种选择方案,而且对阈值电压的调节灵敏度大于传统T-FinFET器件和SOI隧穿器件。此外,其电学性能优于常规T-FinFET器件和SOI隧穿器件。通过独立偏置栅的单独电压调制,可以将栅长缩小到20纳米及以下,并保持比较理想的器件性能。(The invention discloses a dynamic threshold tunneling field effect double-gate device. The gate structure comprises a control gate electrode, an independent bias gate electrode, a source region, a drain region, a channel region and a control gate dielectric layer; the independent bias gate electrode is positioned below an independent bias gate dielectric layer at the bottom of the threshold tunneling field effect double-gate device and is isolated from a channel region by the independent bias gate dielectric layer; the source region and the drain region are respectively positioned at two sides of the channel region and are isolated from the control gate by a control gate medium. The device can independently work under a grid control condition, provides a selection scheme for low-power consumption circuit design, and has higher adjustment sensitivity on threshold voltage than a traditional T-FinFET device and an SOI tunneling device. In addition, the electrical performance of the device is superior to that of a conventional T-FinFET device and an SOI tunneling device. By independent voltage modulation of the independently biased gates, the gate length can be scaled down to 20nm and below, and relatively ideal device performance can be maintained.)

一种动态阈值隧穿场效应双栅器件

技术领域

本发明涉及半导体集成电路器件领域，特别涉及一种动态阈值隧穿场效应双栅器件。

背景技术

随着集成电路器件尺寸按照摩尔定律不断减小，传统平面体硅工艺下的金属氧化物半导体场效应器件遭遇短沟道效应和栅极漏电流等发展瓶颈，在10纳米技术节点新结构器件，比如隧穿器件，碰撞离化器件，负电容器件等不断涌现，其中，常规的隧穿场效应双栅器件，也称为：T-FinFET，因其打破传统FinFET亚阈极限的优秀亚阈值特性和非常低的泄漏电流而备受关注，纳米T-FinFET被认为在10-5纳米集成电路中具有应用潜力。

体硅器件的衬底偏置和双栅器件的背栅偏置可以改变器件的阈值电压，这类独立栅偏压操作可以通过外加偏置信号对阈值电压进行控制，因此在功耗管理领域比如低功耗的存储器电路中有重要应用。在T-FinFET中，引入独立的偏置电极进行独立体电位调节，可以对T-FinFET的阈值电压等参数进行调节，改善器件各项电特性，为应用提供多种选择和优化,这就是一种动态阈值隧穿场效应双栅器件(Dynamic Threshold Tunneling FinFET,简写为DT T-FinFET)。该方案适用于SOI型T-FinFET,可在底部的氧化层衬底下形成偏置电极。

发明内容

本发明的目的是提供一种动态阈值隧穿场效应双栅器件，由控制栅电极、独立偏置栅电极、源区、漏区、沟道区、控制栅介质层和独立偏置栅介质层组成；其中，所述独立偏置栅电极位于所述阈值隧穿场效应双栅器件底部的独立偏置栅介质层下，由金属衬底，并由独立偏置栅介质层与沟道区隔离；所述控制栅电极与所述沟道区通过控制栅介质层隔离，控制栅介质层从三个侧面包围所述沟道区；所述源区和漏区分别位于所述沟道区的两端，并被控制栅介质层将其与控制栅隔离。

优选地，构成沟道区的材料为不掺杂或轻掺杂的半导体材料；

所述构成源区和漏区的材料为掺杂浓度为5×10¹⁸cm-3～2×10²¹cm-3的半导体材料，其掺杂种类不同，前者为P掺杂，后者为N掺杂，或相反。

优选地，所述构成沟道区的材料为硼掺杂浓度为1×10¹⁷cm-3的硅材料；所述构成源区材料为磷掺杂浓度为1×10²⁰cm-3的硅材料，漏区材料为硼掺杂浓度为5×10¹⁸cm-3的硅材料。

优选地，所述独立偏置栅电极的厚度为5-20纳米；所述独立偏置栅介质层的厚度为1.2-20纳米；所述控制栅电极的厚度为5-20纳米；所述控制栅介质层的厚度为1.2-2纳米；所述沟道区的宽度为3-10纳米，高度为3-50纳米。

上述动态阈值隧穿场效应双栅器件沟道区为不掺杂或轻掺杂的半导体材料，如硼掺杂浓度为1×10¹⁷cm^-3的硅材料。源区和漏区为重掺杂的半导体材料，如分别为硼掺杂和磷掺杂浓度为1×10²⁰cm^-3和5×10¹⁸cm^-3的硅材料。控制栅电极的材料和功函数可调，或使用高介电常数材料及金属栅材料，厚度也可调，一般控制在1-2个纳米以上。偏置介质层介质材料和厚度可调，如采用氧化硅材料，厚度可保持为1到20纳米。沟道区半导体材料高度和宽度可以根据器件的沟道长度和宽度调节。

有益效果：本发明提供的动态阈值隧穿场效应双栅器件，具有两个电学上独立的栅电极：独立偏置栅电极和控制栅电极。与常规的隧穿场效应双栅器件(T-FinFET)相比，该结构器件允许在独立偏置栅电极和控制栅电极上施加不同的工作电压，从而可以使器件工作在独立的偏置栅条件下，为器件的电路应用和功耗控制提供便利。当该动态阈值隧穿场效应双栅器件(DT T-FinFET)工作在独立偏置栅控条件下时，不改变器件掺杂和尺寸参数，改变独立偏置栅电极的偏压将改变器件的电流电压特性。比如降低独立偏置栅电极的偏压将提高控制栅的阈值电压，降低整个器件的驱动电流。这个结果为低功耗电路设计如存储器单元电路设计提供一种选择方案。当该独立偏置栅控制的纳米动态阈值隧穿场效应双栅器件工作在共栅条件下时，与具有相同结构的常规隧穿双栅器件(T-FinFET)相比，能在保持关态电流相近的情况下有效提高开态电流，从而提高器件的电流开关比，增强器件的驱动能力。本发明为允许偏置栅电极控制的纳米DT T-FinFET性能优化、电路应用等提供了一个备选方案。

附图说明

图1为本发明一种动态阈值隧穿场效应双栅器件截面示意图。

图2为本发明一种动态阈值隧穿场效应双栅器件偏置栅电极对漏端电流特性的影响。

图3为本发明一种动态阈值隧穿场效应双栅器件的阈值电压和亚阈值斜率受偏置栅电极的调节关系。

图4为本发明一种动态阈值隧穿场效应双栅器件的开态电流、关态电流以及电流开关比受偏置电极的调节关系。

图5为本发明一种动态阈值隧穿场效应双栅器件最大跨导和漏致势垒降低效应受偏置电极的调节关系。

图6为本发明一种动态阈值隧穿场效应双栅器件在共栅操作下与相应的常规双栅隧穿器件的漏端电流特性的比较。

图7为本发明一种动态阈值隧穿场效应双栅器件在共栅操作下阈值电压和亚阈值斜率随沟道长度的漂移关系。

图8为本发明一种动态阈值隧穿场效应双栅器件在共栅操作下开态电流、关态电流以及电流开关比随沟道长度的变化关系。

图9为本发明一种动态阈值隧穿场效应双栅器件在共栅操作下最大跨导和漏致势垒降低效应随沟道长度的变化关系。

图中：1-控制栅电极，2-源电极，3-漏电极，4-独立偏置栅介质层，5-控制栅介质层，6-偏置栅电极。

具体实施方式

下面将结合附图对本发明作进一步详述：

请参阅图1所示，在本实施例中，所述偏置栅控制的纳米动态阈值隧穿场效应双栅器件由独立偏置栅电极6，控制栅电极1，偏置栅介质层4，控制栅介质层5，被控制栅介质层5包围的沟道区，源电极2和漏电极3组成。其中源电极区域称为源区，漏电极区域称为漏区，控制栅电极全包围器件的沟道区，独立偏置栅电极通过衬底金属部分引出。

第一种实施方式中，所述沟道区两端为不同材料的源区和漏区；所述沟道区为低掺杂。

第二种实施方式中，所述沟道区两端为相同材料的源区和漏区；其中：源区为P型重掺杂硅材料，漏区为N型掺杂硅材料，沟道为N型轻掺杂硅材料。

该器件按照现有方法进行制备，制备流程如下：

a)在硅圆片上用氮化硅硬掩模LOCOS隔离；

b)淀积Si3N4/Poly-Si作为硅Fin的硬掩膜；

c)光刻定义硅Fin条并刻蚀；

d)形成70nm厚的SiO2侧墙，

e)在源区和漏区注入砷；

f)去除侧墙后，再光刻定义出沟槽的宽度，也就是器件的栅长；

g)刻蚀最初形成的Si3N4和SiO2，然后刻蚀硅，形成硅Fin体和沟槽；

h)形成Si3N4侧墙后，再继续刻蚀硅，露出Fin沟道底部的硅，本操作的目的是方便做后续的氧化；

i)随后Fin沟道的底部被完全氧化，从而形成了偏处置栅介质层结构；

j)去除Si3N4后，进行20nm的牺牲氧化来改善刻蚀的界面损伤；

k)然后生长4nm的栅氧，光刻刻蚀形成多晶硅栅；

l)标准CMOS工艺完成接触孔、金属电极制备；

m)制成偏置栅控制的纳米隧穿场效应双栅器件。

下面结合具体实施例对本发明作进一步阐述，但本发明并不限于以下实施例。

实施例1：

该动态阈值纳米隧穿场效应双栅器件的结构如图1所示，其中，独立偏置栅电极和控制栅电极材料的功函数设为4.1电子伏；独立偏置栅介质层厚度为15纳米的氧化硅层；控制栅介质层为厚度1.5纳米的氧化硅层；沟道区为硼掺杂浓度1×10¹⁷cm^-3的硅材料，宽度为5纳米，高度为20纳米；源区是磷掺杂浓度为1×10²⁰cm^-3的硅材料；漏区是磷掺杂浓度为5×10¹⁸cm^-3的硅材料；器件的源区和漏区的长度均为30纳米。

对40纳米栅长的动态阈值纳米隧穿场效应双栅器件在独立偏置栅控制和双栅控制下的性能进行比较分析，所得如图2-6所示。

请参阅图2所示，增大独立偏置栅电极的偏置电压会降低控制栅的阈值电压，使器件的开态电流增大，关态电流在经历定值之后增大，变化幅度高于开态电流，器件的亚阈值斜率发生退化。降低独立偏置栅电极的电压至独立偏置栅电极偏置在零偏压乃至负偏压的条件下，可以提高控制栅的阈值电压，在降低开态电流的同时也降低了关态电流至最小值。比如独立偏置栅电极的电压从0.6V降低到0V，器件关态电流降低了3个数量级，开态电流只降低了2倍。而独立偏置栅电极电压继续下降时，关态电流保持最小值不变，阈值电压增大，同时开态电流下降，可用于低功耗电路设计进行驱动电流的调节。

请参阅图3所示，可以更明显地看到，独立偏置栅电压偏置电压从0.8V降低到-2V，控制栅的阈值电压从0.2V提高到0.9V，阈值电压的改变很明显。图中的虚线与阈值电压随独立偏置栅电极电压变化曲线平行，斜率为0.245。这个斜率反映了独立偏置栅电压对阈值电压变化的调节灵敏度，也是独立偏置栅与控制栅电极耦合强度的一个直观体现。理论计算给出的独立偏置栅控制的DT T-FinFET器件的这个斜率为0.15，而与之比较的FinFET双栅器件的这个斜率为0.2。我们提出的独立栅控制的纳米隧穿场效应双栅器件的这个因子高于上述结构，说明独立偏置栅对DT T-FinFET其阈值电压的调节灵敏度更高。由图3可以看出，正的独立偏置栅电压会使器件的开关特性退化，器件的亚阈值斜率很快升高。而降低独立偏置栅电压至负偏压会改善器件的开关特性，使得器件转移曲线起航点的亚阈值斜率保持在55mV/dec以下并持续降低。

请参阅图4所示，独立偏置栅电压从-2V增大到0.8V，开态电流持续增大，共增大超过2个数量级；关态电流先减小后增大，且在-1V至0.2V之间维持在约10^-15A的最小值。因此，器件的开关电流比先增大后减小，且在独立偏置栅电压在-1V至0.2V之间时拥有较为理想的开关特性。

请参阅图5所示，器件独立偏置栅电压从-2V增大到0.8V，最大跨导持续增大，约增大2个数量级；漏致势垒降低效应随着偏置栅电压减小而减小，在偏置栅电压小于0V时趋于约0.2V常值。

请参阅图6所示，动态阈值隧穿场效应双栅器件，也就是DT T-FinFET与常规T-FinFET器件及SOI隧穿器件的电流电压特性进行了比较，其中，为保证对比公平性，与前者相比具有相同的几何结构，前者用绝缘介质材料氧化硅填充对应的偏置栅部分；与后者相比具有相同的导电沟道截面积。从图6可知，三种器件具有相近的关态电流，同时，在工作状态下器件发生较强隧穿时，独立偏置栅的引入使得沟道区中实际上存在两个隧穿区域，在独立偏置栅与控制栅附上面和下面分别发生隧穿产生隧穿电流，因此DT T-FinFET器件的驱动电流为普通T-FinFET大，也大于对应的SOI隧穿器件开态电流。

基于上述结果，DT T-FinFET取得了最大的栅控制能力，得到的器件性能优于普通T-FinFET器件和SOI隧穿器件，在器件尺寸缩小到15纳米及其以下技术节点后有发挥应用的潜力。该器件工作于共栅条件下随沟道长度缩小的器件特性在图7-9中给出。

请参阅图7所示，DT T-FinFET的阈值电压和亚阈值斜率随沟道长度变化发生漂移。阈值电压随器件沟道长度减小而减小，在沟道长度从50纳米缩小到15纳米后阈值电压的漂移量为0.25V；亚阈值斜率随器件沟道长度减小而先减后增，在沟道长度为20纳米以上时均在50mV/dec以内。

请参阅图8所示，DT T-FinFET开态电流随沟道区长度减小而增大，从50纳米到15纳米开态电流增大了超过一个数量级。关态电流在器件沟道长度小于20纳米时有所上升。因此，器件开关电流比随沟道长度减小呈现先增后减的趋势，在20纳米以上均保持较为理想的开关特性。

请参阅图9所示，DT T-FinFET的最大跨导随沟道长度较小而增大，在沟道区长度为15纳米时达到3.3微西门子，漏致势垒降低效应随沟道长度减小而趋于约0.2V常值，漂移量较小。

基于上述结果，综合考虑器件的阈值电压漂移、亚阈值斜率漂移、开关电流比、漏致势垒降低效应以及最大跨导等特性，动态阈值隧穿场效应双栅器件(DT T-FinFET)可以推进沟道长度缩小到20纳米并保持比较理想的器件性能，并有望进一步推进到15纳米及以下。

本发明提供的DT T-FinFET可以提供独立的偏置栅的操作，从而为纳米隧穿器件用于低功耗电路设计提供一种选择方案。同时与对应的普通T-FinFET器件和SOI隧穿器件相比，动态阈值隧穿场效应双栅器件能够在保持相近关态电流的情况下，提供较高的驱动电流，从而提高电流开关比，改善器件开关特性。在一定的器件设计允度要求下，该动态阈值隧穿场效应双栅器件可以将器件栅长缩小到20纳米及以下，并保持比较理想的器件性能。

以上所述的仅是本发明的一些实施方式。对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。