阅读说明：本技术 一种三态门 (Three-state gate ) 是由 沈孙园 于 2019-10-21 设计创作，主要内容包括：本发明公开了一种三态门。一种三态门包括第一PMOS管、第二PMOS管、第一NMOS管和第第二NMOS管。利用本发明提供的三态门可以得到三个稳定的电路输出状态。(The invention discloses a tri-state gate. A tri-state gate comprises a first PMOS tube, a second PMOS tube, a first NMOS tube and a second NMOS tube. The three-state gate provided by the invention can obtain three stable circuit output states.)

一种三态门

技术领域

本发明涉及集成电路技术领域，尤其涉及到一种三态门。

背景技术

为了得到三个稳定的电路输出状态，需要设置性能稳定的三态门。

发明内容

本发明旨在解决现有技术的不足，提供一种三态门。

一种三态门，包括第一PMOS管、第二PMOS管、第一NMOS管和第第二NMOS管：

所述第一PMOS管的栅极接输入端B，漏极接所述第二PMOS管的源极，源极接电源电压VCC；所述第二PMOS管的栅极接输入端A，漏极接所述第一NMOS管的漏极并作为三态门的输出端OUT，源极接所述第一PMOS管的漏极；所述第一NMOS管的栅极接输入端A，漏极接所述第二PMOS管的漏极并作为三态门的输出端OUT，源极接所述第二NMOS管的漏极；所述第二NMOS管的栅极接输入端B，漏极接所送第一NMOS管的源极，源极接地。

当三态门的输入端B为低电平时，输入端A为低电平时，所述第一PMOS管的栅极为低电平，所述第二PMOS管的栅极为低电平，三态门的输出端OUT为高电平；当三态门的输入端B为高电平时，输入端A为低电平时，所述第一PMOS管的栅极为高电平，所述第一NMOS管的栅极为低电平，三态门的输出端OUT为高阻态；当三态门的输入端B为低电平时，输入端A为高电平时，所述第一PMOS管的栅极为高电平，所述第二NMOS管的栅极为低电平，三态门的输出端OUT为高阻态；三态门的输入端B为高电平时，输入端A为高电平时，所述第一NMOS管的栅极为高电平，所述第二NMOS管的栅极为高电平，三态门的输出端OUT为低电平。

附图说明

图1为本发明的三态门的电路图。

具体实施方式

以下结合附图对本发明内容进一步说明。

一种三态门，如图1所示，包括第一PMOS管10、第二PMOS管20、第一NMOS管30和第第二NMOS管40：

所述第一PMOS管10的栅极接输入端B，漏极接所述第二PMOS管20的源极，源极接电源电压VCC；所述第二PMOS管20的栅极接输入端A，漏极接所述第一NMOS管30的漏极并作为三态门的输出端OUT，源极接所述第一PMOS管10的漏极；所述第一NMOS管30的栅极接输入端A，漏极接所述第二PMOS管20的漏极并作为三态门的输出端OUT，源极接所述第二NMOS管40的漏极；所述第二NMOS管40的栅极接输入端B，漏极接所送第一NMOS管30的源极，源极接地。

当三态门的输入端B为低电平时，输入端A为低电平时，所述第一PMOS管10的栅极为低电平，所述第二PMOS管20的栅极为低电平，三态门的输出端OUT为高电平；当三态门的输入端B为高电平时，输入端A为低电平时，所述第一PMOS管10的栅极为高电平，所述第一NMOS管30的栅极为低电平，三态门的输出端OUT为高阻态；当三态门的输入端B为低电平时，输入端A为高电平时，所述第一PMOS管20的栅极为高电平，所述第二NMOS管40的栅极为低电平，三态门的输出端OUT为高阻态；三态门的输入端B为高电平时，输入端A为高电平时，所述第一NMOS管30的栅极为高电平，所述第二NMOS管40的栅极为高电平，三态门的输出端OUT为低电平。

对上述所提供的实施方式的说明，仅是本发明的优选实施方式的说明，对本技术领域的技术人员来说能够根据以上说明进行实现或使用本发明。应当指出，对于本技术领域的技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，任何不超出本发明实质精神范围内的发明创造，应视为本发明的保护范围。