具体实施方式

下面参照所附的附图来详细地描述本公开的实施例，以使本领域技术人员能够容易地实践本发明。然而，如本领域技术人员将从本公开中理解的，可以以各种其它方式来配置、布置和/或实施本发明。因此，本发明不限于本文中所公开的实施例。实施例仅是示例。本发明仅由所附权利要求来限定。此外，下面的描述主要集中于实施例的特征和方面，省略了不必要的描述以阐明本公开的主题。在整个说明书中，对“一个实施例”、“另一实施例”等的引用不一定仅是一个实施例，并且对任何这样的短语的不同引用不一定是同一实施例。当在本文中使用时，术语“实施例”未必指所有实施例。

图1是示出根据本公开的实施例的存储器件100的框图。举例来说，图1示出了用于对存储器件100中的读取数据进行排序的配置。存储器件100可以包括：存储单元阵列110、数据输入和输出(输入/输出)控制电路120、数据排序控制电路130和数据排序电路140。

存储单元阵列110可以包括多个存储单元。在读取操作期间，可以从存储单元阵列110的多个存储单元并行地读取数据。读取数据可以经由全局输入/输出线发送至数据排序电路140。举例来说，可以在每个操作周期将第一数据至第八数据(GIO<0:7>)发送至数据排序电路140。被发送的数据项的数量不限于八个。可以发送任何适当数量的数据项。

数据输入/输出控制电路120可以基于时钟信号CLK、读取命令RD和读取等待时间LATENCY来生成输入控制信号PIN/输出控制信号POUT。当读取命令RD被输入至存储器件100时，可以根据读取操作来生成输出使能信号以控制数据路径上的电路。与读取命令RD相对应的信号可以被延迟与读取等待时间LATENCY一样长的时间，并且被延迟的信号可以被移位，从而可以生成与几个定时(timing)相对应的多个输出使能信号。

数据输入/输出控制电路120可以基于读取命令RD和读取等待时间LATENCY来生成与多个输出使能信号中的任意一个相对应的输入控制信号PIN和输出控制信号POUT。输入控制信号PIN和输出控制信号POUT可以各自与时钟信号CLK同步地生成，并且可以用于控制包括在数据排序电路140中的管道锁存器的输入和输出。

数据排序控制电路130可以基于时钟信号CLK、读取命令RD和种子地址(A<0:2>)来确定数据次序。此外，数据排序控制电路130可以根据确定的次序来生成选择控制信号SEL和第一排序控制信号至第八排序控制信号(ORDER<0:7>)。换言之，数据排序控制电路130可以根据种子地址(A<0:2>)来确定从存储单元阵列110读取的第一数据至第八数据(GIO<0:7>)的突发次序。种子地址(A<0:2>)对应于在读取操作期间与读取命令RD一起施加到存储器件100的列地址。下面参照表1更详细地描述种子地址(A<0:2>)。

数据排序电路140可以包括：数据锁存器142、数据排序组件144和数据输出组件146。数据排序电路140可以响应于控制信号(PIN、POUT、SEL和ORDER<0:7>)而对第一数据至第八数据(GIO<0:7>)进行排序，并输出最终数据DATA。

数据锁存器142可以响应于输入控制信号PIN而储存第一数据至第八数据(GIO<0:7>)。数据锁存器142可以锁存第一数据至第八数据(GIO<0:7>)，并将被锁存的数据作为第一锁存数据LD0至第八锁存数据LD7输出。

数据排序组件144可以响应于选择控制信号SEL和第一排序控制信号至第八排序控制信号(ORDER<0:7>)来对第一锁存数据LD0至第八锁存数据LD7进行排序，并输出经排序的数据作为串行数据DO。数据排序组件144可以响应于选择控制信号SEL而选择第一锁存数据LD0至第八锁存数据LD7，根据由数据排序控制电路130确定的数据次序(即，第一排序控制信号至第八排序控制信号(ORDER<0:7>))来对选中的数据进行排序，并输出串行数据DO。在下面更详细地描述数据排序组件144。

数据输出组件146可以使串行数据DO与输出控制信号POUT同步，并输出最终数据DATA。当读取命令RD被输入至存储器件100时，数据输出组件146可以将应用读取等待时间的最终数据DATA输出至存储器件100的外部。

种子地址(A<0:2>)可以包括在读取操作期间与读取命令RD一起应用于存储器件100的列地址的多个比特位之中的三个最低有效位。存储器件100可以按照根据种子地址(A<0:2>)确定的突发次序来输出数据。参见表1，可以根据种子地址(A<0:2>)来识别从存储器件100输出的数据的突发次序。

[表1]

在这种情况下，经由全局输入/输出线从存储单元阵列110读取的数据(GIO<0:7>)可以分别对应于根据突发次序的数据(BL<0:7>)。换言之，当种子地址(A<0:2>)是(0,0,0)时，经由全局输入/输出线从存储单元阵列110读取的数据(GIO<0:7>)可以被顺序地从存储器件100输出到例如另一个器件。每当种子地址(A<0:2>)改变时，读取数据(GIO<0:7>)可以基于种子地址而以不同的次序从存储器件100输出。表1的条件可以基于存储器件100的规格来预先确定。

随着操作速度的增大，存储器件100可以基于通过对系统时钟信号进行分频而生成的多相时钟信号来输出数据。例如，存储器件100可以使用4相时钟信号，其中相邻的时钟信号具有90度的相位差。在这种情况下，当输入读取命令RD时，可以根据时钟信号的相位来改变通过时钟信号对读取数据进行排序的次序(GIO<0:7>)。因此，如果存储器件100根据时钟信号的相位和种子地址(A<0:2>)而使读取数据(GIO<0:7>)的突发次序的变化最小化，则可以在存储器件100的读取操作中减少电流消耗并增加定时增益。

图2是示出如图1中所示的数据排序控制电路130的框图。数据排序控制电路130可以包括：相位检测器210、次序确定器220、排序控制信号生成器230和选择控制信号生成器240。

根据一个实施例，第一时钟信号至第四时钟信号(CLK<0:3>)可以被用作图1的时钟信号CLK。第一时钟信号至第四时钟信号(CLK<0:3>)可以包括分频信号，其中相邻的信号具有90度相位差，该分频信号是通过对输入至存储器件100的系统时钟信号进行分频来获得。

相位检测器210可以响应于读取命令RD而检测第一时钟信号至第四时钟信号(CLK<0:3>)的相位。相位检测器210可以在输入读取命令RD的时刻处检测第一时钟信号和第三时钟信号(CLK<0>和CLK<2>)的相位，从而可以生成偶数信号EVEN和奇数信号ODD。

相位检测器210可以基于读取命令RD来检测时钟信号的正向相位(forwardphase)或反向相位(reverse phase)。当与第一时钟信号CLK<0>同步地(即，CLK<0>的上升沿)输入读取命令RD时，相位检测器210可以将其检测为具有正向相位并激活偶数信号EVEN。相反地，当与第三时钟信号CLK<2>同步地输入读取命令RD时(即，CLK<2>的上升沿或CLK<0>的下降沿)，相位检测器210可以将其检测为具有反向相位并激活奇数信号ODD。根据本公开的实施例，用于激活偶数信号EVEN和奇数信号ODD的条件可以颠倒或改变。

次序确定器220可以基于种子地址(A<0:2>)的第二地址(A<1>)和由相位检测器210检测出的相位来确定数据次序。次序确定器220可以确定要按照第一次序或第二次序来对数据进行排序，并且可以相应地激活或去激活次序控制信号ORDER。下面参照图3更详细地描述次序确定器220的配置和操作。

排序控制信号生成器230可以通过基于第一时钟信号至第四时钟信号(CLK<0:3>)而移位读取命令RD来生成第一排序控制信号至第八排序控制信号(ORDER<0:7>)。排序控制信号生成器230可以按照根据种子地址(A<0:2>)的第三地址(A<2>)和排序控制信号ORDER的次序输出第一排序控制信号至第八排序控制信号(ORDER<0:7>)。排序控制信号生成器230可以包括多个移位器(未示出)。

排序控制信号生成器230可以通过将从读取命令RD生成的输出使能信号移位与第一时钟信号至第四时钟信号(CLK<0:3>)之中的相邻的时钟信号之间的相位差一样大的相位来生成第一排序控制信号至第四排序控制信号(ORDER<0:3>)。同样，排序控制信号生成器230可以通过将输出使能信号移位与第一时钟信号至第四时钟信号(CLK<0:3>)之中的相邻的时钟信号的相位差一样大的相位来生成第五排序控制信号至第八排序控制信号(ORDER<4:7>)。第一排序控制信号至第四排序控制信号(ORDER<0:3>)和第五排序控制信号至第八排序控制信号(ORDER<4:7>)可以对应于第一至第四数据(GIO<0:3>)和第五数据至第八个数据(GIO<4:7>)。

在这种情况下，排序控制信号生成器230可以根据由次序确定器220确定的第一次序或第二次序来输出第一排序信号至第四排序控制信号(ORDER<0:3>)和第五排序控制信号至第八排序控制信号(ORDER<4:7>)。例如，当次序确定器220确定数据次序是第一次序并且激活次序控制信号ORDER时，排序控制信号生成器230可以按升序(即，按照第一排序控制信号(ORDER<0>)、第二排序控制信号(ORDER<1>)、第三排序控制信号(ORDER<2>)和第四排序控制信号(ORDER<3>)的次序)输出第一排序控制信号至第四排序控制信号(ORDER<0:3>)。同样地，排序控制信号生成器230可以按升序(即，按照第五排序控制信号(ORDER<4>、第六排序控制信号(ORDER<5>)、第七排序控制信号(ORDER<6>)和第八排序控制信号(ORDER<7>)的次序)输出第五排序控制信号至第八排序控制信号(ORDER<4:7>)。

当次序确定器220确定数据次序是第二次序并去激活次序控制信号ORDER时，排序控制信号生成器230可以按照第三排序控制信号(ORDER<2>)、第四排序控制信号(ORDER<3>)、第一排序控制信号(ORDER<0>)和第二排序控制信号(ORDER<1>)的次序输出第一排序控制信号至第四排序控制信号(ORDER<0:3>)。同样地，排序控制信号生成器230可以按照第七排序控制信号(ORDER<6>)、第八排序控制信号(ORDER<7)、第五排序控制信号(ORDER<4>)和第六排序控制信号(ORDER<5>)的次序输出第五排序控制信号至第八排序控制信号(ORDER<4:7>)。

此外，排序控制信号生成器230可以根据种子地址(A<0:2>)的第三个地址(A<2>)来确定第一排序控制信号至第四排序控制信号(ORDER<0:3>)和第五排序控制信号至第八排序控制信号(ORDER<4:7>)(其为第一输出)的次序。当种子地址(A<0:2>)的第三地址(A<2>)处于逻辑低电平(“0”)时，排序控制信号生成器230可以输出第一排序控制信号至第四排序控制信号(ORDER<0:3>)，然后输出第五排序控制信号至第八排序控制信号(ORDER<4:7>)。当种子地址(A<0:2>)的第三地址(A<2>)处于逻辑高电平(“1”)时，排序控制信号生成器230可以输出第五排序控制信号至第八排序控制信号(ORDER<4:7>)，然后输出第一排序控制信号至第四排序控制信号(ORDER<0:3>)。

选择控制信号生成器240可以基于种子地址(A<0:2>)的第一地址(A<0>)来生成选择控制信号SEL。当读取命令RD被输入时，选择控制信号生成器240可以锁存种子地址(A<0:2>)的第一地址(A<0>)并且激活或去激活选择控制信号SEL。

图3是示出如图2中所示的次序确定器220的电路图。次序确定器220可以包括第一与非门NAND1、第二与非门NAND2和异或非(XNOR)门XNOR。

第一与非门NAND1可以接收偶数信号EVEN、复位信号RSTB和第二与非门NAND2的输出信号，并对接收到的信号执行与非运算。在这种情况下，复位信号RSTB可以包括在由次序确定器220进行的复位操作期间被激活为逻辑低电平(“0”)的信号。

第二与非门NAND2可以接收第一与非门NAND1的输出信号和奇数信号ODD，并对接收到的信号执行与非运算。异或非门XNOR可以接收第一与非门NAND1的输出信号和种子地址(A<0:2>)的第二地址(A<1>)，对接收到的信号执行异或非操作，并输出次序控制信号ORDER。

当检测出以相对于时钟信号的正向相位输入读取命令RD时，例如，当与第一时钟信号CLK<0>的上升沿同步地输入读取命令RD时，相位检测器210可以激活偶数信号EVEN并去激活奇数信号ODD。因此，第二与非门NAND2可以输出处于逻辑高电平(“1”)的输出信号，并且第一与非门NAND1可以输出处于逻辑低电平(“0”)的输出信号。

当种子地址(A<0:2>)的第二地址(A<1>)处于逻辑低电平(“0”)时，异或非门XNOR可以激活次序控制信号ORDER，并且次序确定器220可以确定出数据次序是第一次序。当种子地址(A<1:2>)的第二地址(A<1>)处于逻辑高电平(“1”)时，异或非门XNOR可以去激活次序控制信号ORDER，并且次序确定器220可以确定数据次序是第二次序。

相反地，当检测出以时钟信号的反向相位输入读取命令RD时，例如，当在第一时钟信号CLK<0>的下降沿或第三时钟信号CLK<2>的上升沿输入读取命令RD时，相位检测器210可以去激活偶数信号EVEN，而激活奇数信号ODD。因此，第一与非门NAND1可以输出处于逻辑高电平(“1”)的输出信号，并且第二与非门NAND2可以输出处于逻辑低电平(“0”)的输出信号。

当种子地址(A<0:2>)的第二地址(A<1>)处于逻辑低电平(“0”)时，异或非门XNOR可以去激活次序控制信号ORDER，并且次序确定器220可以确定数据次序是第二次序。当种子地址(A<1:2>)的第二地址(A<1>)处于逻辑高电平(“1”)时，异或非门XNOR可以激活次序控制信号ORDER，并且次序确定器220可以确定数据次序是第一次序。

图4是示出如图1中所示的数据排序组件144的电路图。数据排序组件144可以包括数据选择器410和数据发送器420。

数据选择器410可以响应于选择控制信号SEL来选择第一锁存数据LD0至第八锁存数据LD7，并将被选择的锁存数据作为第一选择数据SD0至第八选择数据SD7输出。数据选择器410可以包括第一选择组件MUX1至第八选择组件MUX8。

第一选择组件MUX1至第四选择组件MUX4中的每一个可以接收第一锁存数据LD0至第四锁存数据LD3之中的两个数据项。第一选择组件MUX1至第四选择组件MUX4中的每一个可以选择响应于选择控制信号SEL而输入的两个数据项中的一个，并将选中的数据项作为选择数据(即，分别用于MUX1至MUX4的第一选择数据SD0至第四选择数据SD3)输出。

类似地，第五选择组件MUX5至第八选择组件MUX8中的每一个可以接收第五锁存数据LD4至第八锁存数据LD7之中的两个数据项。第五选择组件MUX5至第八选择组件MUX8中的每一个可以选择响应于选择控制信号SEL而输入的两个数据项中的一个，并将选中的数据项作为选择数据(即，分别用于MUX5至MUX8的第五选择数据SD4至第八选择数据SD7)输出。

参考表1，可以识别出随着种子地址(A<0:2>)的第一地址(A<0>)从逻辑低电平(“0”)切换到逻辑高电平(“1”)，将对第一数据至第四数据(BL<0:3>)和第五数据至第八数据(BL<4:7>)的次序做出改变。第一数据至第八数据(BL<0:7>)可以分别对应于第一锁存数据LD0至第八锁存数据LD7。

换言之，当种子地址(A<0:2>)的第一地址(A<0>)处于逻辑低电平(“0”)时，选择控制信号SEL可以被去激活。第一选择组件MUX1至第八选择组件MUX8可以分别选择第一锁存数据LD0至第八锁存数据LD7，并且输出选中的数据作为第一选择数据SD0至第八选择数据SD7。相反地，随着种子地址(A<0:2>)的第一地址(A<0>)从逻辑低电平(“0”)切换到逻辑高电平(“1”)，选择控制信号SEL可以被激活。当选择控制信号SEL被激活时，第一选择组件MUX1至第四选择组件MUX4可以将第二锁存数据LD1、第三锁存数据LD2、第四锁存数据LD3和第一锁存数据LD0分别作为第一选择数据SD0至第四选择数据SD3输出。第五选择组件MUX5至第八选择组件MUX8可以将第六锁存数据LD5、第七锁存数据LD6、第八锁存数据LD7和第五锁存数据LD4分别作为第五选择数据SD4至第八选择数据SD7输出。

数据发送器420可以响应于第一排序控制信号至第八排序控制信号(ORDER<0:7>)而对第一选择数据SD0至第八选择数据SD7进行排序，并将它们输出为串行数据DO。数据发送器420可以包括第一传输组件421至第八传输组件428。

第一传输组件421至第八传输组件428中的每一个分别可以包括反相器INV和三相反相器3-IV。当在第一排序控制信号至第八排序控制信号(ORDER<0:7>)之中的相应的排序控制信号被激活时，第一传输组件421至第八传输组件428可以将它们的在第一选择数据SD0至第八选择数据SD7之中的相应数据作为串行数据DO输出。

换言之，第一排序控制信号至第八排序控制信号(ORDER<0:7>)可以分别对应于第一选择数据SD0至第八选择数据SD7。数据发送器420可以输出第一选择数据SD至第八选择数据SD7作为串行数据DO，其对应于输入第一排序控制信号至第八排序控制信号(ORDER<0:7>)的次序。

图5是示出根据本公开的实施例的存储器件100的操作的信号波形图。

通过示例，图5示出了读取命令RD以反向相位被输入，并且种子地址(A<0:2>)的第二地址(A<1>)处于逻辑高电平。参考图5，由于其他地址(A<0>和A<2>)具有逻辑低电平，因此可以不考虑由此导致的突发次序的变化。

随着与第三时钟信号(CLK<2>)同步地输入读取命令RD，相位检测器210可以检测反向相位，并且激活奇数信号ODD，同时去激活偶数信号EVEN。此时，由于种子地址(A<0:2>)的第二地址(A<1>)处于逻辑高电平，因此次序确定器220可以激活次序控制信号ORDER。

如上所述，由于种子地址(A<0:2>)的第一地址(A<0>)具有逻辑低电平，因此选择控制信号生成器240可以去激活选择控制信号SEL。数据选择器410可以分别输出第一锁存数据LD0至第八锁存数据LD7(即，第一数据至第八数据(GIO<0:7>))作为第一选择数据SD0至第八选择数据SD7。

由于种子地址(A<0:2>)的第三地址(A<2>)具有逻辑低电平，因此排序控制信号生成器230可以输出第一排序控制信号至第四排序控制信号(ORDER<0:3>)，然后输出第四排序控制信号至第八排序控制信号(ORDER<4:7>)。由于次序控制信号ORDER已经被激活，因此排序控制信号生成器230可以顺序地生成第一排序控制信号至第八排序控制信号(ORDER<0:7>)，如图5所示。数据发送器420可以响应于顺序地输入的第一排序控制信号至第八排序控制信号(ORDER<0:7>)来对第一选择数据SD0至第八选择数据SD7进行顺序地排序，并且数据发送器420可以将它们作为串行数据DO输出。

结果，当基于多相时钟信号来对数据进行排序时，根据检测出的相位来改变数据次序的方案与根据种子地址(A<0:2>)的第二地址(A<1>)来确定数据的突发次序的方案相同。因此，通过反映种子地址(A<0:2>)的次序来确定突发次序并根据检测出的相位对数据进行排序，可能会花费很长时间并且导致不必要的重复操作。

根据本公开的实施例，可以基于第二地址(A<1>)的逻辑电平和检测出的多相时钟信号的相位的组合，同时生成用于对数据进行排序的信号。在图5的图示示例中，尽管已经检测到反向相位，但是因为第二地址(A<1>)具有逻辑高电平，所以可以按次序输出读取数据(GIO<0:7>)。在这种情况下，可以通过省略与条件相对应的重复步骤并组合条件来同时生成第一排序控制信号至第八排序控制信号(ORDER<0:7>)。

在基于多相时钟信号来读取数据和排序数据时，存储器件可以根据种子地址而将数据突发次序的变化最小化。通过根据多相时钟信号的相位和种子地址来组合几种条件，可以立即生成用于对数据进行排序的排序控制信号。这允许跳过与条件相对应的重复步骤，从而增大了定时增益并减少了在存储器件的读取操作中的电流消耗。

尽管已经参照特定实施例描述了本发明，但这仅出于描述的目的，并非旨在限制本发明。对于本领域技术人员将显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行各种改变和修改。因此，本发明包括落入权利要求及其等同方案内的所有变型。