阅读说明：本技术 多鳍片高度集成电路的修改方法 (Method for modifying multi-fin highly integrated circuit ) 是由 林威呈 杨惠婷 曾健庭 袁立本 赖韦安 于 2019-06-27 设计创作，主要内容包括：一种修改多鳍片高度集成电路的方法包含以下的操作：识别集成电路的至少两个含鳍片功能区域；针对一连串鳍片高度中每一鳍片高度产生集成电路的每一含鳍片功能区域的效能曲线；以及决定对于每一效能曲线而言是否存在拐点。方法进一步包含关于以下的操作：选择含鳍片功能区域中每一者的效能特性的值,选定值在含鳍片功能区域中的每一者中具有对应的鳍片高度；修改每一含鳍片功能区域以具有对应于效能特性的选定值的鳍片高度；以及组合经修改的含鳍片功能区域以形成经修改的集成电路。本案通过调整鳍片尺寸修改集成电路的电导参数以降低功耗。(A method of modifying a multi-fin highly integrated circuit comprising the operations of: identifying at least two fin-containing functional regions of an integrated circuit; generating a performance curve for each fin-containing functional region of the integrated circuit for each fin height in a series of fin heights; and determining whether an inflection point exists for each performance curve. The method further comprises operations relating to: selecting a value of the performance characteristic for each of the fin-containing functional regions, the selected value having a corresponding fin height in each of the fin-containing functional regions; modifying each fin-containing functional region to have a fin height corresponding to a selected value of performance characteristics; and combining the modified fin-containing functional regions to form a modified integrated circuit. The scheme modifies the conductance parameter of the integrated circuit by adjusting the size of the fin so as to reduce power consumption.)

多鳍片高度集成电路的修改方法

技术领域

本案是关于一种具有鳍片的集成电路，特别是有关于一种具有多鳍片高度的集成电路。

背景技术

集成电路(IC)制造包含经设计以调节集成电路的功能的步骤。一些用于调节功能的步骤发生在集成电路的设计阶段中。一些步骤发生在集成电路的制造期间。集成电路制造制程的设计阶段涉及将特征布置在集成电路上及在制程中选择集成电路的个别结构特征的参数。集成电路的制造阶段涉及执行在IC制程的设计阶段期间所选择的步骤。

发明内容

本案中的一些实施例是关于一种多鳍片高度集成电路的修改方法，其特征在于，包含以下步骤：识别一集成电路的多个含鳍片功能区域；针对所述多个含鳍片功能区域中每一含鳍片功能区域产生多个效能曲线，其中所述多个效能曲线中每一效能曲线是基于一不同鳍片高度；针对所述多个含鳍片功能区域中的每一者选择一效能特性的一值；修改至少一含鳍片功能区域的鳍片的一鳍片高度，以具有对应于与该效能特性的所选定该值相对应的一鳍片高度的一鳍片高度；以及组合包含该至少一经修改的含鳍片区域的所述多个含鳍片功能区域包含，以形成一经修改的集成电路。

附图说明

当结合附图阅读时得以自以下详细描述最佳地理解本揭示案的态样。应注意，根据工业上的标准实务，各种特征未按比例绘制。实际上，为了论述清楚可任意地增大或减小各种特征的尺寸。

图1为根据一实施例所绘示的半导体装置的方块图；

图2为根据一实施例所绘示的制作集成电路的方法的流程图；

图3为根据一实施例所绘示的集成电路的效能图；

图4为根据一实施例所绘示的集成电路的电导参数的表；

图5为根据一实施例所绘示的集成电路的一组设计区块的效能图；

图6为根据一实施例所绘示的集成电路的一组设计区块的效能图；

图7为根据一实施例所绘示集成电路的一组设计区块的效能图；

图8为根据一实施例所绘示集成电路的一组设计区块的效能图；

图9为根据一实施例所绘示集成电路的一组设计区块的效能图；

图10为根据一实施例所绘示集成电路的效能图；

图11A至图11C为根据一些实施例的在制程期间集成电路栅极结构的横截面图；

图12为根据一实施例所绘示集成电路的方块图；

图13为根据一实施例所绘示电子设计自动化(EDA)系统的方块图；以及

图14根据一实施例的集成电路(IC)制造系统的方块图以及与其相关联的集成电路制造流程。

【符号说明】

为让本案的上述和其他目的、特征、优点与实施例能更明显易懂，所附符号的说明如下：

100：半导体装置

102：电路巨集

104A：标准单元适配的FinFET布置

104B：布置

200：方法

205、210、215、220、225、230：操作

300、500、600、700、800、900、1000：效能图

300A、500A、600A、700A、800A、900A：第一轴

300B、500B、600B、700B、800B、900B：第二轴

202、302、304、306、308、502、504、506、508、510、602、604、606、608、702、704、708、710、712、804、808、810、812、902、1052：效能曲线

202A～202F、302A、302F、304A、304F、306F、308A、308F、502A～502F、504F、506F、508F、510F、602A～602F、604F、608D、608F、702A～702F、704B、704D、704E、802A～802F、804B、804D、804E、902A～902F、904A～904E、1052A～1052F：效能点

400：表

512、612、706/706A：第一趋势线段

514、614、706/706B、806/806B、906/906B：第二趋势线段

518、618：线

704C/705、805/808A：交叉点

806、906：趋势线

1100：集成电路

1104A：岛状物

1104B：岛状物

1106：鳍片

1106A：暴露部分

1107：开口

1108：绝缘材料

1110：开口

1111：阻障线

1112：第一暴露鳍片高度

1113：顶表面

1114：埋入鳍片高度

1116：第一总鳍片高度

1118：第一鳍片宽度

1122：第二暴露鳍片高度

1124：第二总鳍片高度

1126：第二鳍片宽度

1140：鳍片

1142：埋入鳍片部分

1144：暴露鳍片部分

1144a：内部部分

1144b：外部部分

1148A：第一介电材料部分

1148B：第二介电材料部分

1200：集成电路布局

1202：电路主动区域

1204：中央处理单元(CPU)区域

1206：图形处理单元(GPU)

1208：记忆体及/或数据储存单元

1210：信号处理单元

1300：电子设计自动化(EDA)系统

1304：非暂时性计算机可读储存媒体

1306：计算机程序码

1308：总线

1310：I/O接口

1312：网络接口

1314：网络

1400：集成电路(IC)制造系统

1420：设计室

1422：IC设计布局图

1430：遮罩室

1432：数据制备

1444：遮罩制造

1445：遮罩

1450：IC晶圆厂

1452：晶圆制造

1453：半导体晶圆

1460：IC元件

具体实施方式

以下揭示内容提供用于实施所提供标的的不同特征的许多不同实施例或实例。以下描述元件、值、操作、材料、布置等的特定实例以简化本揭示内容。当然，此些仅为实例且并不意欲为限制性的。其他元件、值、操作、材料、布置等为可预期的。举例而言，在如下描述中第一特征在第二特征之上或在第二特征上形成可包含其中第一特征及第二特形成为直接接触的实施例，且亦可包含其中额外特征可在第一特征与第二特征之间形成而使得第一特征与第二特征可不直接接触的实施例。另外，各种实例中的元件符号及/或字母为简化描述。此重复是出于简化及清楚的目的，且其自身并不表示所论述的各种实施例及/或配置之间的关系。

另外，为了描述简单起见，可在本文中使用诸如“在……之下”、“低于”、“下部”、“在……上方”、“上部”以及其类似术语的空间相对术语，以描述如诸图中所图示的一个元件或特征与另一(其他)元件或特征的关系。除了诸图中所描绘的定向以外，此等空间相对术语意欲亦涵盖元件在使用中或操作中的不同定向。装置可以其他方式定向(旋转90度或以其他定向)，且可同样相应地解释本文中所使用的空间相对描述词。

根据集成电路(IC)的效能特性来评估IC操作。在一些实施例中，IC使用者基于IC的效能特性的值来使用及部署集成电路。IC的一个效能特性为集成电路在一IC工作电压下的功耗。IC的另一效能特性为IC在一工作电压下的处理器速度。集成电路在较高工作电压下比在较低工作电压下消耗较多功率且具有更快的总体处理器速度。

IC的效能是通过使用效能图来评估。效能图包含一或多个反映IC的模型化及/或量测的效能特性或操作结果的效能曲线。单个效能曲线反映了在集成电路操作结果中的的一个变化，因为仅修改了一个贡献要素。在一些情形下，贡献要素为一个操作参数设定点。在一些情形下，操作参数设定点为集成电路的工作电压。在一些情形下，操作参数设定点为冷却速率，但是在本揭示案的范畴内亦可设想其他操作参数设定点。在一些情形下，贡献要素为集成电路的结构性质。在一些实施例中，结构性质与集成电路内的电阻有关。在一些实施例中，结构性质与集成电路中的材料的组成有关。在一些实施例中，结构性质与集成电路的特征的尺寸有关。在一些情形下，特征的尺寸涉及通道尺寸及/或栅电极尺寸。经改变以产生集成电路的效能图的贡献要素的其他非限制性实例包含掺杂浓度、布植能量、布植轮廓、基板材料的类型、通道材料的类型、IC互连处的接口组成，以及半导体单元的元件尺寸是与IC效能有关的其他类型的结构要素。具有不同设计、尺寸、掺杂特性及/或其他物理性质的集成电路具有不同的效能曲线。

图1为根据一实施例所绘示的半导体装置100的方块图。在图1中，半导体装置100包含(除了其他以外)电路巨集(后文中称为巨集)102。在一些实例中，巨集102为晶体管巨集。在一些实施例中，巨集102为非晶体管巨集的巨集。在一些实施例中，巨集102为互连结构巨集。巨集102包含(除了其他以外)一或多个标准单元适配的FinFET布置104A。在一些实施例中，巨集102包含在集成电路的同一层级上的多个互连导线。在一些实施例中，巨集102包含(除了其他以外)一或多个布置104A及一或多个布置104B。在包含一或多个布置104A及一或多个布置104B的一些实施例中，布置104A与布置104B不同。

集成电路包含用以以执行预定电路功能的单元或电路组件组。此集成电路功能的实例包含接收信号、发送信号、IC的组件与其他IC上的组件之间的通讯、储存数据、执行计算以及管理IC功能(记忆体控制器、IC时序电路部件，等等)。在集成电路制程之前可将电路部件组预先配置为在集成电路布局制程中布置的标准单元。标准单元使用电路设计的预定区块或标准单元来促成简化电路效能模拟。标准单元库的一些实施例单纯包含数字电路组件。标准单元库的一些实施例单纯包含模拟电路组件。一些标准单元库包含数字与模拟电路组件的混合，其用以在单个集成电路中一起工作。

集成电路制造包含使用单元库中的标准单元来简化集成电路的设计过程。在一些实施例中，使用单元库中的标准单元的简化设计过程限制了制造商最大化集成电路的电路组件密度的能力。标准单元具有第一方向上的标准单元长度及在第二方向(不同于第一方向)上的标准单元宽度，使得相邻单元的单元边界对齐。在一些实施例中，集成电路含有将电路的一个层级上的单元与集成电路的其他单元连接的导线。在一些实施例中，第二方向垂直于第一方向。集成电路互连结构的导线是沿第一方向、第二方向或不同于第一方向及第二方向的第三方向定向。集成电路的一些单元含有互连导线的阵列。在一些实施例中，导线定位在导线阵列中规则间隔的位置处。在一些实施例中，具有导线阵列的单元完全由导线填充(例如，导线阵列的每个位置具有位于其上的导线)。在一些实施例中，导线阵列不被完全地填充(例如，导线阵列的一或多个位置无导线)。在集成电路的布局中集成电路的导线阵列或个别导线中的导线的宽度被调整，以产生预配置布局，其具有可预测且一致的效能以及与集成电路的其他部分的已知干扰位准。集成电路设计旨在减少干扰，并将电路组件的效能维持在所需参数内。为了将单元的效能特性保持在已完成电路中的预期范围内，导线阵列的一些导线被放宽(例如，加宽或展开)，以减少制程中电路破坏缺陷的可能性。

在一些实施例中，可根据子集合中的晶体管的功能及/或结构因素来识别集成电路的作为高度调整候选的晶体管子集。在一些实施例中，高度调整的量与晶体管的功能及/或子集中的晶体管的结构因素有关。在一些实施例中，IC中的单元的最快切换速度与单元的功能有关，此些单元诸如：系统单晶片(SoC)元件、中央处理(CPU)组件，及/或图形处理单元(GPU)组件，或与产生图形输出相关联的其他组件。不同类型的电路组件中的FinFET的切换速度为鳍片高度及鳍片(除了其他电路设计组件以外)的数目的函数。在一些实施例中，对于高鳍片高度而言系统单晶片(SoC)的鳍片具有最高切换速度。在一些实施例中，对于鳍片高度范围中的中等鳍片高度而言CPU的鳍片具有最快切换速度。在一些实施例中，对于SOC组件与CPU组件的鳍片高度之间的鳍片高度而言，GPU组件具有最快切换速度。根据一些实施例，集成电路的鳍片高度范围为自约5纳米(nm)至约100纳米(nm)。在分区集成电路的非限制性实例中，集成电路的单元被划分为包含中央处理单元(CPU)的单元的第一组单元集合、包含IC的整合式图形处理单元(GPU)的第二单元集合，以及包含调节IC效能的系统单晶片(SoC)的第三单元集合。在一些实施例中，集成电路的含鳍片功能区域(或，含鳍片区域、主动区域或设计区块)被包含在单个基板上。在一些实施例中，集成电路的含鳍片功能区域形成在分别的基板上，并通过，例如，将电路部分层迭在一起并使电路部分与以金属或其他导电材料填充的穿过基板的通孔电连接，而将集成电路的含鳍片功能区域组合成三维集成电路。在一些实施例中,根据电路部分中每一者上的功能区域的一功能来布置三维集成电路的电路部分，此些功能区域诸如一个电路部分上的记忆体或储存器、第二部分上的图形/再现部分，以及第三部分上的逻辑函数。

在一些实施例中，根据集成电路的FinFET的鳍片的数目来划分集成电路的单元。在分区集成电路的非限制性实例中，第一单元集合具有带有单个鳍片的FinFET(例如，高效能单元)，第二单元集合具有中等数目个鳍片(例如，具有2至3个鳍片的FinFET)，且第三单元集合具有更大数目个鳍片(例如，具有至少三个鳍片的FinFET)。在将单元或晶体管划分为子集的其他非限制性实例中，基于单元功能将晶体管及/或单元指派至子集中。指派单元不仅仅基于单元中的鳍片的数目：基于预期的单元切换速度规格及/或另一标准，具有第一数目个鳍片的一些单元在第一集合中，且具有相同数目个鳍片的一些单元在第二集合中。用于将单元分配成组的一些标准包含单元功能、单元速度规格、制造集成电路时单元在基板上的位置，等等。在一些实施例中，具有不同数目个鳍片的单元或具有不同切换速度规格的相同数目个鳍片被分配至同一鳍片组中，以评估鳍片高度定制对总体集成电路效能的影响。在一些实施例中，增加鳍片的数目以便评估集成电路的效能。在一些实施例中，减少鳍片的数目以便评估集成电路的效能。

图2根据一些实施例的制作集成电路的方法200的流程图。电导参数为集成电路的特征，其影响或调节流经集成电路的单元的电流量。FinFET的电导参数至少包含鳍片高度、鳍片宽度、鳍片横截面及集成电路的单元中的鳍片的数目。FinFET的每一电导参数具有一定范围的值。当集成电路含有具有电导参数的此些值中的一者的单元或FinFET时，集成电路的效能特性(例如，切换速度，或功耗)不同于具有不同电导参数值的集成电路的效能特性。在电路设计过程中评估电导参数的值以在集成电路的制程中选择电导参数的最终值。

方法200包含步骤205，其中选择集成电路的设计区块的电导参数的初始值用于评估集成电路的效能。电导参数的初始值选自电导参数的一定范围的值。在一些实施例中，电导参数为集成电路的单元中的鳍片的数目。在一些实施例中，电导参数为集成电路单元中的鳍片的掺杂区域的高度。在一些实施例中，电导参数为集成电路的单元集合中的鳍片的宽度。在一些实施例中，电导参数为鳍片的横截面(例如，鳍片高度与鳍片宽度两者的组合)。根据一些实施例，电导参数的初始值为在集成电路的设计过程期间集成电路的电导参数值范围中的电导参数的最大值。

方法200包含步骤210，其中在集成电路的SPICE/RC模式下，对集成电路的效能模型化以得出集成电路的功率曲线或效能曲线。在一些实施例中，基于设计区块，在设计区块上评估集成电路的效能。在一些实施例中，逐个单元地评估集成电路的效能。在一些实施例中，通过组合集成电路的个别设计区块或单元(或设计区块组或单元组)的效能来决定整个集成电路的效能曲线。

方法200包含步骤215，其中进行关于是否已在集成电路的SPICE/RC模型化中评估了电导参数的每一值的判定。当通过SPICE/RC模型化已评估了小于全部范围的电导参数时，方法继续至步骤220。当通过SPICE/RC模型化已评估了全部范围的电导参数时，方法继续至步骤225。

方法200包含步骤220，其中修改集成电路的SPICE/RC模型以得到与电导参数的初始值不同的电导参数的值。当电导参数的不同值被包含在电导参数的经修改值中时，方法继续至步骤210。

方法200包含步骤230，其中，针对集成电路的每一设计区块，评估效能曲线，以便识别电导参数的值以及在集成电路的SPICE/RC模型中具有所需效能特性的集成电路的工作电压的值。在一些实施例中，所需效能特性为最低功耗。在一些实施例中，在不使集成电路的工作电压减少至低于临限值的情况下选择最低功耗。在一些实施例中，工作电压的临限值是一集成电路工作电压，其对应不同集合的单元或设计区块的工作电压的最低功耗值。在一些实施例中，基于方法200通过针对集成电路的不同设计区块或单元选择不同的电导参数值来改良集成电路的总体效能。

方法200包含步骤235，其中，使用为集成电路选择的电导参数，根据在集成电路中产生为集成电路选择的电导参数的制程及操作来制造集成电路。

图3为根据一实施例所绘示集成电路的效能图300。效能图300具有表示集成电路301的时钟速度的第一轴300A，及表示集成电路301的功耗的第二轴300B。效能图300包含表示在集成电路301的工作电压的设定点处整个集成电路或集成电路的单元子集的功耗及切换效能的效能点。效能曲线为表示在集成电路的工作电压设定点范围内整个集成电路或集成电路的单元子集的功耗/切换效能的一组效能点。

效能曲线302为集成电路301的所有单元的效能曲线。效能曲线304为第一单元子集的效能曲线，效能曲线306为第二单元子集的效能曲线，且308为集成电路的第三单元子集的效能曲线。在效能图300上，效能曲线304、306及308相对于效能曲线302的不同位置指示三个单元子集的切换速度或时钟速度在一定范围的工作电压下是不同的。效能点304A、306A及308A指示在最大工作电压下，第一单元子集(参见效能点304A)中的晶体管具有与第二单元子集(参见效能点306A)中的晶体管大致相当的时钟速度，但比第二单元子集中的晶体管消耗更多功率。另外，第三单元子集(参见效能点308A)中的晶体管比第一及第二单元子集中的晶体管消耗更少功率，但具有通常比第一单元子集及第二单元子集两者中的晶体管慢的时钟速度。

对于第一、第二及第三单元子集中的每一者而言集成电路特性是不同的。根据一些实施例，集成电路特性为子组的单元中的晶体管的鳍片的数目。在一些实施例中，集成电路特性为子组的单元的功能区块类型(例如，中央处理单元(CPU)、图形处理单元(GPU)、系统单晶片(SoC)，等等)。在一些实施例中，集成电路特性为子组中的单元的IP区块。在图3中，产生效能曲线304、306及308的三个单元子集的鳍片具有相同鳍片高度。在效能图300中，不同的效能曲线304、306及308反映出与集成电路的单元子集中每一者的单元中的鳍片的不同数目相关联的差别。在非限制性实施例中，第三单元子集中的单元的晶体管具有第一(最低)数目个鳍片，第一单元子集中的单元的晶体管具有第三(最大)数目个鳍片，且第二单元子集中的晶体管具有第二数目个鳍片，其中第二数目大于第一数目并小于鳍片的第三数目。在非限制性实施例中，第一单元子集中的单元含有用于中央处理单元(CPU)的晶体管，第二单元子集中的单元含有用于图形处理单元(GPU)的晶体管，且第三单元子集中的单元含有用于诸如记忆体管理的电路控制功能的晶体管。效能曲线302为集成电路301的包含第一单元子集、第二单元子集及第三单元子集的所有单元子集的效能曲线的组合。

在一些实施例中，集成电路中的单元的载流容量(“承载能力”)与鳍片高度及单元中的晶体管的鳍片数目有关。通过调整鳍片的尺寸，亦调整了鳍片的载流容量。举例而言，减小晶体管的鳍片高度减小了晶体管的载流容量。因此，通过减小集成电路中许多鳍片的尺寸，变更了单元子集的效能曲线，且亦在较小程度上变更了整个集成电路的效能曲线。对变更单元子集的效能曲线的描述在图3的描述中示出。当通过调整其中一些或全部晶体管鳍片的鳍片尺寸来修改整个集成电路的效能曲线时，集成电路的切换效能维持在至少与无鳍片尺寸调整相对应的位准，但具有更低功耗。

图3为根据一实施例所绘示集成电路的效能图300。效能图300包含效能曲线302，效能曲线302包含效能点302A至302F。效能图300的第一轴300A表示针对工作电压设定点的集成电路的经量测或经模拟的时钟速度或切换速度。效能图300的第二轴300B表示针对工作电压设定点的集成电路的经量测或经模拟的功耗。效能点(或评估点)位在效能图上的一座标，其对应于第一轴300A上的集成电路的单元集合的切换速度，以及第二轴300B上的单元集合的功耗。对于单个效能曲线而言，无论是集成电路的单元子集或是集成电路的整个单元集合，不同效能点(或评估点，当效能被模型化时)对应于集成电路的不同工作电压下的功率/效能量测/模拟。

对于集成电路的工作电压范围而言，效能曲线302的效能点302A至302F反映出整个集成电路的不同操作结果(功耗对切换速度)。效能曲线304、306及308表示集成电路的单元子集或设计区块的操作结果(功耗对比切换速度)。效能曲线304表示集成电路的第一单元子集的一组操作结果，与第二单元子集(其中操作结果由效能曲线306表示)以及第三单元子集(其中操作结果由效能曲线308表示)相比具有高功耗。效能曲线304包含效能点304A至304F，效能曲线306包含效能点306A至306F，且效能曲线308包含效能点308A至308F。效能点识别字末尾的相同字母指示基于集成电路的工作电压的相同值获得效能点或操作结果。在一些实施例中，在制程之后使用电子测试设备来量测效能点。在一些实施例中，在集成电路的模型化环境下(诸如，SPICE/RC模型化环境)计算效能点。效能曲线304、306及308揭露出集成电路的单元子集或设计区块具有不同的功耗特性及切换速度特性。虽然有时通过在整个集成电路上类似地修改电导参数来实现集成电路效能的改良，但在一些实施例中，集成电路的单元子集或设计区块的效能是零散地实现的。通过对不同子集中的鳍片设计或形状执行不同修改来实现集成电路设计的零散修改，以独立地改良集成电路的每个单元子集。

在一些实施例中，通过调整鳍片尺寸(鳍片高度、鳍片宽度或鳍片横截面)来修改集成电路的第一单元子集或设计区块的操作结果或效能特性，且通过调整鳍片尺寸(鳍片高度、鳍片宽度或鳍片横截面)亦可修改集成电路的第二单元子集的操作结果。在一些实施例中，通过调整鳍片尺寸(鳍片高度、鳍片宽度或鳍片横截面)来修改集成电路的第一单元子集或设计区块的操作结果或效能特性，且通过修改集成电路的单元或设计区块中鳍片的数目来调整集成电路的第二单元子集的操作结果。图4根据本揭示案的一些实施例的集成电路的电导参数的表400。根据一些实施例，在集成电路的不同单元子集或设计区块中独立地修改表4中所示的电导参数，以便修改集成电路的功耗。根据一些实施例，通过同时(例如，在集成电路的SPICE/RC模型化过程期间)修改集成电路的一个以上的电导参数来调整集成电路的一个单元子集的效能及/或功耗，以进一步评估电导参数调整对集成电路功耗或效能的组合性影响。

降低集成电路的功耗有助于增大可携式计算装置的电池寿命，或降低非可携式装置的功耗(以及由功耗所产生的废热)。降低废热产生降低了具有大量伺服器或处理器进行计算工作的冷却设施的成本。可携式计算装置的电池使用寿命的增加减小了对装置再充电以执行预期装置功能的频率。在一些实施例中，通过被测试的IC的击穿特性来判定最大工作电压设定点。在一些实施例中，电压设定点高达20V。在非限制性实施例中，电压设定点低至1V。通过重复形成第二贡献要素的离散值的单个效能曲线的过程来产生一连串效能曲线。

在效能图300上，将多个效能曲线上的效能点分组以形成反映IC的操作结果的偏移的趋势线。拐点为两条趋势线之间的交叉，其根据用于定义轴的效能参数以及用于产生效能图的电导参数来反映IC的“最佳”操作结果。效能曲线的拐点反映出效能曲线上的点，在此点处集成电路的单元子集(或整个电路)变得对修改电路更敏感。

图5根据一些实施例的集成电路301的效能图500，其反映出在电导参数值的一定范围上对集成电路的单元子集的单个电导参数的修改。第一轴500A对应于集成电路的单元子集的切换速度或效能的值。第二轴500B对应于集成电路的单元子集的功耗的值。效能曲线502、504、506、508及510对应于针对不同电导参数值的集成电路的单元子集的所量测(在制造集成电路之后)或所计算(在SPICE/RC模型中)行为。如上所述，电导参数包含至少鳍片高度、鳍片宽度及鳍片横截面(鳍片高度与宽度的组合)。效能点识别符以字母结尾。此字母对应于用于效能点的量测或计算的集成电路的工作电压的值。使用同一工作电压来量测或计算具有同一结尾字母的效能点。第一趋势线段512对应于针对工作电压的单个值而言的电导参数的值，其对功耗及效能两者都是正向敏感的(例如，功耗降低，且效能不降低)。第二趋势线段514对应于针对工作电压的同一单个值而言的电导参数的值，其具有功耗对电导参数值的变化的正向敏感性，但具有效能或切换速度对电导参数的改变的负向敏感性。线518指示电导参数的值以及工作电压设定点，工作电压设定点导致集成电路的单元子集的峰值效能。

图6根据一些实施例的集成电路301(未图示)的效能图600，反映出在电导参数值的一定范围上对集成电路的单元子集的单个电导参数的修改。第一轴600A对应于集成电路的单元子集的切换速度或效能的值。第二轴600B对应于集成电路的单元子集的功耗的值。效能曲线602、604、606及608对应于针对电导参数的不同值集成电路的单元子集的所量测(在制造集成电路之后)或所计算(在SPICE/RC模型中)行为。如上所述，电导参数至少包含集成电路的单元子集中的鳍片的数目。效能点识别符以字母结尾。字母对应于用于效能点的量测或计算的集成电路的工作电压的值。使用同一工作电压来量测或计算具有同一结尾字母的效能点。第一趋势线段612对应于针对工作电压的单个值而言的电导参数的值，此电导参数对功耗及效能两者都是正向敏感的(例如，功耗降低，且效能不降低)。第二趋势线段614对应于针对工作电压的同一单个值而言的电导参数的值，其具有功耗对电导参数值的变化的正向敏感性，但具有效能或切换速度对电导参数的改变的负向敏感性。线618指示电导参数的值以及工作电压设定点，工作电压设定点导致集成电路的单元子集的峰值效能。

通常，集成电路制程在整个集成电路上均匀地修改电导参数。然而，当集成电路中的所有类似类型的鳍片(例如，所有NFET鳍片，或所有PFET鳍片)具有共同电导参数值时，并非集成电路中的所有晶体管皆以峰值效率或最大切换速度运行。一些晶体管消耗比整个集成电路上的平均值多的功率，且一些开关比集成电路的平均切换速度慢。通过定制集成电路中的一些晶体管的电导参数(例如，鳍片高度、鳍片宽度、鳍片横截面、鳍片数目等)的值，调整集成电路中的不同主动区域集合的功耗及切换速度，以减少总功耗及/或增大集成电路的总体切换速度。

如本文中所论述，术语“鳍片高度”用以指示作为集成电路的设计区块或单元电导参数之一的鳍片维度。术语鳍片高度调整及维度调整意欲可互换使用，且用以指作为集成电路的电导参数调整的一种形式的调整鳍片高度、鳍片宽度及/或鳍片高度与宽度两者的方法。在以下所论述的一些实施例中，调整鳍片高度。在一些实施例中，调整鳍片宽度。在一些实施例中，调整鳍片高度与鳍片宽度两者。在一些实施例中，在集成电路的一个区域中调整鳍片高度，且在集成电路的另一区域中调整鳍片宽度。通过基于(例如)单元功能、晶体管速度及/或鳍片数目将集成电路的鳍片划分为子集或类别，以及独立地调整集成电路的子集或区域中的鳍片的电导参数，制程缩小了集成电路中晶体管切换速度的分布，增大了IC的总体切换速度，并通过使低功率效率的晶体管的子集更加节能而无需显著修改晶体管的子集的时钟速度来减少IC的功耗。

在一些实施例中，具有低效能目标的单元中的晶体管选自高鳍片数目的单元库，具有高效能(例如，高切换速度)目标的单元中的晶体管在IC设计阶段期间选自低鳍片数目的单元库。出于本揭示案的目的，术语“单元”用以指在制造期间形成于集成电路基板上的“单元区域”或离散组件。单元具有分隔单元或组件的边界，例如，使一个组件与另一组件电隔离以防止组件干扰相邻组件的效能。集成电路的电路部件的鳍片数目范围为自一个鳍片至约8个鳍片。电路部件中的鳍片数目是从中选择集成电路的单元的单元库的函数、电路部件中的鳍片数目是集成电路中的电路部件的函数、及/或是集成电路中的电路部件的效能规范的函数。

在集成电路的一或多个单元子集上执行电导参数调整，以修改集成电路的实际的或模型化的效能。在一些实施例中，电导参数调整包含鳍片高度调整。在一些实施例中，电导参数调整包含鳍片宽度调整(例如，鳍片修整)。在一些实施例中，调整鳍片横截面(鳍片高度与鳍片宽度两者)以修改集成电路的效能。

在集成电路中，集成电路的单元中的鳍片的数目与集成电路的效能或集成电路的子系统紧密相关。因此，当集成电路的区块或IC中的单元的阵列具有“高速”效能目标时，区块的单元选自低鳍片数目的单元库。相反，当IC的区块具有“低”效能目标时，区块的单元选自高鳍片数目的单元库。具有低鳍片数目的单元倾向于比具有较大鳍片数目的单元快地切换。然而，传统上，集成电路中的鳍片具有单一鳍片高度，尽管集成电路的单元是取自不同单元库中的设计。然而，在与来自低效能库的鳍片相同的鳍片高度的情况下，高效能鳍片的效能或切换速度未必是最快的。虽然通过集成电路的具有单一鳍片高度的鳍片来测量集成电路效能，但当具有不同功能的单元或具有不同鳍片数目的单元具有不同高度时，总体电路效能得以改善。在一些实施例中，在维持或改良IC中的单元集合中的单元的效能的同时，减少了功耗。在一些实施例中，在总体IC效能提高的同时，IC的整体功耗保持相同。

图7集成电路301的第一单元子集的电导参数调整的结果的效能图700。在图7中将效能曲线304重现为效能曲线702。第一轴700A表示集成电路301中的第一单元子集的效能或时钟速度。第二轴700B表示集成电路301中的第一单元子集的功耗。效能曲线704中的效能点在效能曲线702中以具有相同结尾字母的效能点表示。效能曲线708、710及712表示集成电路301的操作结果，其中第一单元子集含有具有集成电路的不同电导参数值的晶体管。在一些情形下，电导参数调整包含修改鳍片高度。在一些情形下，电导参数调整包含修改鳍片宽度。在一些实施例中，电导参数调整包含修改鳍片横截面(例如，鳍片高度与鳍片宽度两者)。在一些实施例中，电导参数调整包含修改集成电路中的第一单元子集的单元中的鳍片的数目。

趋势线706包含第一趋势线段706A及第二趋势线段706B。第一趋势线段706A及第二趋势线段706B在交叉点705处相遇，与效能点710A一致。效能点708A是在集成电路的最大工作电压设定点处的操作结果，工作电压设定点对于效能点704A、710A及712A是共同的。第一趋势线段706A示出在最大工作电压设定点处，当第一单元子集合的鳍片的鳍片尺寸改变时，集成电路中的第一单元子集的时钟速度增大，伴随着功耗降低。换言之，对于导致效能曲线702、704及708的电导参数值而言，集成电路的第一单元子集的功耗受到正向影响(例如，功耗降低)，同时集成电路的第一单元子集的切换效能亦受到正向影响(效能提高)。以拐点705开始，第二趋势线段706B示出(针对最大工作电压设定点)，当对于电导参数的其他值而言集成电路的功耗继续降低(对应于效能曲线710及712)时，集成电路的第一单元子集的效能亦降低。因此，集成电路的使用者或制造商可能会选择具有与效能曲线710的电导参数相对应的电导参数的集成电路，以便达成对于集成电路的工作电压而言集成电路的第一单元子集的功耗与效能的最佳组合。

图8效能曲线802、808、810及812以及趋势线806的效能图800，趋势线806包含第一趋势线段806A及第二趋势线段806B。效能图800为根据一些实施例的图，其为相对于第一轴800A绘制的效能及相对于第二轴800B绘制的功耗如何针对不同的工作电压设定点及电导参数的不同值而变化。所绘制的效能为在电导参数调整过程期间集成电路301的第二单元子集或设计区块的效能。集成电路301的主动区域的第二子集的效能曲线306在图8中重现为效能曲线802。效能曲线306中的效能点在效能曲线802中以具有相同结尾字母的效能点表示。具有类似名称及功能的图8的其他部件如图7中所示，其数字增加100。在一些实施例中，经修改以产生图8的效能曲线的电导参数是与经修改以产生图7的效能曲线的电导参数相同的电导参数。在一些实施例中，经修改以产生图8的效能曲线的电导参数是与经修改以产生图7的效能曲线的电导参数不同的电导参数。

效能图800包含趋势线806，趋势线806具有第一趋势线段806A及第二趋势线段806B。第一趋势线段806A及第二趋势线段806B在交叉点805处相遇，对应于效能点808A。第一趋势线段806A包含效能/时钟速度对电导参数的变化不敏感而功耗对电导参数的变化敏感的效能点，其中该电导参数经修改以产生效能曲线802及804。与图7一样，效能曲线上的最高效能与用以评估集成电路的行为的最大工作电压设定点相关联。第二趋势线段806B与效能及功耗两者的降低相关联，第二趋势线段806B用于对交叉点805以外的电导参数的值进行进一步修改。拐点805对应于鳍片高度及工作电压设定点，此工作电压设定点表明在处理速度亦减少之前最快处理速度及最低功耗，同时决定集成电路主动区域的第二集合的所需鳍片高度。

图9为效能曲线902及效能点904A至904E的效能图900。效能图900包含趋势线906，趋势线906包含第一趋势线段906A及第二趋势线段906B。效能图900为根据集成电路301的主动区域的第三集合的一些实施例(如上所述)的图，其为相对于第一轴900A绘制的效能及相对于第二轴900B绘制的功耗如何针对不同的工作电压设定点及鳍片高度而变化。上文的图3中的效能曲线302在图9上重现为效能曲线902。效能曲线902的效能点902A是在工作电压设定点的集合的最大工作电压设定点处。效能点902F在工作电压设定点的集合的最小工作电压设定点处。在对应于效能点902A的设定点的最大工作电压设定点处评估每一效能点904A至904E。效能点904A至904E中的每一不同点对应于在集成电路301的主动区域的愈来愈短/被修改的鳍片高度处的集成电路效能量测。

趋势线906不具有拐点(或，根据一些解释，具有不明确定义的拐点)，其中具有正斜率的第一趋势线段906A过渡至第二趋势线段。然而，趋势线906拥有同样具有正斜率的第二趋势线段906B，与先前所述的第二趋势线段706B及806B不同。因此，随着对电导参数的每次修改，由效能曲线902表示的单元子集的切换速度及功耗皆降低。切换速度及功耗两者皆对由效能曲线902表示的单元子集中的电导参数的修改敏感。因此，具有最快时钟速度的趋势线904的效能点为具有最大鳍片高度的效能点，效能点902A/904A。在集成电路主动区域的第三子集中，鳍片高度或鳍片尺寸的减小对应于效能/时钟速度及主动区域的功耗两者的降低。因此，最高计算效率的点为趋势线906的终点：效能点902A。

图10为一集成电路1051(未示出)的效能图1050。集成电路1051为在布局上类似于集成电路301的描述但是已经历了以上在方法200中所描述的修改以后的集成电路。如上所述，集成电路301为其中给定类型的所有标准单元皆具有类似电导的集成电路。效能图1000包含如上所述的效能曲线202。效能图1000示出了当(关于布局的某些部分)及所有鳍片具有相同电导特性时对于整个集成电路而言的效能差异。效能图1050包含效能曲线1052，其反映出在执行如本文所述的用于集成电路中的至少一个单元子集的鳍片尺寸调整过程之后的IC的操作结果。效能点1052A对应于集成电路1051在类似于产生效能点202A的工作电压设定点的工作电压设定点的效能。类似地，效能点1052F对应于集成电路1051在类似于工作电压的工作电压设定点的效能，且效能点202A对应于集成电路1051在最大工作电压设定点的操作结果。类似地，效能点202F及1052F对应于在最小工作电压设定点的操作结果。相对于效能曲线202，效能曲线1052在效能图1050上位置的改变反映出在执行了鳍片尺寸调整以后集成电路301的计算效率的提高。详言之，效能曲线1052的每一效能点具有相比效能曲线202的对应效能点已降低的功耗。另外，效能曲线1052中的效能点的时钟速度高于效能曲线202上的对应效能点。因此，对于效能曲线1052的每一效能点而言，当在类似的工作电压设定点下操作时，集成电路1051表现出比集成电路301更高的计算效率。

图11A至图11C为根据一实施例所绘示集成电路1100的横截面图。

在图11A，半导体材料的两个岛状物1104A/1104B在基板1102上。岛状物1104A/1104B以鳍片1106为顶，鳍片1106具有暴露部分1106A及埋入部分1106B。岛状物1104A/1104B通过阻障线1111(亦称作切多边线)彼此分离开，阻障线1111为蚀刻至岛状物1104A/1104B的半导体材料中并填充有介电材料以防止一个岛状物1104A上的鳍片与另一岛状物1104B的鳍片电耦接的深沟槽。鳍片1106通过绝缘材料1108彼此分离开，且鳍片1106的埋入部分1106B对应于鳍片材料的被绝缘材料1108及/或阻障线1111中的至少一者环绕的部分。绝缘材料1108沉积在鳍片1106之间的开口1107中。在单独步骤中，阻障线1111的介电材料沉积在集成电路的岛状物1104A/1104B之间的开口1110中。阻障线1111的介电材料与鳍片1106之间的绝缘材料1108的顶表面1113用以决定第一暴露鳍片高度1112及埋入鳍片高度1114，其中第一暴露鳍片高度1112及埋入鳍片高度1114组合以形成第一总鳍片高度1116。通过使用化学蚀刻或电浆蚀刻制程使已沉积的介电材料及/或绝缘材料凹陷至低于鳍片的顶部而形成顶表面1113。在鳍片修整之前，鳍片具有第一鳍片宽度1118。

图11B为岛状物1104A/1104B的横截面图，其中遮罩材料1120的图案化层沉积在岛状物1104B上，留下岛状物1104A被暴露用于鳍片修整制程。

图11C为在制造期间在将遮罩层施加在鳍片之上以后岛状物1104A的部分1130的横截面图。鳍片1140具有埋入鳍片部分1142及暴露鳍片部分1144。埋入鳍片部分1142在埋入鳍片部分1142的任一侧上具有第一介电材料部分1148A及第二介电材料部分1148B。暴露鳍片部分1144具有内部部分1144a，内部部分1144a在鳍片修整制程之后被保留。通过鳍片修整制程移除外部部分1144b。埋入鳍片部分1114以及第一介电材料1148A及第二介电材料1148B具有自第二介电材料1148A/B的顶部延伸至埋入鳍片部分1142的底部的第一尺寸1114。在鳍片修整制程之前，暴露鳍片部分1144具有第一暴露鳍片高度1112，且鳍片1140具有第一总鳍片高度1116。在鳍片修整制程之后，鳍片1140具有小于第一暴露鳍片高度1112的第二暴露鳍片高度1122，以及小于第一总鳍片高度1116的第二总鳍片高度1124。在鳍片修整制程之前，暴露鳍片1144(例如，内部鳍片部分1144a及外部鳍片部分1144b)具有第一鳍片宽度1118。在鳍片修整制程之后，暴露鳍片部分1144(例如，内部鳍片部分1144a)具有小于第一鳍片宽度1118的第二鳍片宽度1126。

图12为根据一实施例所绘示集成电路布局1200的示意图。集成电路布局1200包含具有晶体管及其他电路组件的电路主动区域1202。电路主动区域1202包含中央处理单元(CPU)区域1204、图形处理单元(GPU)1206、一或多个记忆体及/或数据储存单元1208，以及接收并修改来自感测器或集成电路1202的其他部分的信号的信号处理单元1210。在方法700的一些实施例中，根据集成电路单元的效能曲线而使CPU区域1204中的鳍片、GPU区域1206中的鳍片、记忆体/数据储存单元1208中的鳍片以及信号处理单元1210中的鳍片形成为具有不同高度。在一些实施例中，CPU区域1204中的鳍片比集成电路主动区域1202的任何其他区域中的鳍片短。在一些实施例中，记忆体/数据储存单元1208中的鳍片比集成电路主动区域1202的任何其他区域中的鳍片长/高。在方法700的一些实施例中，集成电路主动区域1202的一些区域中的鳍片具有匹配的高度，且一个区域中的鳍片具有与其他区域不同的鳍片高度。在一些实施例中，每一区域中的鳍片具有不同高度。

图13为根据一实施例所绘示电子设计自动化(EDA)系统1300的方块图。

在一些实施例中，EDA系统1300包含自动放置与路由(APR)系统。本文所述的根据一或多个实施例的产生集成电路布局图的方法可(例如)使用根据一实施例所绘示EDA系统1300来实施。

在一些实施例中，EDA系统1300为通用计算设备，其包含硬件处理器1302及非暂时性计算机可读储存媒体1304。储存媒体1304(除了其他以外)编码有(亦即，储存)计算机程序码1306，亦即，一组可执行指令。由硬件处理器1302执行计算机程序码1306表示(至少部分地)EDA工具，EDA工具实施(例如)本文中根据一或多者(后文中，所提及的制程及/或方法)所述的方法的部分或全部。

处理器1302经由总线1308电耦接至计算机可读储存媒体1304。处理器1302亦经由总线1308电耦接至I/O接口1310。网络接口1312亦经由总线1308电耦接至处理器1302。网络接口1312连接至网络1314，使得处理器1302及计算机可读储存媒体1304能够经由网络1314连接至外部元件。处理器1302用以以执行编码于计算机可读储存媒体1304中的计算机程序码1306，以使系统1300可用于执行所提及的制程及/或方法中的部分或全部。在一或多个实施例中，处理器1302为中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)及/或合适的处理单元。

在一或多个实施例中，计算机可读储存媒体1304为电子的、磁性的、光学的、电磁的、红外的及/或半导体系统(或装置或设备)。举例而言，计算机可读储存媒体1304包含半导体或固态的记忆体、磁带、可移动计算机磁盘、随机存取记忆体(RAM)、只读记忆体(ROM)、刚性磁盘及/或光盘。在使用光盘的一或多个实施例中，计算机可读储存媒体1304包含紧密光盘只读记忆体(CD-ROM)、紧密光盘读取/写入(CD-R/W)及/或数字视频光盘(DVD)。

在一或多个实施例中，储存媒体1304储存计算机程序码1306，计算机程序码1306用以而使系统1300(其中此执行表示(至少部分地)EDA工具)可用于执行所提及制程及/或方法的部分或全部。在一或多个实施例中，储存媒体1304亦储存信息，信息促成执行所提及制程及/或方法的部分或全部。在一或多个实施例中，储存媒体1304储存包含如本文所揭示的此等标准单元的标准单元的库1307。

EDA系统1300包含I/O接口1310。I/O接口1310耦接至外部电路。在一或多个实施例中，I/O接口1310包含键盘、小键盘、鼠标、跟踪球、触控板、触控式屏幕及/或游标方向键，用于将信息及命令传达至处理器1302。

EDA系统1300亦包含耦接至处理器1302的网络接口1312。网络接口1312允许系统1300与连接了一或多个其他计算机系统的网络1314通讯。网络接口1312包含无线网络接口，诸如，蓝芽、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如，ETHERNET、USB或IEEE-1364。在一或多个实施例中，所提及制程及/或方法的部分或全部是在两个或两个以上系统1300中实施。

系统1300用以以经由I/O接口1310接收信息。经由I/O接口1310接收的信息包含指令、数据、设计规则、标准单元的库及/或用于由处理器1302处理的其他参数中的一或多者。经由总线1308将信息传送至处理器1302。EDA系统1300用以以经由I/O接口1310接收与UI有关的信息。信息作为使用者界面(UI)1342被储存在计算机可读媒体1304中。

在一些实施例中，将所提及制程及/或方法的部分或全部实施为用于由处理器执行的独立软件应用程序。在一些实施例中，将所提及制程及/或方法的部分或全部实施为是额外软件应用程序的部分的软件应用程序。在一些实施例中，将所提及制程及/或方法的部分或全部实施为软件应用程序的插件程序。在一些实施例中，将所提及制程及/或方法中的至少一者实施为是EDA工具的一部分的软件应用程序。在一些实施例中，将所提及制程及/或方法的部分或全部实施为由EDA系统1300使用的软件应用程序。在一些实施例中，使用诸如可购自CADENCE设计系统有限公司的

或其他合适的布局产生工具来产生包含标准单元的布局图。

在一些实施例中，制程被实现为储存在非暂时性计算机可读记录媒体中的程序的功能。非暂时性计算机可读记录媒体的实例包含但不限于外部/可移动的及/或内部/内置式储存器或记忆体单元，例如，光盘(诸如，DVD)、磁盘(诸如，硬盘)、半导体记忆体(诸如，ROM、RAM、记忆卡)及其类似者中的一或多者。

图14根据一些实施例的集成电路(IC)制造系统1400的方块图以及与其相关联的IC制造流程。在一些实施例中，基于布局图，使用制造系统1400制造(A)一或多个半导体遮罩或(B)半导体集成电路的层中的至少一个组件中的至少一者。

在图14，IC制造系统1400包含在与IC元件1460的制造有关的设计、开发及制造循环及/或服务中彼此交互的实体，诸如，设计室1420、遮罩室1430及IC制造商/制造者(“晶圆厂”)1450。系统1400中的实体通过通讯网络进行连接。在一些实施例中，通讯网络为单个网络。在一些实施例中，通讯网络为多种不同网络，诸如，内部网络及网际网络。通讯网络包含有线的及/或无线的通讯频道。每一实体与其他实体中的一或多者交互，并向其他实体中的一或多者提供服务及/或自其他实体中的一或多者接收服务。在一些实施例中，设计室1420、遮罩室1430及IC晶圆厂1450中的两者或两者以上由单个较大的公司拥有。在一些实施例中，设计室1420、遮罩室1430及IC晶圆厂1450中的两者或两者以上在共同设施中共存且使用共同资源。

设计室(或设计团队)1420产生IC设计布局图1422。IC设计布局图1422包含为IC元件1460设计的各种几何图案。几何图案对应于构成待制造的IC元件1460的各种组件的金属、氧化物或半导体层的图案。各种层组合以形成各种IC特征。举例而言，IC设计布局图1422的部分包含待形成在半导体基板(诸如，硅晶圆)及安置在半导体基板上的各种材料层中的各种IC特征，诸如，主动区域、栅电极、源极与漏极、层间互连的金属线或介层孔，以及用于接合衬垫的开口。设计室1420实施适当的设计程序以形成IC设计布局图1422。设计程序包含逻辑设计、实体设计或放置与路由中的一或多者。IC设计布局图1422呈现在具有几何图案的信息的一或多个数据档中。举例而言，IC设计布局图1422可以GDSII档案格式或DFII档案格式表达。

遮罩室1430包含数据准备1432及遮罩制造1444。遮罩室1430使用IC设计布局图1422来制造一或多个遮罩1445，遮罩1445用于根据IC设计布局图1422来制造IC元件1460的各种层。遮罩室1430执行遮罩数据准备1432，其中IC设计布局图1422被转译为代表性数据档(“RDF”)。遮罩数据准备1432将RDF提供给遮罩制造1444。遮罩制造1444包含遮罩写入器。遮罩写入器将RDF转换为基板上的影像，基板诸如，遮罩(主光罩)1445或半导体晶圆1453。遮罩数据准备1432操纵设计布局图1422以符合遮罩写入器的特定特性及/或IC晶圆厂1450的要求。在图14，将遮罩数据准备1432及遮罩制造1444图示为单独元件。在一些实施例中，可将遮罩数据准备1432及遮罩制造1444共同称作遮罩数据准备。

在一些实施例中，遮罩数据准备1432包含光学邻近校正(optical proximitycorrection，OPC)，其使用微影增强技术来补偿影像误差，诸如，可能由绕射、干涉、其他制程效应及其类似者所引起的影像误差。OPC调整IC设计布局图1422。在一些实施例中，遮罩数据准备1432包含其他解析度增强技术(resolution enhancement techniques，RET)，诸如，轴外照射、次解析度辅助特征、相移遮罩、其他合适技术，及其类似者或其组合。在一些实施例中，亦使用反向微影技术(inverse lithography technology，ILT)，其将OPC视为反向成像问题。

在一些实施例中，遮罩数据准备1432包含遮罩规则检查器(mask rule checker，MRC)，其用一组遮罩产生规则检查已经历OPC中的处理的IC设计布局图1422，此组遮罩产生规则含有某些几何及/或连线性限制，以确保足够容限、考虑导体制程的可变性，及其类似者。在一些实施例中，MRC修改IC设计布局图1422，以补偿遮罩制造1444期间的限制，此可取消OPC所执行的部分修改以便符合遮罩产生规则。

在一些实施例中，遮罩数据准备1432包含微影制程检查(lithography processchecking，LPC)，其模拟将由IC晶圆厂1450实施以制造IC元件1460的处理。LPC基于IC设计布局图1422来模拟此处理，以产生所模拟的制造元件，诸如，IC元件1460。LPC模拟中的处理参数可包含与IC制造循环的各种制程相关联的参数、与用于制造IC的工具相关联的参数及/或制程的其他态样。LPC考虑到了各种因素，诸如，空间影像对比度、焦深(“DOF”)、遮罩误差增强因素(“MEEF”)、其他合适因素，及其类似者或其组合。在一些实施例中，在LPC已产生了所模拟的制造元件之后，若所模拟元件的形状不够接近以致不满足设计规则，则重复OPC及/或MRC以进一步改进IC设计布局图1422。

应理解，出于清楚的目的，已简化了遮罩数据准备1432的以上描述。在一些实施例中，数据准备1432包含诸如逻辑操作(LOP)的额外特征，以根据制造规则来修改IC设计布局图1422。另外，可以多种不同次序来执行在数据准备1432期间应用于IC设计布局图1422的制程。

在遮罩数据准备1432之后并在遮罩制造1444期间，基于经修改的IC设计布局图1422来制造遮罩1445或一组遮罩1445。在一些实施例中，遮罩制造1444包含基于IC设计布局图1422来执行一或多个微影曝光。在一些实施例中，使用电子束(e-beam)或多个电子束的机构基于经修改的IC设计布局图1422在遮罩1445(光罩或主光罩)上形成图案。可以各种技术形成遮罩1445。在一些实施例中，使用二元技术形成遮罩1445。在一些实施例中，遮罩图案包含不透明区域及透明区域。用以曝光已涂覆在晶圆上的影像敏感材料层(例如，光阻剂)的辐射束(诸如，紫外线(UV)光束)被不透明区域阻挡并穿透透明区域。在一个实例中，遮罩1445的二元遮罩版本包含透明基板(例如，熔融的石英)及涂覆在二元遮罩的不透明区域中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成遮罩1445。在遮罩1445的相移遮罩(phase shift mask，PSM)版本中，形成在相移遮罩上的图案中的各种特征用以以具有适当的相位差，以便增强解析度及成像品质。在各种实例中，相移遮罩可为衰减PSM或代替PSM。通过遮罩制造1444产生的(若干)遮罩用于多种制程中。举例而言，此(此些)遮罩用于在半导体晶圆1453中形成各种掺杂区域的离子布植制程中、用于在半导体晶圆1453中形成各种蚀刻区域的蚀刻制程中、及/或用在其他合适制程中。

IC晶圆厂1450包含晶圆制造1452。IC晶圆厂1450是IC制造公司，其包含用于制造多种不同IC产品的一或多个制造设施。在一些实施例中，IC晶圆厂1450为半导体代工厂。举例而言，可能存在用于多个IC产品的前端制造的制造设施(前端(FEOL)制造)，而第二制造设施可提供用于IC产品的互连及封装的后端制造(后端(BEOL)制造)，且第三制造设施可为代工厂业务提供其他服务。在本案的一些实施例中，鳍片尺寸调整包含与在整个集成电路的含鳍片功能区域上制作鳍片阵列相关联的操作，继之以修改集成电路的至少一个含鳍片功能区域中的鳍片尺寸。在本案的一些实施例中，在针对IC的每一含鳍片功能区域的单个鳍片形成制造流程中，不同的含鳍片功能区域的鳍片单独形成为最终鳍片形状或鳍片尺寸轮廓。在一些实施例中，如下而发生鳍片尺寸调整：通过在鳍片材料的层或鳍片基板中形成鳍片；通过将遮罩层施加至鳍片材料的顶表面上；以对应于含鳍片功能区域中的一或多者中的鳍片位置的图案来图案化遮罩层；经由遮罩层暴露鳍片材料的顶表面；以及蚀刻鳍片材料以在鳍片基板中形成鳍片。在一些实施例中，鳍片以最终鳍片尺寸形成于IC的单个功能区域中，最终鳍片尺寸为如以上在步骤740中所述的选定鳍片尺寸(或，鳍片高度)。

在半导体基板上形成的图案化遮罩材料层由遮罩材料制成，遮罩材料包含一或多层光阻剂、聚酰亚胺、氧化硅、氮化硅(例如，Si₃N₄)、SiON、SiC、SiOC或其组合。在一些实施例中，遮罩包含单层遮罩材料。在一些实施例中，遮罩包含多层遮罩材料。

在一些实施例中，遮罩材料通过曝光于照明源而被图案化。在一些实施例中，照明源为电子束源。在一些实施例中，照明源为发光的灯。在一些实施例中，光为紫外光。在一些实施例中，光为可视光。在一些实施例中，光为红外光。在一些实施例中，照明源发射不同(UV、可视的及/或红外的)光的组合。

在遮罩图案化的步骤之后，蚀刻未被遮罩覆盖的区域的鳍片或在图案的开放区域中的鳍片，以修改鳍片尺寸。在一些实施例中，在鳍片的顶表面上连同鳍片侧进行蚀刻，鳍片侧在先前制造步骤中被沉积在鳍片之间的相邻介电支撑材料完全覆盖。根据一些实施例，通过电浆蚀刻或通过液体化学蚀刻溶液来执行鳍片的顶表面的蚀刻。液体化学蚀刻溶液的化学品包含一或多种蚀刻剂，诸如，柠檬酸(C₆H₈O₇)、过氧化氢(H₂O₂)、硝酸(HNO₃)、硫酸(H₂SO₄)、盐酸(HCl)、乙酸(CH₃CO₂H)、氢氟酸(HF)、缓冲氢氟酸(BHF)、磷酸(H₃PO₄)、氟化铵(NH₄F)、氢氧化钾(KOH)乙二胺邻苯二酚(EDP)、TMAH(四甲基氢氧化铵)或其组合。在一些实施例中，通过暴露鳍片材料的上部部分来执行蚀刻鳍片，鳍片材料的上部部分在介电性支撑媒介的顶表面上方延伸至包含上述液体化学蚀刻剂的液体化学蚀刻溶液，介电性支撑媒介在先前制造步骤中在鳍片之间沉积并凹陷低于鳍片高度的顶表面。鳍片材料的上部部分包含鳍片材料的顶表面及侧面。

在一些实施例中，蚀刻制程为干式蚀刻或电浆蚀刻制程。使用由电磁场激发的含卤素的反应性气体执行对基板材料的电浆蚀刻以离解成离子。反应性或蚀刻剂气体包含CF₄、SF₆、NF₃、Cl₂、CCl₂F₂、SiCl₄、BCl₂或其组合，但在本案的范畴内亦可设想其他半导体材料蚀刻剂气体。根据本领域已知的电浆蚀刻方法，通过交替的电磁场或通过固定偏压来加速离子以撞击暴露的鳍片材料。在一些实施例中，蚀刻制程包含在含氧气空气中呈现功能区域的鳍片的暴露部分以氧化鳍片材料的外部部分，继之以进行如上所述的化学修整制程(诸如，电浆蚀刻或液体化学蚀刻)以移除氧化的半导体鳍片材料并留下经修改的鳍片。在一些实施例中，执行鳍片氧化，继之以化学修整，以提供对鳍片材料的更大选择性，并减少在制造期间意外移除鳍片材料的可能性。在一些实施例中，功能区域的鳍片的暴露部分为鳍片的顶表面，此些鳍片嵌入覆盖鳍片的侧面的介电性支撑媒介中。在一些实施例中，功能区域的鳍片的暴露部分为在介电性支撑媒介的顶表面上方的鳍片的顶表面及侧面，其中介电性支撑媒介的顶表面已凹陷至低于鳍片的顶表面的位准，但仍覆盖鳍片的侧面的下部部分。

IC晶圆厂1450使用由遮罩室1430制造的(若干)遮罩1445以制造IC元件1460。因此，IC晶圆厂1450至少间接地使用IC设计布局图1422来制造IC元件1460。在一些实施例中，半导体晶圆1453由IC晶圆厂1450使用(若干)遮罩1445制造以形成IC元件1460。在一些实施例中，IC制造包含至少间接地基于IC设计布局图1422来执行一或多个微影曝光。半导体晶圆1453包含硅基板或具有形成于其上的材料层的其他适当基板。半导体晶圆1453进一步包含各种掺杂区域、介电性特征、多层级互连及其类似者(在随后制造步骤中形成)中的一或多者。

关于集成电路(IC)制造系统(例如，图14的系统1400)以及与其相关联的IC制造流程的细节能在(例如)2016年2月9日授权的美国专利第9,256,709号、2015年10月1日公布的美国待授权公开案第20150278429号、2014年2月6日公布的美国待授权公开案第20140040838号以及2007年8月21日授权的美国专利第7,260,442号中找到，其中每一者据此以引用方式全文并入本文中。

在一些实施例中，提供一种多鳍片高度集成电路的修改方法，包含识别一集成电路的多个含鳍片功能区域；针对所述多个含鳍片功能区域中每一含鳍片功能区域产生多个效能曲线，其中所述多个效能曲线中每一效能曲线是基于一不同鳍片高度；针对所述多个含鳍片功能区域中的每一者选择一效能特性的一值；修改至少一含鳍片功能区域的鳍片的一鳍片高度，以具有对应于与该效能特性的所选定该值相对应的一鳍片高度的一鳍片高度；以及组合包含该至少一经修改的含鳍片区域的所述多个含鳍片功能区域包含，以形成一经修改的集成电路。

在一些实施例中，该多鳍片高度集成电路的修改方法其中选择该值包含选择一最快切换速度。

在一些实施例中，该多鳍片高度集成电路的修改方法其中选择该值包含选择一最低功耗。

在一些实施例中，该多鳍片高度集成电路的修改方法其中选择该值包含选择一最低漏电流。

在一些实施例中，该多鳍片高度集成电路的修改方法其中选择该值包含选择对应于该集成电路的一最高切换速度而不会降低该集成电路的功耗的一电导参数。

在一些实施例中，该多鳍片高度集成电路的修改方法其中针对所述多个含鳍片功能区域中每一者产生该效能曲线进一步包含：调整一连串工作电压设定点中的一工作电压设定点；以及针对一连串鳍片高度中每一鳍片高度决定该对应的含鳍片功能区域的一时钟速度。

在一些实施例中，该多鳍片高度集成电路的修改方法其中选择每一含鳍片功能区域的该鳍片高度包含：判断一拐点是否存在于所述多个效能曲线中的每一者中。

在一些实施例中，该多鳍片高度集成电路的修改方法其中判断该拐点是否存在包含：基于该连串工作电压设定点的一工作电压设定点产生一组趋势线；针对该连串工作电压设定点中每一者并相对于该连串鳍片高度，判断所述多个含鳍片功能区域的一含鳍片功能区域的该效能特性的该值是在该连串鳍片高度中的该等鳍片高度之间增大还是减小；以及计算一组趋势线中该效能特性的该值增大的一第一趋势线与该组趋势线中该效能特性的该值减小的一第二趋势线之间的一交叉。

在一些实施例中，该多鳍片高度集成电路的修改方法其中选择所述多个含鳍片功能区域中每一者的该鳍片高度包含自该效能特性的一连串值当中选择该效能特性的对应于该连串鳍片高度中的一最大鳍片高度的一选定值。

在一些实施例中，该多鳍片高度集成电路的修改方法进一步包含形成该经修改的集成电路。

在一些实施例中，提供一种多鳍片高度集成电路的修改方法，包含识别一集成电路的多个含鳍片功能区域；针对一连串候选鳍片高度相对于一连串工作电压产生所述多个含鳍片功能区域中每一者的一效能曲线；针对所述多个含鳍片功能区域中每一者，自该连串候选鳍片高度选择一鳍片高度，该选定鳍片高度对应于所述多个含鳍片功能区域中每一者的一效能特性的一选定值；以及基于该对应的选定鳍片高度修改所述多个含鳍片功能区域中的至少一个含鳍片功能区域，以制作一经修改的集成电路。

在一些实施例中，该多鳍片高度集成电路的修改方法其中该效能特性的该选定值为一最快切换速度。

在一些实施例中，该多鳍片高度集成电路的修改方法其中该效能特性的该选定值为一最低功耗。

在一些实施例中，该多鳍片高度集成电路的修改方法其中该效能特性的该选定值为一最低漏电流。

在一些实施例中，该多鳍片高度集成电路的修改方法进一步包含判断对于该等效能曲线中每一者而言一拐点是否存在。

在一些实施例中，该多鳍片高度集成电路的修改方法其中判断该拐点是否存在进一步包含针对比一第一鳍片高度短的每一鳍片高度判断该效能曲线的一座标是否具有比该第一鳍片高度的座标大的一时钟速度。

在一些实施例中，该多鳍片高度集成电路的修改方法进一步包含：基于该连串工作电压设定点的一工作电压设定点产生一组趋势线；以及针对该连串工作电压设定点中的该等工作电压设定点中每一者，判断对于比一第一鳍片高度短的鳍片高度而言该组趋势线的评估点的座标是增大还是减小。

在一些实施例中，该多鳍片高度集成电路的修改方法进一步包含计算一第一趋势线段与一第二趋势线段的一交叉点，其中该第一趋势线段及该第二趋势线段具有相差至少15度的斜率。

在一些实施例中，该多鳍片高度集成电路的修改方法其中选择一鳍片高度进一步包含：在无拐点存在时选择该第一鳍片高度；以及在该拐点存在时选择对应于具有一最快时钟速度的该效能曲线的该座标的该鳍片高度。

在一些实施例中，提供一种多鳍片高度集成电路集成电路，包含一基板、在该基板上的一第一含鳍片区域、在该基板上的一第二含鳍片区域以及在该基板上的一第三含鳍片区域。在该基板上的该第一含鳍片区域，其中该第一含鳍片区域的一最底部表面距该基板的一顶表面一第一距离，且该第一含鳍片区域中的每一鳍片具有一第一鳍片高度。在该基板上的该第二含鳍片区域，其中该第二含鳍片区域的一最底部表面距该基板的该顶表面该第一距离，且该第二含鳍片区域中的每一鳍片具有一第二鳍片高度，该第二鳍片高度不同于该第一鳍片高度。在该基板上的该第三含鳍片区域，其中该第三含鳍片区域的一最底部表面距该基板的该顶表面该第一距离，且该第三含鳍片区域中每一鳍片具有一第三鳍片高度，该第三鳍片高度不同于该第一鳍片高度及该第二鳍片高度。其中该第一鳍片高度、该第二鳍片高度或该第三鳍片高度中的至少一者对应于来自一效能曲线的一趋势线的一选定鳍片高度。

前文概述了若干实施例的特征，使得熟悉此项技术者可较佳理解本案的态样。熟悉此项技术者应了解，他们可容易地使用本案作为设计或修改用于实现相同目的及/或达成本文中所介绍的实施例的相同优势的其它制程及结构的基础。熟悉此项技术者亦应认识到，此等等效构造不脱离本案的精神及范畴，且他们可在不脱离本案的精神及范畴的情况下于本文中进行各种改变、代替及替换。