阅读说明：本技术 减小行地址到列地址延迟的设备及方法 (Apparatus and method for reducing row address to column address delay ) 是由 C·L·英戈尔斯 于 2019-04-22 设计创作，主要内容包括：本发明揭示用于减小行地址RAS到列地址CAS延迟的设备及方法。一种实例性设备包含存储器,所述存储器包含读出放大器,所述读出放大器经配置以在预充电阶段期间将所述读出放大器的第一连线节点耦合到所述读出放大器的第二连线节点,且当所述第一连线节点及所述第二连线节点在第一时间处分别耦合到第一数字线及第二数字线时,将所述第一连线节点及所述第二连线节点耦合到预充电电压。所述读出放大器进一步经配置以在所述预充电阶段期间在所述第一时间之后的第二时间处,将所述第一连线节点与所述第一数字线解耦且将所述第二连线节点与所述第二数字线解耦。所述读出放大器进一步经配置以在所述第二时间之后的第三时间处响应于激活命令而转变到激活阶段以执行读出操作。(Apparatus and methods for reducing row address RAS to column address CAS latency are disclosed. An example apparatus includes a memory including a sense amplifier configured to couple a first wire node of the sense amplifier to a second wire node of the sense amplifier during a precharge phase and to couple the first wire node and the second wire node to a precharge voltage when the first wire node and the second wire node are coupled to a first digit line and a second digit line, respectively, at a first time. The sense amplifier is further configured to decouple the first wire node from the first digit line and the second wire node from the second digit line at a second time after the first time during the precharge phase. The sense amplifier is further configured to transition to an active phase to perform a sense operation in response to an activate command at a third time after the second time.)

减小行地址到列地址延迟的设备及方法

技术领域

本发明涉及半导体存储器。特定来说，本发明涉及用于减小行地址到列地址延迟的设备及方法。

背景技术

高数据可靠性、高速的存储器存取及小的芯片大小是半导体存储器所需要的特征。近年来，一直力图在不牺牲可靠性的情况下进一步提高存储器的时钟速度，这对于固定数目个时钟循环来说会有效地缩短执行存储器操作所用的绝对时间周期。存储器存取操作的独立于较快的时钟速度的一个方面是在存储器存取操作期间将存取线充电及放电所花费的时间。随着时钟速度提高，将存取线充电及放电可消耗越来越大份额的所分配时间来执行一些存储器存取操作。有助于界定在存储器内在输出处从存储器单元提供数据的总等待时间的一个存储器存取操作时间周期是最小的行地址(RAS)到列地址(CAS)延迟，或tRCD。tRCD是在激活存储器的行与存取耦合到已激活行的一列存储器单元中的存储器单元之间所需的时钟循环的最小数目。减小tRCD可为存储器装置提供更大的时间余裕。

发明内容

在一个方面中，本发明涉及一种设备，所述设备包括存储器，所述存储器包括：读出放大器，其经配置以在预充电阶段期间将所述读出放大器的第一连线节点耦合到所述读出放大器的第二连线节点，且当所述第一连线节点及所述第二连线节点在第一时间处分别耦合到第一数字线及第二数字线时，将所述第一连线节点及所述第二连线节点耦合到预充电电压，其中所述读出放大器进一步经配置以在所述预充电阶段期间在所述第一时间之后的第二时间处，将所述第一连线节点与所述第一数字线解耦且将所述第二连线节点与所述第二数字线解耦，其中所述读出放大器进一步经配置以在所述第二时间之后的第三时间处响应于激活命令而转变到激活阶段以执行读出操作。

在另一方面中，本发明涉及一种设备，所述设备包含：读出放大器，其经配置以在预充电阶段期间且响应于隔离信号，在所述读出放大器的第一连线节点及所述读出放大器的第二连线节点已被预充电到预充电电压之后，将所述第一连线节点与第一数字线解耦且将所述第二连线节点与第二数字线解耦；及解码器电路，其经配置以响应于预充电命令而从激活阶段转变到所述预充电阶段，其中在所述预充电阶段期间，所述解码器电路经配置以在所述第一连线节点及所述第二连线节点被预充电到所述预充电电压之后，设置所述隔离信号以使所述读出放大器将所述第一连线节点与所述第一数字线解耦且将所述第二连线节点与所述第二数字线解耦。

在又一方面中，本发明涉及一种方法，所述方法包括：响应于在存储器处接收到预充电命令而转变到预充电阶段；在所述预充电阶段期间：在第一时间处开始将所述存储器的读出放大器的第一连线节点及第二连线节点预充电到预充电电压；及在所述第一时间之后的第二时间处开始，将所述第一连线节点与第一数字线解耦且将所述第二连线节点与第二数字线解耦；及在所述第二时间之后响应于接收到激活命令从所述预充电阶段转变到激活阶段。

附图说明

图1是根据本发明的实施例的半导体装置的示意性框图。

图2是根据本发明的实施例的读出放大器及一对互补数字线的示意图。

图3是根据本发明的实施例的读出放大器的电路图。

图4图解说明示范性时序图，其描绘在预充电循环及激活循环期间使用根据本发明的实施例的读出放大器的信号转变。

图5是根据本发明的实施例的读出放大器的操作方法的流程图，所述操作方法包含隔离信号在预充电阶段期间转变到非作用状态。

图6图解说明根据本发明的实施例描绘读出放大器的操作的示范性时序图，所述读出放大器的操作包含隔离信号ISO在预充电阶段期间转变到非作用状态。

图7图解说明描绘根据本发明的实施例的读出放大器的操作的示范性时序图，所述读出放大器的操作包含隔离信号ISO在预充电阶段期间转变到非作用状态。

具体实施方式

下文将参考附图详细地阐释本发明的各种实施例。以下详细说明参考附图，附图以图解说明方式展示本发明的具体方面及实施例。详细说明包含足够的细节以使得所属领域的技术人员能够实践本发明的实施例。可利用其它实施例，且可在不背离本发明的范围的情况下做出结构、逻辑及电改变。本文中所揭示的各种实施例未必相互排斥，这是因为一些所揭示实施例可与一或多个其它所揭示实施例组合以形成新的实施例。

图1根据本发明实施例的半导体装置100的示意性框图。半导体装置100可包含时钟输入电路105、内部时钟产生器107、时序产生器109、地址命令输入电路115、地址解码器120、命令解码器125、多个行(例如，第一存取线)解码器130、包含读出放大器150及转移栅极195的存储器单元阵列145，多个列(例如，第二存取线)解码器140、多个读取/写入放大器165、输入/输出(I/O)电路170及电压产生器190。半导体装置100可包含多个外部端子，所述多个外部端子包含：耦合到命令/地址总线110的地址与命令端子、时钟端子CK及/CK、数据端子DQ、DQS及DM、以及电力供应端子VDD、VSS、VDDQ及VSSQ。在一些实例中，与命令/地址总线110相关联的端子及信号线可包含：第一组端子及信号线，其经配置以接收命令信号；及单独的第二组端子及信号线，其经配置以接收地址信号。在其它实例中，与命令与地址总线110相关联的端子及信号线可包含经配置以接收命令信号及地址信号两者的共同端子及信号线。半导体装置可安装在衬底上，例如存储器模块衬底、母板等。

存储器单元阵列145包含多个库BANK0-N，其中N是正整数，例如3、7、15、31等。每一库BANK0-N可包含：多个字线WL；多个位线BL；及多个存储器单元MC，其布置在所述多个字线WL与所述多个位线BL的相交点处。对应的行解码器130针对每一库BANK0-N执行字线WL的选择，且对应的列解码器140执行位线BL的选择。所述多个读出放大器150是针对其对应的位线BL而定位且经由转移栅极TG 195耦合到至少一个相应局部I/O线，至少一个相应局部I/O线进一步耦合到至少两个主要I/O线对中的相应对，转移栅极TG 195用作开关。可基于来自解码器电路系统的控制信号而操作读出放大器150及转移栅极TG 195，所述解码器电路系统可包含命令解码器120、行解码器130、列解码器140、库BANK0-N的存储器单元阵列145的任何控制电路系统或上述各项的任何组合。在一些实例中，半导体装置100的tRCD可涉及行解码器130、列解码器140及所述多个库BANK0-N中的每一者的存储器单元阵列145的电路系统(例如，包含所述多个读出放大器150及转移栅极TG 195)的操作。在一些实例中，所述多个读出放大器150可包含阈值电压补偿电路系统，所述阈值电压补偿电路系统补偿读出放大器150的组件之间的阈值电压差。随着电路组件变小，时钟速度变快且电压/电力消耗需要减小，在制作期间引入的电路组件之间的小差异(例如，过程、电压及温度(PVT)差异)均可减小半导体装置100的操作可靠性。为减轻这些变化的效应，对这些阈值电压Vt差中的一些进行补偿可包含：在激活读出放大器150以读出数据之前，使用读出放大器150的内部节点来对耦合到读出放大器150的位线BL及位线/BL加偏压，所述内部节点经配置以将所读出的数据提供到输出(例如，连线节点)。位线BL及位线/BL的偏压可基于读出放大器150的至少两个电路组件(例如，晶体管)之间的阈值差。虽然补偿读出放大器150内的电路组件之间的阈值电压Vt差可提高可靠性，但将额外阶段(例如，阈值电压补偿阶段)添加到读出操作可增大tRCD。

在一些实例中，调整或改变读出操作中的一些操作的步骤的时序可增大tRCD。举例来说，存储器单元阵列145及所述多个读出放大器150可在两种常见阶段或模式中操作。可响应于预充电命令PRE而起始第一阶段(例如，预充电阶段)。在预充电阶段期间，可将字线WL设置为非作用状态，且可将位线BL及位线/BL以及所述多个读出放大器150的经配置以将所读出的数据状态提供到输出(例如，连线节点)的内部节点预充电到预充电电压(例如，位线预充电电压VBLP)并保持在所述预充电电压下，直到转变到第二阶段为止。即，预充电阶段可将存储器单元阵列145的电路系统初始化以准备开始存储器存取操作。可响应于激活命令ACT而起始第二阶段(例如，激活阶段)。在激活阶段期间，可将字线WL设置为作用状态，且位线BL及位线/BL中的一些以及所述多个读出放大器150中的一些的内部节点可经配置以执行读出操作以读出耦合到作用字线WL的一行存储器单元的数据状态。在存储器存取操作之后，存储器单元阵列145可维持在激活阶段中，或可响应于预充电命令PRE而转变回到预充电阶段。

在一些实例中，在阈值电压补偿操作期间，读出放大器150的连线节点可与对应的位线BL及/BL隔离。在一些实例中，解码器电路系统可经配置以在预充电阶段期间隔离读出放大器150的连线节点与对应的位线BL及/BL。举例来说，预充电阶段的一部分包含将读出放大器150的相应连线节点耦合到彼此，耦合到对应的位线BL及/BL，且耦合到预充电电压以将每一者预充电到预充电电压。从起始此预充电操作开始在一定延迟之后，解码器电路系统可经配置以隔离读出放大器150的连线节点与对应的位线BL及/BL。通过在预充电阶段期间起始隔离，而非响应于激活命令ACT，可缩短在激活阶段期间执行读出操作的时间，这可减小tRCD。即，通过消除在接收到激活命令ACT之后再起始读出放大器150的连线节点与对应的位线BL及/BL的隔离的等待时间，且将与隔离相关联的信号转变等待时间的至少一部分移动到预充电阶段，读出操作的后续阶段可较早地开始，这可允许在较短的时间量中完成读出操作，且此种缩短读出操作的时间会直接减小tRCD。

地址/命令输入电路115可在命令/地址端子处经由命令/地址总线110从外部接收地址信号及库地址信号，并将所述地址信号及所述库地址信号发射到地址解码器120。地址解码器120可对从地址/命令输入电路115接收到的地址信号进行解码，并将行地址信号XADD提供到行解码器130，且将列地址信号YADD提供到列解码器140。地址解码器120还可接收库地址信号并将库地址信号BADD提供到行解码器130及列解码器140。

地址/命令输入电路115可在命令/地址端子处经由命令/地址总线110从外部(举例来说，存储器控制器105)接收命令信号，并将所述命令信号提供到命令解码器125。命令解码器125可对所述命令信号进行解码并产生各种内部命令信号。举例来说，所述内部命令信号可包含用以选择字线的行命令信号或用以选择位线的列命令信号(例如，读取命令或写入命令)。

因此，当发出读取命令且与所述读取命令一起及时供应行地址及列地址时，从存储器单元阵列145中的由行地址及列地址指定的存储器单元读取读取数据。读取/写入放大器165可接收读取数据DQ并将读取数据DQ提供到IO电路170。IO电路170可将读取数据DQ与DQS处的数据选通信号及DM处的数据遮蔽信号一起经由数据端子DQ、DQS及DM提供到外部。类似地，当发出写入命令且与所述写入命令一起及时供应行地址及列地址时，输入/输出电路170可在数据端子DQ、DQS、DM处接收写入数据以及DQS处的数据选通信号及DM处的数据遮蔽信号，并将写入数据经由读取/写入放大器165提供到存储器单元阵列145。因此，可将写入数据写入在由行地址及列地址指定的存储器单元中。

转向对半导体装置100中所包含的外部端子的阐释，时钟端子CK及/CK可分别接收外部时钟信号及互补外部时钟信号。外部时钟信号(包含互补外部时钟信号)可被供应到时钟输入电路105。时钟输入电路105可接收外部时钟信号并产生内部时钟信号ICLK。时钟输入电路105可将内部时钟信号ICLK提供到内部时钟产生器107。内部时钟产生器107可基于所接收到的内部时钟信号ICLK及来自地址/命令输入电路115的时钟启用信号CKE而产生阶段受控内部时钟信号LCLK。尽管并不仅限于此，但DLL电路可用作内部时钟产生器107。内部时钟产生器107可将阶段受控内部时钟信号LCLK提供到IO电路170及时序产生器109。IO电路170可使用阶段控制器内部时钟信号LCLK作为时序信号来确定读取数据的输出时序。时序产生器109可接收内部时钟信号ICLK并产生各种内部时钟信号。

电力供应端子可接收电力供应电压VDD及VSS。可将这些电力供应电压VDD及VSS供应到电压产生器电路190。电压产生器电路190可基于电力供应电压VDD及VSS而产生各种内部电压VPP、VOD、VARY、VPERI等。内部电压VPP主要用于行解码器130中，内部电压VOD及VARY主要用于存储器单元阵列145中所包含的读出放大器150中，且内部电压VPERI用于任何其它电路块中。IO电路170可接收电力供应电压VDD及VSSQ。举例来说，电力供应电压VDDQ及VSSQ可以是分别与电力供应电压VDD及VSS相同的电压。然而，专用电力供应电压VDDQ及VSSQ可用于IO电路170。

图2是根据本发明的实施例的存储器200的一部分的示意图，存储器200包含读出放大器210以及一对互补的数字线DL 220及/DL 221。如图2中所展示，读出放大器210耦合到所述一对真实且互补数字(或位)线DL 220及/DL 221。存储器单元240(0)-(N)可通过相应存取装置(例如，晶体管)250(0)-(N)选择性地耦合到数字线DL 220，且存储器单元241(0)-(N)可通过相应存取装置(例如，晶体管)251(0)-(N)选择性地耦合到数字线/DL 221。字线WL 260(0)-(N)可通过控制相应存取装置250(0)-(N)的栅极来控制存储器单元240(0)-(N)中的哪一者耦合到数字线DL 220。类似地，字线WL 261(0)-(N)可通过控制相应存取装置251(0)-(N)的栅极来控制存储器单元241(0)-(N)中的哪一者耦合到数字线DL 221。可经由控制信号270控制读出放大器210，控制信号270是经由解码器电路接收到，解码器电路是(例如)以下各项中的任一者：命令解码器(例如，图1的命令解码器125)、行解码器(例如，图1的行解码器130)、列解码器(例如，图1的列解码器140)、存储器阵列控制电路系统(例如，图1的存储器库BANK0-N的存储器单元阵列145的控制电路系统)或上述各项的任何组合。

在一些实例中，存储器200可在两种常见阶段或模式中操作。可响应于预充电命令PRE而起始第一阶段(例如，预充电阶段)。在预充电阶段期间，可将字线WL 260(0)-(N)及261(0)-(N)设置为非作用状态，且作为响应，可将存取装置250(0)-(N)及251(0)-(N)全部停用。此外，可将数字线DL 220及/DL 221以及读出放大器210的经配置以将所读出数据状态提供到输出(例如，连线节点)的内部节点预充电到预充电电压(例如，位线预充电电压VBLP)并保持在所述预充电电压下，直到转变到第二阶段为止。

可响应于激活命令ACT而起始第二阶段(例如，激活阶段)。在激活阶段期间，可将字线WL 260(0)-(N)及261(0)-(N)中的字线WL设置为作用状态，且作为响应可启用存取装置250(0)-(N)及251(0)-(N)中的存取装置以将存储器单元240(0)-(N)及241(0)-(N)中的存储器单元耦合到数字线DL 220及/DL 221中的一者。读出放大器210可经配置以执行读出操作以读出经耦合存储器单元的数据状态。即，在读出操作期间，读出放大器210读出并放大经耦合存储器单元所存储的数据状态，以在读出操作期间与所读出的数据状态对应地将数字线DL 220或数字线DL/220中的一者驱动为高电压电平或低电压电平，且将数字线DL220及/DL 221中的另一数字线驱动至互补电压电平。在存储器存取操作之后，存储器200的电路系统可保持在激活阶段中，或可响应于预充电命令PRE而转变回到预充电阶段。

类似地，响应于相应字线261(0)-(N)变为作用的而将存储器单元241(0)-(N)中的一个存储器单元通过相应存取装置251(0)-(N)耦合到数字线/DL 221。读出放大器210读出并放大所述存储器单元所存储的数据状态，以与所读出的数据状态对应地将数字线/DL221驱动为高电压电平或低电压电平。在读出操作期间，将另一数字线DL 220驱动为互补电压电平。

在一些实例中，读出放大器210可包含阈值电压补偿电路系统，所述阈值电压补偿电路系统在激活阶段的读出操作期间对读出放大器210的组件之间的阈值电压差进行补偿。为执行阈值电压补偿，读出放大器210可在所述读出操作的阈值电压补偿阶段期间，对数字线DL 220及/DL 221进行预充电或加偏压，使得数字线DL 220与数字线/DL 221之间的电压差大约等于读出放大器210的至少两个电路组件之间的阈值电压差。在一些实例中，阈值电压差可基于读出放大器210的N型读出晶体管的阈值电压。虽然补偿读出放大器210内的电路组件之间的阈值电压Vt差可提高可靠性，但将额外阶段(例如，阈值电压补偿阶段)添加到读出操作可增大tRCD。

在阈值电压补偿操作期间，可响应于控制信号270(例如，来自解码器电路)隔离读出放大器210的连线节点与数字线DL 220及/DL 221。在一些实例中，在预充电阶段期间，控制信号270可配置读出放大器210以隔离连线节点与数字线DL 220及/DL 221。举例来说，在预充电阶段期间，读出放大器210的连线节点可耦合到彼此，耦合到数字线DL 220及/DL221，且耦合到预充电电压(例如，VBLP)以将每一者预充电到预充电电压。在从起始此预充电操作开始的一定延迟之后且当仍处于预充电阶段中时，控制信号270可配置读出放大器210以隔离连线节点与数字线DL 220及/DL 221。通过在预充电阶段期间执行隔离，而非响应于激活命令ACT，可缩短执行读出操作的时间，这可减小tRCD。即，通过消除在接收到激活命令ACT之后再起始读出放大器210的连线节点与数字线DL 220及/DL 221的隔离的等待时间，且将将隔离信号转变等待时间的至少一部分移动到预充电阶段，在激活阶段期间发生的读出操作的后续阶段可较早地开始，这可允许在较短的时间量中完成读出操作。缩短的时间可直接减小tRCD。

图3是根据本发明的实施例的读出放大器300的电路图。读出放大器300可包含于图1的读出放大器150及/或图2的读出放大器210中的一或多者中。读出放大器300可包含第一类型的晶体管(例如，p型场效应晶体管(PFET))310、311，所述第一类型的晶体管310、311具有分别耦合到第二类型的晶体管(例如，n型场效应晶体管(NFET))312、313的漏极的漏极。第一类型的晶体管310、311与第二类型的晶体管312、313形成互补晶体管反相器，互补晶体管反相器包含：第一反相器，其包含晶体管310及312；及第二反相器，其包含晶体管311及313。第一类型的晶体管310、311可耦合到可在作用“高”电平下提供供应电压(例如，阵列电压VARY)的P型读出放大器控制线(例如，激活信号ACT)。第二类型的晶体管312、313可耦合到可在作用“低”电平下提供参考电压(例如，接地(GND)电压)的N型读出放大器控制线(例如，行N型读出锁存信号RNL)。读出放大器300可读出并放大通过数字线(或位线)DL 320及/DL 321分别施加到读出节点314、315的数据状态。节点316及317(其可以是耦合到第二类型的晶体管312、313的漏极的连线节点)可经由隔离晶体管351及352耦合到数字线DL320及/DL 321。可藉由隔离信号ISO0及ISO1来控制隔离晶体管351及352。数字线DL 320及/DL 321(读出节点314及315)可分别通过第二类型的晶体管361及362耦合到局部输入/输出节点A及B(LIOA/B)，第二类型的晶体管361及362可在列选择信号CS作用时导通。LIOT及LIOB可分别对应于图1的LIOT线/LIOB线。

读出放大器300可进一步包含额外的第二类型的晶体管331、332，额外的第二类型的晶体管331、332具有耦合到读出节点315及314的漏极以及耦合到连线节点316及317以及第二类型的晶体管312及313的漏极两者的源极。第二类型的晶体管331、332的栅极可接收位线补偿信号AABLCP且可为第二类型的晶体管312与313之间的阈值电压不平衡提供电压补偿。读出放大器300可进一步包含晶体管318、319，其中晶体管318可将连线节点316耦合到全局电源总线350，且晶体管319可将连线节点316耦合到连线节点317。全局电源总线350可耦合到被配置到预充电电压VPCH的节点。在一些实例中，VPCH电压是位线预充电电压VBLP。在一些实例中，可在读出操作的一些阶段期间将VPCH电压设置为VARY电压。阵列电压VARY的电压可小于位线预充电电压VBLP的电压。在一些实例中，位线预充电电压VBLP可大约为阵列电压VARY的1.5倍。晶体管318及319可响应于晶体管318及319的栅极上所提供的均衡信号AAGTEQ及AABLEQ而将全局电源总线350耦合到连线节点316及317。

在一些实例中，读出放大器300可在两种常见阶段或模式中操作。可响应于预充电命令PRE而起始第一阶段(例如，预充电阶段)。在预充电阶段期间，可将所有字线WL设置为非作用状态，且作为响应，可将存取装置全部停用。此外，可将读出放大器300的数字线DL320及/DL 321以及连线节点316、317预充电到预充电电压VPCH(例如，VBLP电压)并保持在所述预充电电压VPCH下，直到转变到第二阶段为止。可响应于激活命令ACT而起始第二阶段(例如，激活阶段)。在激活阶段期间，读出放大器300可经配置以响应于所接收到的控制信号(例如，ISO0/ISO1隔离信号、ACT及RNL信号、AABLEQ及AAGTEQ等化信号、CS信号以及AABLCP信号)而将耦合的存储器单元的数据状态读出在数字线DL 320及/DL 321上。控制信号可由解码器电路提供，所述解码器是(例如)以下各项中的任一者：命令解码器(例如，图1的命令解码器125)、行解码器(例如，图1的行解码器130)、列解码器(例如，图1的列解码器140)、存储器阵列控制电路系统(例如，图1的存储器库BANK0-N的存储器单元阵列145的控制电路系统)或上述各项的任何组合。

图4图解说明示范性时序图400，其描绘在预充电循环及激活循环期间使用根据本发明的实施例的读出放大器300的信号转变。预充电循环是从时间T0到T4，且激活循环是从时间T4到至少时间T12。

在预充电循环期间，在时间T0处开始，字线WL可转变到非作用状态。在时间T0处，数字线DL 320及/DL 321可响应于ACT信号及RNL信号分别被设置为逻辑高电平(例如，VARY电压)及逻辑低电平(例如，GND电压)而保存来自先前激活阶段的读出数据状态。ISO0/ISO1信号可从先前激活阶段开始保持在作用状态中。响应于ISO0/ISO1信号处于作用状态中，可启用晶体管351、352以将数字线DL 320及/DL 321耦合到连线节点316、317。在时间T1处，AAGTEQ及AABLEQ信号可转变到作用状态且ACT信号及RNL信号可转变到VPCH电压(例如，VBLP电压)。响应于AAGTEQ及AABLEQ信号转变到作用状态，晶体管318及319可将来自全局电源总线350的VPCH电压耦合到连线节点316、317中的每一者，且响应于ISO0/ISO1信号保持在作用状态中以启用晶体管351、352，也将VPCH电压经由连线节点316、317耦合到数字线DL320及/DL 321。因此，在时间T1处开始，读出节点314及315、连线节点316、317以及数字线DL320及/DL 321可开始转变到VPCH电压。在一些实例中，可将VPCH电压设置为VBLP电压。

在时间T2处，AABLCP信号可转变到作用状态。响应于AABLCP转变到作用状态，可在准备进行阈值电压补偿操作时启用晶体管331、332以将连线节点316耦合到数字线/DL 321且将连线节点317耦合到DL 320。在时间T1与T3之间，读出节点314及315、连线节点316、317以及数字线DL 320及/DL 321可转变(例如，预充电)到VPCH电压。在时间T3处，ISO0/ISO1信号可转变到非作用状态。响应于ISO0及ISO1信号转变到非作用状态，隔离晶体管351及352可将连线节点317及316与数字线DL 320及/DL 321解耦。因此，在连线节点316、317以及数字线DL 320及/DL 321已转变(例如，预充电)到VPCH电压之后且在仍处于预充电阶段中时，隔离连线节点316、317与数字线DL 320及/DL 321以为阈值电压补偿阶段做准备。将ISO0/ISO1信号设置为非作用状态的时间可基于从将AAGTEQ及AABLEQ信号设置为作用状态的时间开始的延迟。因此，时间T1到时间T3可以是预配置延迟。所述延迟可基于允许读出节点314及315、连线节点316、317以及数字线DL 320及/DL 321预充电到VPCH电压的时间量。通过在预充电阶段期间将ISO0/ISO1信号设置为非作用状态，可缩短在激活阶段期间执行读出操作的时间，这可直接减小tRCD。

在时间T4处，读出放大器300可响应于激活命令ACT而转变到激活阶段。在激活阶段期间，读出放大器300可执行读出操作。读出操作可包含数个阶段，例如初始或待命阶段、补偿阶段、连线等化阶段及读出阶段。在初始阶段期间(例如，在图4的时序图400的时间T4到T5之间)，可将连线节点316及317预充电在VPCH电压下。举例来说，全局电源总线350可被供应有VPCH电压，且AABLCP信号以及AAGTEQ及AABLEQ信号可分别处于其作用状态中。因此，当处于初始阶段中时，可将数字线DL 320及/DL 321、读出节点314及315以及连线节点316及317中的每一者预充电到预充电电压VPCH。在一些实例中，VPCH电压可以是VBLP电压。VBLP电压可大约是VARY电压的一半。

在初始阶段之后，读出放大器300可进入阈值电压补偿阶段(例如，以执行阈值电压补偿操作)(例如，在图4的时序图400的时间T5与T6之间)，其中由VPCH电压(例如，VBLP电压)对数据线DL 320及/DL 321上的电压加偏压以补偿晶体管312与313之间的阈值电压差(例如，提供阈值电压补偿)。在补偿阶段期间，在时间T5处，在AAGTEQ及AABLEQ信号转变，ACT及RNL信号分别被设置为逻辑高电平(例如，VARY电压)及逻辑低电平(例如，GND电压)之后，可将AAGTEQ及AABLEQ信号设置到相应的非作用状态以停用晶体管318及319。AABLCP信号可保持在作用状态中以启用晶体管331及332，以将节点314及315分别耦合到连线节点317及316。另外，可将晶体管312的漏极与栅极耦合，且可将晶体管313的漏极与栅极耦合。在时间T6处，通过将AABLCP信号转变到非作用状态且将ACT及RNL信号转变到VPCH电压，可完成补偿阶段。转变到非作用状态的AABLCP信号可停用晶体管331及332且将节点314及315与连线节点317及316分别解耦。

在连线等化阶段期间(例如，在图4的时序图400的时间T7与T8之间)，可将连线节点317及316与数字线DL 320及/DL 321解耦，且可将连线节点317与316彼此耦合以将连线节点316与317之间的电压等化为VPCH电压。在此阶段期间，在时间T7处，AAGTEQ及AABLEQ信号可转变到作用状态。当AABLCP信号被设置为非作用状态时，晶体管332及331可将节点314及315与连线节点317及316解耦。当AAGTEQ及AABLEQ信号被设置为作用状态时，晶体管318及319可将来自全局电源总线350的VPCH电压耦合到连线节点316、317。当ISO0及ISO1信号被设置到非作用状态时，隔离晶体管351及352可将连线节点317及316与数字线DL 320及/DL 321解耦。在连线节点316及317被预充电到VPCH电压之后，可在时间T8处将AAGTEQ及AABLEQ信号设置到非作用状态以停用晶体管318及319。此外在连线等化阶段期间，在时间T7处，可将与读出操作相关联的字线WL(例如，图2的字线WL 260(0)-(N)或字线WL 261(0)-(N)中的任一者)设置到作用状态。在一些其它实例中，可在阈值电压补偿阶段期间激活字线WL。

在读出阶段期间(例如，在图4的时序图400的时间T9与T12之间)，读出放大器300可读出耦合到数字线DL 320或/DL 321的存储器单元的数据状态。在时间T9处，可将ISO0及ISO1隔离信号设置到作用状态。在时间T10处，可激活ACT信号及RNL信号且将其分别设置到逻辑高电平(例如，VARY电压)及逻辑低电平(例如，GND电压)。响应于ISO0及ISO1隔离信号转变到作用状态，ISO晶体管351可将数字线DL 320耦合到连线节点316且ISO晶体管352可将数字线/DL 321耦合到连线节点317。在读出阶段期间，接着在阈值电压补偿电压下执行读出及放大操作以使第二类型的晶体管312及313的响应平衡。举例来说，响应于存储器单元(例如，图2的存储器单元240(0)-(N)或存储器单元241(0)-(N)中的一者)通过其相应的存取装置(例如，图2的相应存取装置250(0)-(N)或存取装置251(0)-(N))耦合到数字线DL320或/DL 321，数字线DL 320与/DL 321之间形成电压差(例如，经由连线节点316及317)。因此，在时间T11处，当开始通过完全激活的RNL信号将第二类型的晶体管312、313的源极拉到接地且第二类型的晶体管312、313中的一者(其中栅极耦合到具有略微较高的电压的数字线DL 320或/DL 321)开始导通时，第二类型的晶体管312、313读出电压差。当通过数字线DL 320耦合到连线节点316的存储器单元存储高数据状态时，举例来说，晶体管313可开始导通。另外，当具有略微较低电压的连线节点317的电压通过导通的晶体管313降低时，另一晶体管312可不导通。因此，当隔离信号ISO0及ISO1处于作用状态中时，将略微较高及较低的电压放大到逻辑高电压及逻辑低电压。

在读出了存储器单元的数据状态且将读出节点314、315各自拉到ACT信号电压及RNL信号电压中的相应电压之后，可响应于读取命令执行读取。举例来说，在时间T12处，可激活(例如，响应于读取命令)CS信号，可将数字线DL 320及/DL 321(例如，在读出节点314及315处)耦合到LIO节点(LIOT及LIOB)，且可将数据输出提供到LIO节点。因此，可从所述LIO节点读出数据。在完成读取操作之后，在时间T13处，可将CS信号设置到非作用状态。过程可重新开始第二读出操作。

图5是根据本发明的实施例用于操作读出放大器的方法500的流程图，方法500包含隔离信号在预充电阶段期间转变到非作用状态。方法500可完全或部分地由以下装置执行：半导体装置100、解码器电路(例如，命令解码器125、行解码器130、列解码器140、存储器库BANK0-N的存储器单元阵列145的任何控制电路系统中的任一者、或其任何组合)及/或图1的读出放大器150、图2的读出放大器210、图3的读出放大器300或以上各项的组合。

方法500包含在510处，响应于在存储器处接收到预充电命令而转变到预充电阶段。可经由命令与地址总线(例如，图1的命令地址总线110)接收预充电命令。可在命令解码器(例如，图1的命令解码器125)处对预充电命令进行解码。预充电阶段可包含参考图4的时序图400在时间T0与T4之间、参考图6的时序图600在时间T0与T4之间、参考图7的时序图700在时间T0与T3之间所描述的一些或所有操作或其组合。

方法500可进一步包含在520处，在预充电阶段期间在第一时间处开始，将存储器的读出放大器的第一连线节点及第二连线节点预充电到预充电电压。读出放大器可包含图1的读出放大器150、图2的读出放大器210或图3的读出放大器300中的任一者。连线节点可包含图3的连线节点316或317。将读出放大器的第一连线节点及第二连线节点预充电可包含响应于均衡信号而激活读出放大器的晶体管以将连线节点耦合到预充电电压，诸如响应于AAGTEQ及AABLEQ信号转变到作用状态而激活图3的晶体管318及319以将VPCH电压耦合到连线节点316、317中的每一者。

方法500可进一步包含在530处，在预充电阶段期间在第一时间之后的第二时间处开始，将第一连线节点与第一数字线解耦且将第二连线节点与第二数字线解耦。第一数字线及第二数字线可对应于图1的BL或/BL、图2的数字线DL 220或/DL 221或图3的数字线DL320或/DL 321中的任一者。预充电电压可对应于图3的VPCH电压及/或VBLP电压、图6的VBLP电压或其组合。第一时间与第二时间之间的延迟基于将第一连线节点及第二连线节点预充电到预充电电压的时间。方法500可进一步包含在预充电阶段期间，将第一连线节点与第二数字线以及第二连线节点与第一数字线交叉耦合。

方法500可进一步包含在530处，响应于在第二时间之后接收到激活命令而从预充电阶段转变到激活阶段。可经由命令与地址总线(例如，图1的命令地址总线110)接收激活命令。可在命令解码器(例如，图1的命令解码器125)处对激活命令进行解码。激活阶段可包含参考图4的时序图400在时间T4与T11之间、参考图6的时序图600在时间T4与T11之间、参考图7的时序图700从时间T3开始所描述的一些或所有操作或其组合。

在一些实例中，方法500可包含：在激活阶段期间，执行阈值电压补偿操作以基于读出放大器的至少两个电路组件之间的阈值电压差对第一数字线及第二数字线加偏压；及在执行阈值电压补偿操作之后，读出存储器的耦合到第一数字线或第二数字线中的一者的存储器单元的数据状态。在一些实例中，读出放大器的至少两个电路组件可包含图3的晶体管312及313。存储器单元可响应于激活字线而耦合到数字线中的一个数字线。所述存储器单元可包含图1中所描绘的存储器单元或图2的存储器单元240(0)-(N)或241(0)-(N)中的任一者。存储器单元可经由存取装置(例如，图2的存取装置250(0)-(N)或251(0)-(N)中的任一者)耦合到数字线。

图6图解说明描绘根据本发明的实施例的读出放大器的操作的示范性时序图600，所述操作包含隔离信号ISO在预充电阶段期间转变到非作用状态。在一些实例中，时序图600可描绘半导体装置100及/或图1的读出放大器150、图2的读出放大器210、图3的读出放大器300中的任一者或其组合的操作。TCK及CKE信号可对应于图1的CK及CKE信号。CMD信号可对应于经由图1的命令与地址总线110接收到的命令信号。WL信号可对应于在图1的字线WL、图2的字线WL 260(0)-(N)及字线WL 261(0)-(N)上发射的电压。AABLCP、AABLEQ、AAGTEQ、ISO、ACT及RNL信号可对应于图3的AABLCP、AABLEQ、AAGTEQ、ISO0/ISO1、ACT及RNL信号。GUTA及GUTB节点可对应于连线节点316及317。数字线DL及/DL可对应于图1的位线BL及位线/BL、图2的数字线DL 220及/DL 221或图3的DL 320或/DL 321中的任一者。

读出放大器可经配置以在预充电阶段及激活阶段中操作。时序图600绘示与从时间T0到T4的预充电阶段相关联的预充电循环及与从时间T4到至少时间T11的激活阶段相关联的激活循环。

当时钟启用信号CKE是作用的时，可在时间T0处响应于预充电命令PRE而起始预充电阶段，预充电命令PRE是响应于时钟信号CK经由CMD信号接收到。在时间T0处开始响应于预充电命令PRE，字线WL可开始转变到非作用状态。也在时间T0处，数字线DL及/DL可响应于ACT信号及RNL信号分别被设置到逻辑高电平(例如，VARY电压)及逻辑低电平(例如，GND电压)而保存来自先前激活阶段的读出数据状态。ISO信号可从先前激活阶段开始保持在作用状态中。在时间T1处，AAGTEQ及AABLEQ信号可转变到作用状态，且ACT信号及RNL信号可转变到VBLP电压。响应于AAGTEQ及AABLEQ信号转变到作用状态，VBLP电压可耦合到GUTA及GUTB节点中的每一者，且响应于ISO信号保持在作用状态中，VBLP电压也可经由GUTA及GUTB节点耦合到数字线DL及/DL。因此，在时间T1处开始，GUTA及GUTB节点以及数字线DL及/DL可开始转变到VBLP电压。

在时间T2处，AABLCP信号可转变到作用状态。响应于AABLCP转变到作用状态，可将GUTA及GUTB节点分别与数字线/DL及DL交叉耦合，以准备进行阈值电压补偿操作。在时间T3处，ISO信号可转变到非作用状态。响应于ISO信号转变到非作用状态，可将GUTA及GUTB节点分别与数字线DL及/DL解耦。因此，在GUTA及GUTB节点以及数字线DL及/DL已转变(例如，预充电)到VBLP电压且当仍处于预充电阶段中时，可将GUTA及GUTB节点分别与数字线DL及/DL321隔离，以为阈值电压补偿阶段做准备。将ISO信号设置到非作用状态的时间可基于从AAGTEQ及AABLEQ信号被设置到作用状态的时间开始的延迟。因此，时间T1到时间T3可以是预配置延迟。延迟可基于允许GUTA及GUTB节点以及数字线DL及/DL预充电到VBLP电压的时间量。通过在预充电阶段期间所述将ISO信号设置到非作用状态，可缩短在激活阶段期间执行读出操作的时间，这可直接减小tRCD。

在时间T4处，读出放大器可响应于激活命令ACT而转变到激活阶段，所述激活命令ACT是响应于时钟信号CK经由CMD信号接收到。ACT命令可指示经由字线WL激活一行存储器单元。在激活阶段期间，读出放大器可执行读出操作。在时间T5处，AAGTEQ及AABLE信号可转变到非作用状态以起始阈值电压补偿阶段。在阈值电压补偿阶段期间，可基于读出放大器的晶体管之间的阈值电压差(例如，图3的晶体管312与313之间的阈值电压差)使数字线DL及/DL偏移。在阈值电压补偿阶段期间，GUTA节点可耦合到数字线/DL且GUTB节点可耦合到数字线DL。因此，GUTA及GUTB节点也可基于读出放大器的晶体管之间的阈值电压差而偏移。

在时间T6处，AABLCP信号可转变到非作用状态，指示阈值电压补偿阶段结束。响应于AABLCP信号转变到非作用状态，将GUTA节点可与数字线/DL解耦且将GUTB节点可与数字线DL解耦。在时间T7处，AABLEQ及AAGTEQ信号可转变到作用状态以起始连线等化阶段。在连线等化阶段期间，在时间T7与T8之间，读出放大器的GUTA及GUTB节点可耦合在一起且耦合到VBLP电压。数字线DL及/DL可基于读出放大器的晶体管之间的阈值电压差而保持偏移。在时间T8处，AABLEQ及AAGTEQ信号可转变到非作用状态以结束连线等化阶段。此外在时间T7处，可将字线WL设置到作用状态，这可允许字线WL开始充电到启用存取装置以将目标存储器单元耦合到数字线DL或/DL中的一者的电压。

在时间T9处，读出操作的读出阶段可开始。在读出阶段期间，ISO信号可转变到作用状态以将GUTA及GUTB节点分别耦合到数字线DL及/DL。在时间T10处，可激活读出放大器(例如，如由从共同的VBLP电压转变到相应的VARY及VGND电压的ACT及RNL信号所指示)。在时间T11处，GUTA及GUTB节点可基于耦合存储器单元的所读出的数据状态(例如，经由作用的字线WL耦合)而开始转变到相应的VARY及VGND电压。类似地，在时间T11处，数字线DL及/DL可基于耦合存储器单元的所读出的数据状态而开始转变到相应VARY及VGND电压。

在一些实例中，如果在时间T11之后经由命令总线接收到读取命令READ，那么可激活列选择(CS)信号(例如，响应于读取命令)，这可将数字线DL及/DL耦合到局部输入/输出(I/O)线以读出存储器单元的数据状态。

图7图解说明描绘根据本发明的实施例的读出放大器的操作的示范性时序图700，所述操作包含在预充电阶段期间隔离信号ISO转变到非作用状态。在一些实例中，时序图700可描绘图1的读出放大器150、图2的读出放大器210、图3的读出放大器300或其组合的操作。AABLCP、AABLEQ、AAGTEQ及ISO信号可对应于图3的AABLCP、AABLEQ、AAGTEQ及ISO0/ISO1信号。

读出放大器可经配置以在预充电阶段及激活阶段中操作。时序图700绘示与从至少时间T0到时间T3的预充电阶段相关联的预充电循的一部分以及与从时间T3到至少时间T5的激活阶段相关联的激活循环的一部分。

预充电阶段可已响应于先前接收到的预充电命令PRE而起始。ISO信号也可从激活阶段开始保持在作用状态中。在时间T0处，AAGTEQ及AABLEQ信号可转变到作用状态，且ACT信号及RNL信号可转变到VBLP电压。响应于AAGTEQ及AABLEQ信号转变到作用状态，VBLP电压可耦合到读出放大器的连线节点，且响应于ISO信号保持在作用状态中，VBLP电压也可经由连线节点耦合到数字线DL及/DL。因此，在时间T0处开始，连线节点以及数字线DL及/DL可开始转变到VBLP电压。

在T0与T1之间的某一时间，AABLCP信号可转变到作用状态。响应于AABLCP转变到作用状态，连线节点可与数字线/DL及DL交叉耦合以准备阈值电压补偿操作。

在时间T3处，读出放大器可响应于激活命令ACT而转变到激活阶段。如图7中所展示，描绘ISO信号的两个不同的实例性转变。时间T1处所展示的第一实例性转变发生在预充电阶段期间在从时间T0开始的延迟之后。时间T4处所展示的第二实例性转变响应于激活命令ACT发生在激活阶段期间。

在第一实例性转变中，ISO信号转变在时间T2处完成。将ISO信号设置为非作用状态的时间可基于AAGTEQ及AABLEQ信号被设置到作用状态的时间开始的延迟。因此，时间T0到时间T1可以是预配置延迟。延迟可基于允许连线节点以及数字线DL及/DL预充电到VBLP电压的时间量。

在第二实例性转变中，ISO信号转变在时间T5处完成。在第二实例中，由于在ISO信号被设置到非作用状态之后起始读出操作的阈值电压补偿阶段，因此阈值电压补偿阶段直到时间T5之后的某一时间才可开始。反之，在ISO信号在预充电阶段期间的第一实例性转变中，阈值电压补偿阶段可在接收到激活命令ACT之后立即开始，这也可将读出操作的其它后续阶段移动到较早的时间，且减小tRCD。在此实例中，tRCD可被减小高达在时间T3处接收到激活命令ACT与在T5处ISO信号完成转变之间的时间差。因此，通过在预充电阶段期间将ISO信号设置到非作用状态，可缩短在激活阶段期间执行读出操作的时间，这可直接减小tRCD。

时序图400、600及700示范性地图解说明各种所描述实施例的操作。尽管时序图400、600及700描绘了所包含信号的信号转变的特定布置，但所属领域的技术人员将认识到，可在不背离本发明的范围的情况下在不同的情境中包含额外或不同的转变。此外，对时序图400、600及700中表示的信号的量值的描绘并不成比例，且代表性时序是时序特性的说明实例。

尽管已在某些优选实施例及实例的上下文中揭示了本发明，但所属领域的技术人员将理解，本发明超出具体揭示的实施例延伸至其它替代实施例及/或对本发明及其明显修改及等效内容的使用。另外，所属领域的技术人员基于本发明将容易明了在本发明范围内的其它修改。还预期，可对实施例的具体特征及方面进行各种组合或子组合，且其仍属于本发明的范围内。应理解，所揭示实施例的各种特征及方面可彼此组合或替代以形成所揭示发明的不同模式。因此，意欲本文中所揭示的本发明内容中的至少一些的范围不应由上文所描述的特定的所揭示实施例限制。