阅读说明：本技术 用于多芯片封装（mcp）的可旋转架构 (Rotatable architecture for multi-chip package (MCP) ) 是由 A·侯赛因 A·那拉马尔普 S·苏巴雷迪 于 2019-05-29 设计创作，主要内容包括：本发明公开了一种多芯片封装器件,其可以包括具有第一集成电路的第一集成电路管芯,使得第一集成电路可以包括设置在第一集成电路管芯的第一侧上的第一多个端口和设置在第一集成电路管芯的第二侧上的第二多个端口。多芯片封装器件还可以包括第二集成电路管芯,使得第二集成电路可以包括设置在第二集成电路管芯的第三侧上的第三多个端口。当第一集成电路与第一集成电路管芯的第一侧相邻放置时,第一集成电路可以与第二集成电路的第一侧通信,并且当第一集成电路与第二侧相邻放置时,第一集成电路可以与第一集成电路管芯的第二侧通信。(A multi-chip package device may include a first integrated circuit die having a first integrated circuit such that the first integrated circuit may include a first plurality of ports disposed on a first side of the first integrated circuit die and a second plurality of ports disposed on a second side of the first integrated circuit die. The multi-chip package device may also include a second integrated circuit die such that the second integrated circuit may include a third plurality of ports disposed on a third side of the second integrated circuit die. The first integrated circuit may communicate with a first side of the second integrated circuit when the first integrated circuit is positioned adjacent to the first side of the first integrated circuit die, and the first integrated circuit may communicate with a second side of the first integrated circuit die when the first integrated circuit is positioned adjacent to the second side.)

用于多芯片封装(MCP)的可旋转架构

技术领域

本公开涉及用于支持包括可编程逻辑的不同管芯的集成电路管芯上的适合的通道组块。

背景技术

本部分旨在向读者介绍可能与在下文中描述和/或受权利要求保护的本公开的各个方面相关的本领域技术的各个方面。认为这种论述有助于为读者提供背景信息以便于更好地理解本公开的各个方面。因此，应当理解，这些文字描述要在这个意义上阅读，并且不是作为对现有技术的承认。

集成电路器件用于许多电子系统中。计算机、手持设备、便携式电话、电视、工业控制系统、机器人和电信网络——仅举几例——都使用集成电路器件。可以使用光刻技术形成集成电路器件，所述光刻技术将电路图案化到衬底晶片上，衬底晶片被切割以形成多个(通常等同的)个体集成电路管芯。每个集成电路管芯可以包括许多不同部件，例如可编程逻辑织构、数字或模拟信号传输电路、数字信号处理电路、专用数据处理电路、存储器等等。

通常，不同部件可以基于不同的基础技术。于是，可以将不同管芯用于不同部件的每一组。例如，诸如现场可编程门阵列(FPGA)织构的可编程逻辑织构可以设置在主管芯上，而与FPGA通信的高速收发器可以移动到芯片外，到一个或多个第二管芯上。然而，当多个第二管芯连接在主管芯的不同侧上时，根据这些第二管芯连接到主管芯的哪一侧，可能存在不同的第二管芯配置。例如，连接在主管芯的右侧上的第二管芯可能无法连接到主管芯的左侧。此外，如果具有“右侧”配置的第二管芯被无意地放置在主管芯的左侧上(或反之)，则第二管芯可能无法与主管芯一起操作。

具体实施方式

下文将描述一个或多个具体实施例。为了提供这些实施例的简要描述，说明书中未描述实际实施方式的所有特征。可以认识到，在任何这种实际实施方式的开发中，像任何工程学或设计项目中那样，必须要做出许多实施方式特定的决策以实现开发者的特定目标，例如符合可能根据不同实施方式而变化的系统相关和事务相关的约束。此外，可以认识到，这种开发工作有可能复杂且耗时，但是对于受益于本公开的本领域普通技术人员而言，其仍将是设计、加工和制造的常规工作。

多芯片系统可以被表示为独立集成电路管芯的2.5D系统，其可以以有效的方式在彼此之间传送信号。在2.5D布置中，管芯之间可用的连接的数量可以能少于在多个管芯是单个单片集成电路管芯的部分的情况下可用的连接数。然而，将集成电路管芯分离，而不是将其组合成单个单片集成电路管芯的原因有很多。具体而言，诸如高速收发器中使用的模拟技术的一些技术可能不像诸如可编程逻辑器件(PLD)的可编程织构(例如现场可编程门阵列(FPGA)织构)的其它电路那样容易缩放到更新的光刻技术。记住这一点，高速多芯片封装FPGA器件可以包括与FPGA织构通信的高速收发器，并且收发器包括用于与FPGA织构的左边缘通信的左侧收发器瓦片(例如，被定向为连接到FPGA管芯的左侧)和/或用于与FPGA织构的右边缘通信的右侧收发器瓦片(例如，定向以连接到FPGA管芯的右侧)。虽然本公开将主要使用FPGA管芯和收发器管芯的示例，但是本公开的系统和方法可以应用于任何适合的集成电路器件。实际上，本公开的系统和方法可以包括可以接受通往第二管芯的右侧和/或左侧连接的任何适合的第一管芯，该第二管芯可以旋转以与右侧连接或左侧连接接口连接。仅举几例，但不限于特定类型的管芯，第一管芯和/或第二管芯可以表示例如处理器、存储器、收发器、诸如FPGA的可编程逻辑器件或***器件。

利用用于FPGA织构和收发器的独立管芯的示例以促进一个管芯上的FPGA织构与第二管芯上的收发器之间的通信，FPGA可以包括与包含通道的收发器组块的高速收发器瓦片接口连接的左边缘和右边缘。在一个管芯上的FPGA与不同管芯上的收发器瓦片通信的一些架构布置中，具有某一布置或取向的特定收发器瓦片用于与FPGA织构的左边缘通信，并且另一个收发器瓦片用于与FPGA织构的右边缘通信。因而，由于收发器瓦片被定向为针对左边缘和右边缘，因此为每侧的收发器瓦片使用单独的流片(tape-out)。由于FPGA织构管芯和收发器瓦片上的共同元件未以相同方式定位，左侧收发器瓦片和右侧收发器瓦片的流片不可旋转。由于瓦片不可旋转并且为每侧的收发器瓦片使用单独的流片，因此每个流片具有其自身相应的光掩模成本。如这里使用的，通道也可以被描述为促进跨FPGA织构管芯、收发器瓦片等通信的端口。在一些实施例中，这里使用的辅助通道和数据通道应该被理解为也是在端口之间发射或接收时形成通信通道的辅助端口和数据端口。

考虑到以上内容，收发器瓦片可以包含收发器组块，并且收发器通道可以分组到这些收发器组块中。每个组块可以具有某些(例如，X)数量的通道，并且可以包括各种通道类型，例如数据通道和/或辅助通道。辅助通道可以用于通过FPGA的可以用于器件配置的安全设备管理器(SDM)、收发器的可以用于配置收发器通路以符合各种输入和输出协议的子系统管理器(SSM)等来实现FPGA与收发器之间的通信。例如，16个收发器通道可以被配置为用于各种功能，例如***部件互连快速(PCIe)x16端点、4个接合的以太网端点、或串行(例如，JESD204b标准)接口连接的16个通道。在该情况下，如果辅助通道终止在SSM，则可能没有与辅助通道相对应的收发器通道。然而，通过以本文描述的方式添加辅助通道，辅助通道可以提供FPGA和收发器之间的通信，以及实现两个或更多个收发器之间的通信。数据通道可以用于传输在收发器通道上接收的数据以发送到相对应的可配置FPGA织构。因而，数据通道可以与收发器瓦片中的收发器通道一一对应。

当分离管芯时，左侧管芯或收发器瓦片可以包含被定向为与FPGA的左侧接口连接的通道配置，而右侧管芯或收发器瓦片可以包含与右侧唯一兼容的通道配置。可以基于通道组块内的通道配置来确定左或右收发器瓦片的兼容性，使得在右侧瓦片被旋转到用于左侧瓦片的情况下，右侧瓦片中的通道类型的位置可能不在相同位置，并且因此，右侧瓦片中的通道类型的位置可能无法与在被不同地定位或定向的情况下可以与收发器瓦片通信的相同FPGA的不同边缘通信。考虑到这一点，可旋转收发器瓦片可以允许相同的瓦片用于FPGA的右边缘和左边缘两者。

例如，可以通过使用可旋转收发器瓦片来实现将左侧收发器瓦片用作右侧收发器瓦片的能力，这可以通过增加通道能力或改变收发器瓦片的收发器组块内的通道位置来实施。可能需要保持可以用于FPGA的多个边缘的可旋转收发器瓦片，因为收发器瓦片相同的流片和光掩模可以用于两侧。流片是集成电路或印刷电路板在被发送以用于制造之前的设计过程的最终结果。具体而言，流片是将电路的光掩模的图形设计发送到制造设施的点。光刻光掩模是用于创建集成电路的层图案。如上所述，一些类型的电路架构为左侧收发器瓦片和右侧收发器瓦片中的每者使用单独的流片，并且因此使用具有单独的相应成本的单独的光掩模。给定这些类型的架构，右侧收发器瓦片不能被旋转并用于左侧收发器瓦片，因为存在通道类型不匹配。.

为了能够有效使用收发器瓦片，收发器瓦片可以被配置为使得它们可以旋转并用于与单独管芯上的FPGA织构的不同边缘(例如，右、左、顶部和底部)通信。例如，在一个实施例中，修改通道位置或能力可以允许收发器瓦片是可旋转的并与不同类型的收发器接口连接。结果，用于制造一种瓦片设计的光掩模成本，而不是为每个左侧和右侧收发器瓦片制造两个单独的设计的生产成本。

通过介绍，图1示出了示例性集成电路(IC)系统10，其包括连接到任何适当数量的第二集成电路(IC)管芯14的第一集成电路(IC)管芯12。第一IC管芯12和第二IC管芯14可以通过任何适合的导电桥而连接或者通过第一IC管芯12和第二IC管芯14之间的直接连接而连接，所述导电桥例如硅桥34或设置在衬底中的桥结构(例如，英特尔公司的嵌入式多管芯互连桥(EMIB))。第一IC管芯12和第二IC管芯14可以是任何适合的集成电路器件。在一个示例中，第一IC管芯12可以是包括诸如现场可编程门阵列(FPGA)的可编程逻辑织构的集成电路器件，并且第二IC管芯14可以是高速收发器。虽然下面提供的示例可以将第一IC管芯12称为FPGA并且将第二IC管芯14称为高速收发器瓦片，但是其它类型的集成电路器件可以受益于本公开。这些可以包括数字处理电路、中央处理单元(CPU)子系统、并行输入/输出(I/O)卸载、数字信号处理(DSP)阵列等。

IC系统10可以受益于有效率地为耦合到FPGA(例如，图1的第一IC管芯12)的对应边缘的左侧和右侧收发器瓦片使用相同的收发器瓦片(例如，第二IC管芯14)，如图3所示。这样一来，收发器瓦片可以以可旋转的方式发展，该方式可以是高效且兼容的，以便可互换地用于FPGA的左边缘和右边缘。

FPGA可以经由逻辑接口桥(IB)32通过硅桥34的物理芯片到芯片互连而连接到收发器瓦片，该逻辑接口桥(IB)32控制信号被发送和接收的方式。亦即，如本文使用的，接口桥32表示FPGA和收发器瓦片之间的逻辑连接。接口桥32处理硅桥34的物理芯片到芯片互连之间的信号传输。

现在参考图2，图2示出了图1的IC系统10沿切线1-1的示意性截面图。如图2中所示，硅桥34可以是内插器(如所示)，或者可以是设置在衬底上的任何其它适合的硅桥(例如，诸如英特尔公司的嵌入式多管芯互连桥(EMIB)的互连桥)。在其它示例中，第一IC管芯12和第二IC管芯14可以通过堆叠的形式彼此直接连接。在图2所示的示例中，硅桥34表示使用焊球38的球栅阵列(BGA)的内插器，其可以电连接到其它电路，诸如印刷电路板(PCB)(未示出)。第一IC管芯12和第二IC管芯14之间的物理互连通过相对应的相应互连点32(这里采用微凸块的形式)而发生，其通过硅桥34内的芯片到芯片互连40而彼此耦合。

应当理解，图2表示使用硅桥34来连接第一IC管芯12和第二IC管芯14的2.5D布置。在其它实施例中，第一IC管芯12和第二IC管芯14可以以3D布置被连接，其中，互连点32可以直接连接到另一IC。例如，第二IC管芯14可以堆叠在第一IC管芯12的顶部上，并且互连点32可以直接连接到第一IC管芯12上的相对应的互连结构。

如前所述，右侧收发器瓦片(例如，第二IC管芯14)可以包括具有被定向在180度的多个通道的至少一个收发器组块，其包括各种通道(例如，数据通道和辅助通道)，并且所述通道被定位为使得收发器瓦片可以耦合到FPGA(例如，第一IC管芯12)的对应边缘。为了为左侧收发器瓦片使用相同的设计，创建了新的流片和光掩模，以允许与FGPA的右边缘兼容。通过向不同的收发器组块通道增加多个通道能力，通道组块以及收发器瓦片变得可旋转。可旋转瓦片可以用于与FPGA的右边缘和左边缘通信。收发器组块通道的配置可以包括将辅助通道增加到所有数据通道以用于偶数或奇数数量的通道配置，将辅助通道增加到顶部和底部数据通道以用于偶数或奇数数量的通道配置，或将辅助通道增加到中间数据通道以用于偶数或奇数数量的通道配置。在这些设计配置中将辅助通道能力增加到数据通道可以允许收发器瓦片适应性，使得相同的设计可以用于左侧和右侧收发器瓦片。此外，尽管以下描述中的一些描述了左侧收发器瓦片的收发器组块和右侧收发器瓦片的收发器组块，其代表特定实施例，应当注意，本文描述的器件可以用在单个收发器瓦片上，并且在收发器瓦片的任一侧上具有匹配的收发器组块通道配置，使得瓦片可以用于与FPGA织构的任一侧(例如，右边缘和左边缘)通信而不旋转。

为了帮助例示，图3中示出了左侧收发器瓦片19和右侧收发器瓦片18的收发器组块通道的不可旋转架构的详细视图的方框图50。具体而言，方框图50示出了被定位成与FPGA 16的相应边缘通信的右侧收发器瓦片18和左侧收发器瓦片19(例如，其可以是第二IC管芯14的部分)的取向。在一些实施例中，右侧收发器瓦片18和左侧收发器瓦片19的收发器组块20、22可以包含多个数据通道和一个辅助通道。如所示，在一个特定实施例中，一个辅助通道可以被定位为右侧和左侧收发器瓦片18、19的收发器组块20、22的底部通道。尽管设计和配置看起来是相同的，但是右侧和左侧收发器瓦片18、19与FPGA 16的相对边缘通信。

例如，如所示，旋转包含要用于FPGA 16的左边缘26的右侧收发器组块20的右侧收发器瓦片18，将右侧收发器瓦片18的辅助通道定位在右侧收发器组块20的顶部。因此，简单地旋转右侧收发器瓦片18不允许与FPGA16的左边缘26进行兼容通信，因为通道兼容性30存在不匹配。如图4所示，修改诸如右侧收发器瓦片18的右侧收发器组块20的收发器组块中的通道的类型和定位，并且将FPGA 16的对应边缘(例如，右边缘24和左边缘26)修改为对应于修改的收发器瓦片15，可以允许收发器瓦片15旋转并用作左侧收发器瓦片19或右侧收发器瓦片18，并且无论两个管芯(例如，FPGA 16和收发器瓦片15的位置如何，都允许两个管芯)之间的通信。

考虑到以上内容，图4的方框图55示出了根据本公开的实施例的可旋转收发器瓦片15，其将辅助能力结合到所有数据通道中。无论收发器组块20、22中的通道数量(例如，偶数或奇数)如何，每个数据通道可以包括辅助能力。类似地，FPGA 16通道配置也可以被修改为对应于包含收发器组块20、22的第二IC电路管芯14。

由于每个通道包括辅助和数据能力，因此包含在位于FPGA 16的右侧的可旋转收发器瓦片15中的右侧收发器组块20可以被旋转以在FPGA 16的左侧上使用。因此，在所有通道中具有数据和辅助通道能力的可旋转收发器瓦片15可以向左旋转并允许与FPGA 16的左边缘26的兼容通信，因为存在通道兼容性30匹配以允许两个管芯之间的通信。

此外，将辅助通道或辅助能力结合到顶部和底部通道中可以是用于促进可旋转收发器瓦片15的另一实施例，如图5的方框图60中所示。如该实施例中所描绘的，设置在FPGA16的右侧上的可旋转收发器瓦片15的顶部和底部通道可以包括辅助通道或包括辅助能力，而其余中间通道可以是数据通道。该配置中的通道数量可以并入到收发器组块20、22中的通道的偶数或奇数数量中。

由于顶部和底部通道可以是辅助通道或包括辅助能力而中间通道是数据通道，因此设置在FPGA 16的右侧上的可旋转收发器瓦片15可以被旋转以在FPGA 16的左侧上使用。因此，具有这种配置的可旋转收发器瓦片15可以被旋转到左侧并且允许与FPGA 16的左边缘26的兼容通信，因为存在通道兼容性30匹配。

此外，图6的方框图65描绘了根据本公开的实施例的可旋转收发器瓦片15，其包括中间通道，该中间通道具有辅助通道或包括辅助能力，而其余通道可以是数据通道。类似地，可以修改FPGA 16的通道配置以对应于包含收发器组块20、22的收发器瓦片15，以允许两个管芯之间的通信。因此，该配置中的通道的数量可以例证可旋转收发器瓦片15的收发器组块中的通道的奇数数量。然而，该配置也可以在具有偶数数量的通道的可旋转收发器瓦片15的收发器组块中实施。亦即，包括偶数数量的通道的收发器瓦片15和FPGA 16可以使用中间通道(例如，适合的偶数)作为辅助通道或包括辅助能力，同时使用顶部和底部通道作为数据通道，从而使收发器瓦片15和FPGA 16可旋转。这样，中间通道(例如，一个或多个)可以是辅助通道或包括辅助能力以促进管芯的可旋转性。

由于中间通道可以是辅助通道或包括辅助能力，所以收发器瓦片15的收发器组块可以从FPGA 16的右侧旋转以在FPGA 16的左侧上使用。因此，具有辅助中间通道的收发器瓦片15可以向左旋转并允许与FPGA 16的左边缘26的兼容通信，因为存在通道兼容性30匹配以允许两个管芯之间的通信。

考虑所讨论的可旋转收发器瓦片15的实施方式，图7中示出了图1的集成系统10的方框图，其示出了根据本公开的一个实施例的FPGA 16(例如，图1的第一IC管芯12)和可旋转收发器瓦片15(例如，图1的第二IC管芯14)。如前所述并且如所示，第一IC管芯12和第二IC管芯14可以通过设置在衬底上的诸如EMIB 34的桥结构连接。

如所公开的，可旋转的第二IC管芯14(例如，收发器瓦片15)可以允许使用相同的瓦片来与第一IC管芯12(例如，FPGA 16)的不同边缘通信。在一些实施例中，第一IC管芯12可以是FPGA 16，并且第二IC管芯14可以是收发器瓦片15，并且重新定位或增加通道能力(例如，辅助通道)可以允许有效率地使用相同的收发器瓦片15来与FPGA 16的不同边缘通信。由于相同的收发器瓦片15可以被旋转并用于与FPGA 16的两个边缘通信，因此可以仅发送收发器瓦片的一个设计或光掩模以用于制造，以促进各种FPGA 16之间的通信。

因此，图8中的集成系统10的方框图示出了组装在封装衬底上的第一IC管芯12和可旋转的第二IC管芯14。如所示，左侧和右侧第二IC管芯14是相同的。根据本公开的实施例，集成系统10可以是高速多芯片封装FPGA器件。因此，可旋转收发器瓦片15可以适用于FPGA 16的不同织构边缘。此外，可以降低有效且自适应的可旋转收发器瓦片和整个封装衬底的相应成本。

因此，所公开的实施例中的一个或多个可以单独地或以组合方式提供一种或多种技术效果，包括提高实施高速多芯片封装FPGA器件的效率。具体而言，所公开实施例可以允许可以在FPGA 16织构的任一侧上使用的可旋转收发器瓦片15。例如，收发器瓦片15可以包含具有诸如辅助和数据通道的多个通道的收发器组块20、22，并且可以重新定位或增加辅助通道或辅助能力。通过将所有通道用作数据和辅助通道，将辅助通道或辅助能力定向在顶部和底部通道而中间通道可以是数据通道，或将辅助通道或能力定向在中间通道中而所有其它通道可以是数据通道，可以实现可旋转功能。通过这种方式，本文描述的技术使收发器瓦片15可旋转。可旋转功能允许收发器瓦片15兼容并用于FPGA 16织构的两个边缘，因此，提高了整个高速多芯片封装FPGA器件的效率，同时降低了相关联的生产成本。

本公开的方法和器件可以并入任何适合的电路中。例如，方法和器件可以并入到许多类型的器件中，诸如微处理器或其它集成电路。示例性集成电路包括可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)、现场可编程逻辑阵列(FPLA)、电可编程逻辑器件(EPLD)、电可擦除可编程逻辑器件(EEPLD)、逻辑单元阵列(LCA)、现场可编程门阵列(FPGA)、专用标准产品(ASSP)、专用集成电路(ASIC)和微处理器，仅举几例。

本文提出并要求保护的技术被引用并应用于实际性质的材料对象和具体示例，其显然改进了本技术领域，并且因此不是抽象的、无形的或纯理论的。此外，如果附加到本说明书末尾的任何权利要求包含被指定为“[用于[执行][功能]……的装置”或“用于[执行][功能]……的步骤”的一个或多个要素，则这种要素旨在根据35U.S.C.112(f)进行解释。然而，对于包含以任何其它方式指定的元素的任何权利要求，这种要素不应根据35U.S.C.112(f)进行解释。

尽管本公开中阐述的实施例可能容易得到各种修改和替代形式，但已经通过示例的方式在附图中示出并且已经在本文中详细描述了具体实施例。然而，应当理解，本公开并非意在限于公开的特定形式。本公开要覆盖落在由以下所附权利要求定义的本公开的精神和范围内的所有修改、等同物和替代物。

本公开的示例性实施例

以下带编号的条款定义了本公开的某些示例性实施例。

条款1、

一种多芯片封装器件，包括：

第一集成电路管芯，其包括：

设置在所述第一集成电路管芯的第一侧上的第一多个端口；以及设置在所述第一集成电路管芯的第二侧上的第二多个端口；以及

第二集成电路管芯，其包括设置在所述第二集成电路管芯的第一侧上的第三多个端口，其中，当所述第一集成电路管芯的第一侧与所述第二集成电路管芯的第一侧相邻放置时，所述第二集成电路管芯被配置为经由所述第三多个端口和所述第一多个端口与所述第一集成电路通信，并且其中，当所述第一集成电路管芯的第二侧与所述第二集成电路管芯的第一侧相邻放置时，所述第二集成电路管芯被配置为经由所述第三多个端口和所述第二多个端口与所述第一集成电路管芯通信。

条款2、

根据条款1所述的多芯片封装器件，其中，所述第三多个端口被配置为使得所述第二集成电路管芯能够与所述第一集成电路管芯的所述第一多个端口或所述第一集成电路管芯的所述第二多个端口通信。

条款3、

根据条款1所述的多芯片封装器件，其中，所述第一集成电路管芯包括现场可编程门阵列(FPGA)。

条款4、

根据条款3所述的多芯片封装器件，其中，所述第二集成电路管芯包括收发器。

条款5、

根据条款4所述的多芯片封装器件，其中，所述第一集成电路管芯的所述第一多个端口、所述第一集成电路管芯的所述第二多个端口和所述第二集成电路管芯的所述第三多个端口被配置为经由一个或多个数据通道和一个或多个辅助通道而通信。

条款6、

根据条款5所述的多芯片封装器件，其中，所述一个或多个辅助通道被配置为在所述FPGA和所述收发器之间发射和接收数据、在所述收发器和不同的收发器之间发射和接收数据、或者在所述FPGA和所述收发器之间以及所述收发器和不同的收发器之间发射和接收数据。

条款7、

根据条款1所述的多芯片封装器件，其中，所述第一多个端口、所述第二多个端口和所述第三多个端口中的每者被配置为经由一个或多个数据通道和一个或多个辅助通道而通信，并且其中，所述一个或多个数据通道和所述一个或多个辅助通道被配置为使得所述第二集成电路管芯能够经由所述第一多个端口中的每者或所述第二多个端口中的每者而与所述第一集成电路管芯通信。

条款8、

根据条款1所述的多芯片封装器件，其中，所述第一多个端口、所述第二多个端口和所述第三多个端口被配置为分别经由第一组辅助通道、第二组辅助通道和第三组辅助通道而通信，并且其中，所述第三组辅助通道被配置为使得所述第二集成电路管芯能够经由所述第一多个端口或所述第二多个端口中的一个或多个中间端口而与所述第一集成电路管芯通信。

条款9、

根据条款8所述的多芯片封装器件，其中，所述一个或多个中间端口包括第一偶数端口，并且其中，所述第一多个端口包括第二偶数端口。

条款10、

根据条款1所述的多芯片封装器件，其中，所述第一多个端口、所述第二多个端口和所述第三多个端口被配置为分别经由第一组辅助通道、第二组辅助通道和第三组辅助通道而通信，并且其中，所述第三组辅助通道被配置为使得所述第二集成电路管芯能够经由所述第一多个端口、所述第二多个端口和所述第三多个端口的顶部端口和底部端口而与所述第一集成电路管芯通信。

条款11、

一种集成电路管芯，包括：

设置在所述集成电路管芯的第一侧上的第一多个端口，其中，所述集成电路管芯的第一侧被配置为经由附加集成电路管芯的第二侧或所述附加集成电路管芯的第三侧与所述附加集成电路管芯通信，其中，所述附加集成电路管芯包括设置在所述附加集成电路管芯的第二侧上的第二多个端口和设置在所述附加集成电路管芯的第三侧上的第三多个端口，并且其中，当所述集成电路管芯定向在第一方向上或当所述集成电路管芯定向在对应于所述集成电路管芯相对于所述第一方向旋转180度的第二方向上时，所述第一多个端口、所述第二多个端口和所述第三多个端口中的每者的一部分被配置为经由一个或多个辅助通道进行通信，并且被定位成使得所述第一多个端口可以与所述第二多个端口和所述第三多个端口接口连接。

条款12、

根据条款11所述的集成电路管芯，其中，所述第一多个端口、所述第二多个端口和所述第三多个端口中的每者的所述部分定位在所述第一多个端口、所述第二多个端口和所述第三多个端口的中间。

条款13、

根据条款11所述的集成电路管芯，其中，所述第一多个端口、所述第二多个端口和所述第三多个端口中的每者的所述部分定位在所述第一多个端口、所述第二多个端口和所述第三多个端口的至少两个外端上。

条款14、

根据条款11所述的集成电路管芯，其中，所述第一多个端口、所述第二多个端口和所述第三多个端口的附加部分被配置为经由一个或多个数据通道而通信。

条款15、

根据条款11所述的集成电路管芯，其中，所述第一多个端口、所述第二多个端口和所述第三多个端口中的每者包括奇数端口，并且其中，所述第一多个端口、所述第二多个端口和所述第三多个端口的所述部分包括一个端口，并且其中，所述一个或多个辅助通道对应于来自所述第一多个端口、所述第二多个端口和所述第三多个端口的中间的通信。

条款16、

根据条款11所述的集成电路管芯，其中，所述第一多个端口、所述第二多个端口和所述第三多个端口中的每者包括第一偶数端口，并且其中，经由所述一个或多个辅助通道的通信包括第二偶数端口。

条款17、

根据条款11所述的集成电路管芯，其中，所述集成电路管芯经由一个或多个互连点而物理连接到所述附加集成电路管芯，并且其中，所述一个或多个互连点包括一个或多个微凸块。

条款18、

一种多芯片封装器件，包括：

第一集成电路管芯，其包括设置在所述第一集成电路管芯的第一侧上的第一多个端口和设置在所述第一集成电路管芯的第二侧上的第二多个端口，或者这两者；以及

第二集成电路管芯，其包括设置在所述第二集成电路管芯的第一侧上的第三多个端口，其中，所述第一集成电路管芯被配置为经由所述第一集成电路管芯的第一侧或第二侧与所述第二集成电路管芯的第一侧通信，其中，所述第一多个端口、所述第二多个端口和所述第三多个端口中的每者被配置为经由至少一个辅助通道而通信，所述辅助通道经由所述第一多个端口、所述第二多个端口和所述第三多个端口的顶部端口和底部端口形成。

条款19、

根据条款16所述的多芯片封装器件，其中，所述第一多个端口、所述第二多个端口和所述第三多个端口中的每者被配置为经由一个或多个数据通道、经由所述第一多个端口、所述第二多个端口和所述第三多个端口的一部分而通信，其中，所述部分定位在所述第一多个端口、所述第二多个端口和所述第三多个端口的所述顶部端口和所述底部端口之间。

条款20、

根据条款16所述的多芯片封装器件，其中，所述第一侧和所述第二侧设置在所述第一集成电路管芯的相对侧上。