阅读说明：本技术 集成电路器件和集成电路单元的布局图生成方法 (Integrated circuit device and method for generating layout of integrated circuit unit ) 是由 陈建盈 鲁立忠 田丽钧 郭大鹏 于 2019-05-29 设计创作，主要内容包括：生成IC单元的布局图的方法包括通过以下步骤限定所述单元的边界的边界凹槽：所述边界的第一部分沿着第一方向延伸；所述边界的第二部分在垂直于所述第一方向的第二方向上远离所述第一部分延伸,所述第二部分与所述第一部分是连续的；以及所述边界的第三部分在所述第二方向上远离所述第一部分延伸,所述第三部分与所述第一部分是连续的。通过所述有源区在与所述第二方向相反的第三方向上远离所述第一部分延伸将有源区定位在所述单元中。所述布局图存储在非暂时性计算机可读介质中。本发明的实施例还提供了集成电路(IC)器件。(A method of generating a layout of an IC cell includes defining a boundary recess of a boundary of the cell by: a first portion of the boundary extending along a first direction; a second portion of the boundary extending away from the first portion in a second direction perpendicular to the first direction, the second portion being continuous with the first portion; and a third portion of the boundary extending away from the first portion in the second direction, the third portion being continuous with the first portion. An active region is positioned in the cell by the active region extending away from the first portion in a third direction opposite the second direction. The map is stored in a non-transitory computer readable medium. Embodiments of the invention also provide Integrated Circuit (IC) devices.)

集成电路器件和集成电路单元的布局图生成方法

技术领域

本发明的实施例一般地涉及半导体技术领域，更具体地，涉及集成电路器件和集成电路单元的布局图生成方法。

背景技术

集成电路(IC)通常包括大量半导体器件，也称为IC器件。表示IC器件的一种方法是被称为布局图或者IC布局图的平面图。IC布局图是分等级的并且包括根据IC器件的设计规范执行高级功能的模块。模块通常由可以包括标准单元和自定义单元(自定义单元)的单元组合构建而成，其中，每个模块包括一个或多个半导体结构。

单元被配置为提供通常由晶体管执行的普通的、低级功能，其中，该晶体管基于与有源区交叉的栅极区域，该有源区有时称为氧化物定义(OD)区域。单元的元件布置在单元边界内并且通过互连结构电连接至其他单元。

发明内容

根据本发明的一方面，提供了一种生成集成电路(IC)单元的布局图的方法，所述集成电路布局图存储在非易失性计算机可读介质上，所述方法包括：通过以下步骤限定所述单元的边界的边界凹槽：所述边界的第一部分沿着第一方向延伸；所述边界的第二部分在垂直于所述第一方向的第二方向上远离所述第一部分延伸，所述第二部分与所述第一部分是连续的；以及所述边界的第三部分在所述第二方向上远离所述第一部分延伸，所述第三部分与所述第一部分是连续的；以及通过所述有源区在与所述第二方向相反的第三方向上远离所述第一部分延伸将有源区定位在所述单元中。

根据本发明的另一方面，提供了一种生成集成电路(IC)的布局图的方法，所述集成电路布局图存储在非易失性计算机可读介质上，所述方法包括：通过以下方式使所述集成电路布局图中的第一单元与第二单元邻接：所述第一单元的边界突出件配合在所述第二单元的边界凹槽内，以及使所述集成电路布局图的第一栅极区域与所述边界突出件交叉并与所述第二单元的第一有源区交叉。

根据本发明的又一方面，提供了一种集成电路(IC)器件，包括：多个有源区，所述多个有源区中的每个有源区在第一方向上延伸；以及第一栅极结构，在垂直于所述第一方向的第二方向上延伸，所述第一栅极结构位于所述多个有源区的每个有源区上方；其中，所述多个有源区的第一有源区位于所述多个有源区第二有源区和所述多个有源区的第三有源区之间，所述第一栅极结构位于所述多个有源区的所述第一有源区的边缘上方，以及所述多个有源区的所述第二有源区和所述多个有源区的所述第三有源区中的每个延伸穿过所述第一栅极结构。

附图说明

当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。

图1是根据一些实施例的生成IC的布局图的方法的流程图。

图2示出了根据一些实施例的IC布局图。

图3示出了根据一些实施例的IC布局图。

图4示出了根据一些实施例的有源区。

图5A是根据一些实施例的与IC布局图相对应的IC的示意性表示。

图5B1至图5H2示出了根据一些实施例的IC布局图。

图6是根据一些实施例的生成IC的布局图的方法的流程图。

图7示出了根据一些实施例的IC布局图。

图8示出了根据一些实施例的IC布局图。

图9示出了根据一些实施例的IC布局图。

图10示出了根据一些实施例的IC布局图。

图11示出了根据一些实施例的IC器件。

图12示出了根据一些实施例的IC器件。

图13是根据一些实施例的电子设计自动化(EDA)系统的示意图。

图14是根据一些实施例的IC制造系统及与其相关的IC制造流程。

具体实施方式

本发明提供了许多不同的用于实施所提供主题的不同特征的实施例或实例。以下描述部件、值、操作、材料、配置等的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。其他部件、值、操作、材料、布置等是预期的。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附加部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。

此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“在…之下”、“下部”、“上方”、“上部”等)以描述图中所示的一个元件或部件与另一个(一些)元件或部件的关系。除图中所示的定向之外，空间相对术语意欲包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述符可因此进行类似的解释。

在各种实施例中，IC布局包括：第一单元，在一侧上具有边界突出物；第二单元，在邻近第一单元的一侧上具有匹配的边界凹槽，使得当在布局方法中多个单元邻接时，突出物配合在该凹槽内。生成的布局由此能够与第一单元的突出件中的有源区交叉并延伸至第二单元中而具有能够用于限定晶体管的栅极区域。各个实施例的IC布局，和基于IC布局的IC器件避免在单元边界处使用伪栅极区域，从而与不包括能够限定第一单元中的晶体管并延伸到第二单元中的栅极区域的方法相比较，降低面积需求。

图1是根据一些实施例的生成IC的布局图的方法100的流程图。方法100的操作能够实施为形成一个或多个IC器件的方法的一部分，例如，基于生成的IC布局图所制造的下文中分别关于图11和图12所讨论的IC器件1100或1200中的一个。IC器件的非限制示例包括存储电路、逻辑器件、处理器件、信号处理电路等。

在一些实施例中，方法100的一些操作或所有操作能够实施为自动放置和布线(APR)的方法的一部分。在一些实施例中，能够通过APR系统来执行方法100的一些操作或所有操作，例如，系统包括在下文中参考图13所述的EDA系统中，并被配置为实施APR方法。

在一些实施例中，方法100的一些操作或所有操作实施为下文中参考图6所讨论的生成IC的布局图的方法600的一部分。方法100的一些操作或所有操作能够实施为在设计室中所执行的设计程序的一部分，例如，下文中参考图14所述的设计室1420。

在一些实施例中，通过计算机的处理器来执行方法100的一些或所有操作。在一些实施例中，通过下文中参考图13所述的EDA系统1300的处理器1302来执行方法100的一些或所有操作。

在一些实施例中，以图1所示的顺序执行方法100的操作。在一些实施例中，以除了图1所示的顺序之外的顺序来执行方法100的操作。在一些实施例中，在实施方法100的一个或多个操作之前、之间、期间和/或之后，实施一个或多个操作。

在一些实施例中，图2至图4以及图5B1至图5H2示出了通过执行方法100的一个或多个操作所生成的相应的IC布局图200-400以及500B1-500H2的非限制性示例。为了清楚的目的，简化了IC布局图200-400以及500B1-500H2。在多个实施例中，IC布局图200-400以及500B1-500H2中的一个或多个包括除了图2至图4和图5B1至图5H2所示的部件之外的部件，例如，一个或多个晶体管器件、电源轨、隔离结构、阱、导电元件等。

图2至图4和图5B1至图5H2中的每幅图都进一步描述了X方向和与X方向垂直的Y方向。为了说明的目的，描述为水平的X方向和描述为垂直的Y方向是非限制示例。在多个实施例中，X方向和Y方向彼此垂直并且具有除了图2至图4和图5B1至图5H2所示的定向之外的定向。

X方向包括在图2至图4和图5B1至图5H2所示的正X方向和与正X方向相反的负X方向(未标记出)。Y方向包括在图2至图4和图5B1至图5H2所示的正Y方向和与正Y方向相反的负Y方向(未标记出)。

图2示出了根据一些实施例的包括单元200C的IC布局图200。单元200C包括边界200B以及有源区210、220、230、和240。

图3示出了根据一些实施例的包括单元300C的IC布局图300。单元300C包括边界300B以及有源区210、220、230、和240。

除了单元200C和300C之外，图2和图3中的每附图都示出了栅极轨道T1至T6。栅极轨道T1至T6在Y方向上延伸，具有在X方向上的栅极间距GP，并且对应于在IC布局图中对准栅极区域(未示出)的位置，例如，IC布局图200和300。

在多个实施例中，除了各个单元200C或单元300C之外，IC布局图200或300单元中的一个或两个还包括一个或多个单元(未示出)。

在多个实施例中，单元200C或单元300C中的一个或两个是标准单元、自定义单元、工程变更指令(ECO)单元、逻辑门单元、存储器单元、或其他类型的单元或者能够限定在IC布局图中的多个单元组合的布局图。在多个实施例中，逻辑门单元包括与门(AND)、或门(OR)、与非门(NAND)、或非门(NOR)、异或门(XOR)、反相器(INV)、与或非门(AOI)、或与非门(OAI)、多路复用器(MUX)、触发器、缓冲器(BUFF)、锁存器、延迟装置、或时钟装置中的一个或多个的布局图。在多个实施例中，存储器单元包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、电阻式RAM(RRAM)、磁阻式RAM(MRAM)或者只读存储器(ROM)单元、或者能够具有表示多个逻辑值的多个状态的其他装置中的一个或多个的布局图。

如图2所示，单元200C的边界200B包括部分B1至B12。部分B12沿着Y方向延伸并且与沿着X方向延伸的部分B1是连续的。对于其他部分B2至B11中的每个部分，给定部分B[n]与部分B[n-1]是连续的，与部分B[n+1]是连续的，并且沿着与X或Y方向中的一个方向垂直的X或Y方向中的另一个方向延伸，其中，部分B[n-1]和B[n+1]中的每个沿着X或Y方向中的一个方向延伸。

部分B1在正X方向上从对应于栅极轨道T1的点延伸至对应于栅极轨道T5的点。部分B2在负Y方向上沿着栅极轨道T5从部分B1延伸到部分B3。在多个实施例中，部分B1从除了对应于栅极轨道T1的点之外的位置延伸和/或部分B1延伸至除了对应于栅极轨道T5的点之外的位置，并且部分B2沿着除了栅极轨道T5之外的位置延伸。

部分B3在正X方向上从部分B2延伸至对应于栅极轨道T6的点。部分B4在负Y方向上沿着栅极轨道T6从部分B3延伸至部分B5。在多个实施例中，部分B3从除了对应于栅极轨道T5的点之外的位置延伸和/或部分B3延伸至除了对应于栅极轨道T6的点之外的位置，并且部分B4沿着除了栅极轨道T6之外的位置延伸。

部分B5在负X方向上从部分B4延伸至对应于栅极轨道T5的点。部分B6在负Y方向上沿着栅极轨道T5从部分B5延伸至部分B7。在多个实施例中，部分B5从除了对应于栅极轨道T6的点之外的位置延伸和/或部分B5延伸至除了对应于栅极轨道T5的点之外的位置并且部分B6沿着除了栅极轨道T5之外的位置延伸。

部分B7在负X方向上从部分B6延伸至对应于栅极轨道T1的点。部分B8在正Y方向上沿着栅极轨道T1从部分B7延伸至部分B9。在多个实施例中，部分B7从除了对应于栅极轨道T5的点之外的位置延伸和/或部分B7延伸至除了对应于栅极轨道T1的点之外的位置并且部分B8沿着除了栅极轨道T1之外的位置延伸。

部分B9在正X方向上从部分B8延伸至对应于栅极轨道T2的点。部分B10在正Y方向上沿着栅极轨道T2从部分B9延伸至部分B11。在多个实施例中，部分B9从除了对应于栅极轨道T1的点之外的位置延伸和/或部分B9延伸至除了对应于栅极轨道T2的点之外的位置并且部分B10沿着除了栅极轨道T2之外的位置延伸。

部分B11在负X方向上从部分B10延伸至对应于栅极轨道T1的点。部分B12在正Y方向上沿着栅极轨道T1从部分B11延伸至部分B1。在多个实施例中，部分B11从除了对应于栅极轨道T2的点之外的位置延伸和/或部分B11延伸至除了对应于栅极轨道T1的点之外的位置并且部分B12沿着除了栅极轨道T1之外的位置延伸。

在图2所示的实施例中，部分B1、B3、B5、B7、B9、和B11中的每个在X方向上延伸。在多个实施例中，部分B1、B3、B5、B7、B9、或B11中的一个或多个在除了X方向之外的方向上延伸并且包括在X方向上的部件。

在图2所示的实施例中，部分B2、B4、B6、B8、B10、和B12中的每个在Y方向上延伸。在多个实施例中，B2、B4、B6、B8、B10、或者B12中的一个或多个在除了Y方向之外的方向上延伸并且包括在Y方向上的部件。

在图2所示的实施例中，部分B2与部分B6沿着Y方向对准，部分B3与部分B11沿着X方向对准，部分B5与部分B9沿着X方向对准，并且部分B8与部分B12沿着Y方向对准。在多个实施例中，部分B2与部分B6沿着Y方向不对准，部分B3与部分B11沿着X方向不对准，部分B5与部分B9沿着X方向不对准，或者部分B8与部分B12沿着Y方向不对准。

具有矩形形状之外的形状的边界被视为基于从矩形形状的一个或多个偏移而具有一个或多个突出件和/或一个或多个凹槽。通过上述边界200B的配置，部分B3、B4、和B5具有单元200C的边界突出件200P1的形状，部分B7、B8、和B9具有单元200C的边界突出件200P2的形状，并且部分B11、B12、和B1具有单元200C的边界突出件200P3的形状，部分B2和B3具有单元200C的边界凹槽200R1的形状，部分B5和B6具有单元200C的边界凹槽200R2的形状；以及部分B9、B10、和B11具有单元200C的边界凹槽200R3。

在图2所示的实施例中，单元200C由此包括沿着单元200C的左侧的两个边界突出件200P2和200P3，沿着单元200C的右侧的一个边界突出件200P1，沿着单元200C的顶部的零个边界突出件，和沿着单元200C的底部的零个边界突出件。在多个实施例中，单元200C包括沿着左侧的比两个边界突出件更少或更多的边界突出件，沿着右侧的比一个边界突出件更多的边界突出件，沿着顶部的一个或多个边界突出件和/或沿着底部的一个或多个边界突出件。

在图2所示的实施例中，单元200C由此包括沿着左侧的一个边界凹槽200R3，沿着右侧的两个边界凹槽200R1和200R2，沿着顶部的零个边界凹槽和沿着底部的零个边界凹槽。在多个实施例中，单元200C包括沿着左侧的比一个边界凹槽更多的边界凹槽，沿着右侧的比两个边界凹槽更少或更多的边界凹槽，沿着顶部的一个或多个边界凹槽和/或沿着底部的一个或多个边界凹槽。

在图2所示的实施例中，边界突出件200P1、200P2、和200P3中的每个，和边界凹槽200R1、200R2、和200R3中的每个在X方向上延伸的距离等于栅极间距GP。在多个实施例中，边界突出件200P1、200P2、或200P3或者边界凹槽200R1、200R2、或200R3中的一个或多个在X方向延伸除了栅极间距GP之外的距离，例如，栅极间距GP的倍数或栅极间距GP的分数。

在图2所示的实施例中，边界突出件200P1、200P2、和200P3中的每个和边界凹槽200R1、200R2、和200R3中的每个具有基于由连续边界部分所形成的直角的形状。在多个实施例中，边界突出件200P1、200P2、或200P3或者边界凹槽200R1、200R2、或200R3中的一个或多个具有基于除了由连续边界部分所形成直角之外的一个或多个配置的形状，例如，通过连续边界部分、半圆形边界部分或包括一个或多个弧形的边界部件所形成的锐角或钝角。

如图3所示，单元300C的边界300B包括部分B21至B36。部分B36沿着Y方向延伸并且与沿着X方向的部分B21是连续的。对于其他部分B22至B35中的每个，给定部分B[n]与部分B[n-1]是连续的，与部分B[n+1]是连续的，并且沿着与X或Y方向中的一个方向垂直的X或Y方向中的另一个方向延伸，其中，B[n-1]和B[n+1]沿着X或Y方向中的一个方向延伸。

部分B21在正X方向上从对应于栅极轨道T1的点延伸至对应于栅极轨道T5的点。部分B22在负Y方向上沿着栅极轨道T5从部分B21延伸至部分B23。在多个实施例中，部分B21从除了对应于栅极轨道T1的点之外的位置延伸和/或部分B21延伸至除了对应于栅极轨道T5的点之外的位置，并且部分B22沿着除了栅极轨道T5之外的位置延伸。

部分B23在正X方向上从部分B22延伸至对应于栅极轨道T6的点。部分B24在负Y方向上沿着栅极轨道T6从部分B23延伸至部分B25。在多个实施例中，部分B23从除了对应于栅极轨道T5的点之外的位置延伸和/或部分B23延伸至对应于栅极轨道T6的点之外的位置，并且部分B24沿着除了栅极轨道T6之外的位置延伸。

部分B25在负X方向上从部分B24延伸至对应于栅极轨道T5的点。部分B26在负Y方向上沿着栅极轨道T5从部分B25延伸至部分B27。在多个实施例中，部分B25从除了对应于栅极轨道T6的点之外的位置延伸和/或部分B25延伸至除了对应于栅极轨道T5的点之外的位置，并且部分B26沿着除了栅极轨道T5之外的位置延伸。

部分B27在X方向上从部分B26延伸至对应于栅极轨道T6的点。部分B28在负Y方向上沿着栅极轨道T6从部分B27延伸至部分B29。在多个实施例中，部分B27从除了对应于栅极轨道T5的点之外的位置延伸和/或部分B27延伸至除了对应于栅极轨道T6的点之外的位置，并且部分B28沿着除了栅极轨道T6之外的位置延伸。

部分B29在负X方向上从部分B28延伸至对应于栅极轨道T2的点。部分B30在正Y方向上沿着栅极轨道T2从部分B29延伸至部分B31。在多个实施例中，部分B29从除了对应于栅极轨道T6的点之外的位置延伸和/或部分B29延伸至除了对应于栅极轨道T2的点之外的位置，并且部分B30沿着除了栅极轨道T2之外的位置延伸。

部分B31在负X方向上从部分B30延伸至对应于栅极轨道T1的点。部分B32在正Y方向上沿着栅极轨道T1从部分B31延伸至部分B33。在多个实施例中，部分B31从除了对应于栅极轨道T2的点之外的位置延伸和/或部分B31延伸至除了对应于栅极轨道T1的点之外的位置，并且部分B32沿着除了栅极轨道T1之外的位置延伸。

部分B33在正X方向上从部分B32延伸至对应于栅极轨道T2的点。部分B34在正Y方向上沿着栅极轨道T2从部分B33延伸至部分B35。在多个实施例中，部分B33从除了对应于栅极轨道T1的点之外的位置延伸和/或部分B33延伸至除了对应于栅极轨道T2的点之外的位置，并且部分B34沿着除了栅极轨道T2之外的位置延伸。

部分B35在负X方向上从部分B34延伸至对应于栅极轨道T1的点。部分B36在正Y方向上沿着栅极轨道T1从部分B35延伸至部分B21。在多个实施例中，部分B35从除了对应于栅极轨道T2的点之外的位置延伸和/或部分B35延伸至除了对应于栅极轨道T1的点之外的位置，并且部分B36沿着除了栅极轨道T1之外的位置延伸。

在图3所示的实施例中，部分B21、B23、B25、B27、B29、B31、B33和B35中的每个在X方向上延伸。在多个实施例中，部分B21、B23、B25、B27、B29、B31、B33或B35中的一个或多个在除了X方向之外的方向上延伸并且包括在X方向上的部件。

在图3所示的实施例中，部分B22、B24、B26、B28、B30、B32、B34、和B36中的每个在Y方向上延伸。在多个实施例中，部分B22、B24、B26、B28、B30、B32、B34、或B36中的一个或多个沿着除了Y方向之外的方向延伸，并且包括Y方向上的部件。

在图3所示的实施例中，部分B22与部分B26沿着Y方向对准，部分B23与部分B35沿着X方向对准，部分B24与部分B28沿着Y方向对准，部分B25与部分B33沿着X方向对准，部分B27与部分B31沿着X方向对准，部分B30与部分B34沿着Y方向对准，以及部分B32与部分B36沿着Y方向对准。在多个实施例中，部分B22与部分B26沿着Y方向不对准，部分B23与部分B35沿着X方向不对准，部分B24与部分B28沿着Y方向不对准，部分B25与部分B33沿着X方向不对准，部分B27与部分B31沿着X方向不对准，部分B30与部分B34沿着Y方向不对准，以及部分B32与部分B36沿着Y方向不对准。

通过上述边界300B的配置，部分B23、B24、和B25具有单元300C的边界突出件300P1的形状，部分B27、B28、和B29具有单元300C的边界突出件300P2，部分B31、B32、和B33具有单元300C的边界突出件300P3的形状，部分B35、B36、和B21具有单元300C的边界突出件300P4的形状，部分B22和B23具有单元300C的边界凹槽300R1的形状，部分B25、B26、和B27具有单元300C的边界凹槽300R2的形状，部分B30和B31具有单元300C的边界凹槽300R3的形状，以及部分B33、B34、和B35具有单元300C的边界凹槽300R4的形状。

在图3所示的实施例中，单元300C由此包括沿着单元300C的左侧的两个边界突出件300P3和300P4，沿着单元300C的右侧的两个边界突出件300P1和300P2，沿着单元300C的顶部的零个边界突出件，和沿着单元300C的底部的零个边界突出件。在多个实施例中，单元300C包括沿着左侧的比两个边界突出件更少或更多突出件，沿着右侧比两个边界突出件更少或更多突出件，沿着顶部一个或多个边界突出件和/或沿着底部的一个或多个边界突出件。

在图3所示的实施例中，单元300C由此包括沿着左侧的两个边界凹槽300R3和300R4，沿着右侧的两个边界凹槽300R1和300R2，沿着顶部的零个边界凹槽和沿着底部的零个边界凹槽。在多个实施例中，单元300C包括沿着左侧的比两个边界凹槽更少或更多的边界凹槽、沿着右侧的比两个边界凹槽更少或更多的边界凹槽、沿着顶部的一个或多个边界凹槽，和/或沿着底部的一个或多个边界凹槽。

在图3所示的实施例中，边界突出件300P1、300P2、300P3、和300P4中的每个以及边界凹槽300R1、300R2、300R3、和300R4中的每个在X方向上延伸了的距离等于栅极间距GP。在多个实施例中，边界突出件300P1、300P2、300P3、或300P4或者边界凹槽300R1、300R2、300R3、或300R4中的一个或多个沿着X方向延伸了除了栅极间距GP之外的距离，例如，多倍栅极间距GP或栅极间距GP的分数。

在图3所示的实施例中，边界突出件300P1、300P2、300P3、和300P4中的每个以及边界凹槽300R1、300R2、300R3、和300R4中的每个具有基于通过连续边界部分所形成的直角的形状。在多个实施例中，边界突出件300P1、300P2、300P3、或300P4或者边界凹槽300R1、300R2、300R3、或300R4中的一个或多个具有基于除了通过连续边界部分所形成的直角之外的一个或多个配置的形状，例如，通过连续边界部分、半圆形边界部分或包括一个或多个弧形的边界部件所形成的锐角或钝角。

在操作110处，限定了IC单元的边界的边界凹槽。限定边界凹槽包括边界的第一部分在第一方向上延伸，边界的第二部分在与第一方向垂直的第二方向上远离第一部分延伸，第二部分与第一部分是连接的，并且第三部分在第二方向上远离第一部分延伸，并且第三部分与第一部分是连续的。

在第一方向上延伸第一部分和在第二方向上延伸的第二部分和第三部分形成边界的第一凹槽。在一些实施例中，除了第一边界凹槽之外，限定边界凹槽还包括形成一个或多个边界凹槽。在多个实施例中，限定边界凹槽包括形成边界的一个或多个突出件。

在一些实施例中，限定边界凹槽包括形成具有闭环的整体边界。在多个实施例中，限定边界凹槽包括形成以上分别参照图2和图3所讨论的边界200B或300B中的一个的整体。

在一些实施例中，限定边界凹槽包括限定单元200C的边界200B的至少一些，第一部分在第一方向上延伸包括部分B10在正或负Y方向上延伸，第二部分和第三部分在第二方向上延伸包括部分B9和B11在负X方向方向上延伸，从而形成以上参考图2所讨论的边界凹槽200R3。

在一些实施例中，限定边界凹槽包括限定单元300C的边界300B的至少一些，第一部分在第一方向上延伸包括部分B34在正或负Y方向上延伸，第二部分和第三部分在第二方向上延伸包括部分B33和B35在负X方向上延伸，从而形成以上参考图3所讨论的边界凹槽300R4。

在一些实施例中，限定边界凹槽包括限定单元300C的边界300B的至少一些，第一部分在第一方向上延伸包括部分B26在正或负Y方向上延伸，第二部分和第三部分在第二方向上延伸包括部分B25和B27在正X方向上延伸，由此形成以上参考图3所讨论的边界凹槽300R2。

在多个实施例中，限定边界凹槽包括通过一个或多个附加部分沿着第一方向或第二方向或者沿着与第一方向或第二方向相反的一个或多个方向延伸来进一步限定边界。

在一些实施例中，进一步限定边界包括形成具有闭环的整体边界。在多个实施例中，进一步限定边界包括形成以上分别参考图2和图3所讨论的边界200B或300B中的一个的整体。

在一些实施例中，除了第一边界凹槽之外，进一步限定边界包括还包括形成一个或多个边界凹槽。在一些实施例中，进一步限定边界包括形成以上参考图2所讨论的边界凹槽200R1或200R2中的一个或者这两者。在一些实施例中，进一步限定边界包括形成以上参考图3所讨论的边界凹槽300R1、300R2、300R3、或300R4中的一个或多个。

在一些实施例中，进一步限定边界包括形成边界的一个或多个突出件。在一些实施例中，进一步限定边界包括形成以上参考图2所讨论的边界突出件200P1、200P2或200P3中的一个或多个。在一些实施例中，进一步限定边界包括形成以上参考图3所讨论的边界突出件300P1、300P2、300P3、或300P4中的一个或多个。

有源区210、220、230、和240中的每个是沿着X方向延伸的布局部件并且限定了在有源区210、220、230、和240与栅极轨道T1至T6交叉的一个或多个位置处所形成的一个或多个晶体管结构的有源区。在多个实施例中，晶体管结构包括开关器件、逻辑器件、放大器件、整流器件、存储器件或其他IC器件中的一个或多个。

有源区210、220、230、和240中的每个限定了在半导体衬底中和/或上形成一个或多个晶体管结构的源极、漏极和沟道部件的有源区。给定有源区210、220、230或240是限定一个或多个PMOS晶体管结构中N型有源区的N型有源区或者一个或多个NMOS晶体管结构中P型有源区的P型有源区。在一些实施例中，有源区210和220中的每个限定一个或多个PMOS晶体管结构的N型有源区并且有源区230和240中的每个限定一个或多个NMOS晶体管结构的P型有源区。

在多个实施例中，有源区210、220、230、或240中的一个或多个包括单个连续有源区或多个有源区。在一些实施例中，有源区210、220、230、和240中的每个包括相同数量的有源区。在多个实施例中，有源区210、220、230或240中的一个或多个包括的有源区的数量不同于有源区210、220、230或240中的另一个或另外多个中所包括的有源区的数量。

在多个实施例中，在单元200C或单元300C的一个或多个的一个或多个平面晶体管中和/或一个或多个鳍式场效应晶体管(FinFET)中包括有源区210、220、230或240中的一个或多个。在一些实施例中，有源区210、220、230或240中的一个或多个是以下参考图4所讨论的有源区400。

在图2和图3所示的实施例中，有源区210、220、230、和240中的每个延伸穿过栅极轨道T2至T5中的三条。在多个实施例中，有源区210、220、230或240中的一个或多个延伸穿过比栅极轨道T2至T5中三条栅极轨道更少的栅极轨道、比栅极轨道T2至T5中三条栅极轨道更多的栅极轨道，或者延伸穿过除了栅极轨道T2至T5之外的一条或多条栅极轨道。

在图2所示的实施例中，有源区210位于部分B12和B2之间，沿着X方向与部分B12和B2对准，并延伸至突出件200P3中并且空间(未标记出)将有源区210与部分B12和B2分离开。在多个实施例中，有源区210邻近部分B12或B2中一个或两个和/或与栅极轨道T1或T5中的一条或两条对准。

在一些实施例中，除了位于部分B12和B2之间、沿着X方向与部分B12和B2对准并延伸到突出件200P3中的有源区210之外，单元200C还包括一个或多个有源区(未示出)。

在图2所示的实施例中，有源区220和230中的每个位于部分B10和B4之间，沿着X方向与部分B10和B4对准，并延伸到突出件200P1中，并且空间(未标记出)将有源区220和230中的每个与部分B10和B4中的每个分离开。在多个实施例中，有源区220或230中的一个或两个邻近部分B10或B4中的一个或两个和/或与栅极轨道T2或T6中的一条或两条对准。

在一些实施例中，除了位于部分B10和B4之间、沿着X方向与部分B10和B4对准，并且延伸到突出件200P1中的有源区220和230之外，单元200C还包括一个或多个其他有源区(未示出)。在一些实施例中，单元200C不包括有源区220或230中的一个并且有源区220或230中的一个是位于部分B10和B4之间、沿着X方向与部分B10和B4对准并延伸到突出件200P1中的单个有源区。

在图2所示的实施例中，有源区240位于部分B8和B6之间，沿着X方向与部分B8和B6对准，并且延伸到突出件200P2中，空间(未标记出)将有源区240与部分B8和B6中的每个分离开。在多个实施例中，有源区240邻近部分B8或B6中的一个或两个和/或与栅极轨道T1或T5中的一条或两条对准。

在一些实施例中，除了位于部分B8和B6之间，沿着X方向与部分B8和B6对准并延伸到突出件200P2中的有源区240之外，单元200C还包括一个或多个有源区(未示出)。

在图3所示的实施例中，有源区210位于部分B36和B22之间，沿着X方向与部分B36和B22对准并延伸到突出件300P4中，并且空间(未标记出)将有源区210与部分B36和B22中的每个分离开。在多个实施例中，有源区210邻近部分B36或B22中的一个或两个和/或与栅极轨道T1或T5中的一条或两条对准。

在一些实施例中，除了位于部分B36和B22之间、沿着X方向与部分B36和B22对准并延伸到突出件300P4中的有源区210之外，单元300C还包括一个或多个有源区(未示出)。

在图3所示的实施例中，有源区220位于部分B34和B24之间，沿着X方向与部分B34和B24对准并延伸到突出件300P1中，并且空间(未标记出)将有源区220与部分B34和B24中的每个分离开。在多个实施例中，有源区220邻近部分B34或B24中的一个或两个和/或于栅极轨道T2或T6中的一条或两条对准。

在一些实施例中，除了位于部分B34和B24之间，沿着X方向与部分B34和B24对准并延伸到突出件300P1中的有源区220之外，单元300C还包括一个或多个有源区(未示出)。

在图3所示的实施例中，有源区230位于部分B32和B26之间，沿着X方向与部分B32和B26对准，并且延伸到突出件300P3中，并且空间(未标记出)将有源区230与部分B32和B26中的每个分离开。在多个实施例中，有源区230邻近部分B32或B26中的一个或两个和/或与栅极轨道T1或T5中的一条或两条对准。

在一些实施例中，除了位于部分B32和B26之间，沿着X方向与部分B32和B26对准，并且延伸到突出件300P3中的有源区230之外，单元300C还包括一个或多个有源区(未示出)。

在图3所示的实施例中，有源区240位于部分B30和B28之间，沿着X方向与部分B30和B28对准，并延伸到突出件300P2中，并且空间(未标记出)将有源区240与部分B30和B28分离开。在多个实施例中，有源区240邻近部分B30或B28中的一个或两个和/或与栅极轨道T2或T6中的一条或两条对准。

在一些实施例中，除了位于部分B30和B28之间，沿着X方向与部分B30和B28对准，并延伸到突出件300P2中的有源区240之外，单元300C还包括一个或多个有源区(未示出)。

图4示出了根据一些实施例的有源区400。有源区400可用作以上参考图2至图3所讨论的有源区210、220、230或240中的一个或多个。除了有源区400之外，图4示出了以上参考图2至图4所讨论的X方向和Y方向、栅极轨道TR和栅极区域P。在一些实施例中，栅极轨道TR对应于以上参考图2和图3所讨论的栅极轨道T1至T6中的一条。

有源区400包括M条有源区410[1]…410[M]。每条有源线410[1]…410[M]沿着X方向延伸并至少部分地限定FinFET的鳍结构。在一些实施例中，每条有源线410[1]…410[M]是与每个其他有源线410[1]…410[M]分离开的有源区。在一些实施例中，有源线410[1]…410[M]中的两条或更多条是相同的有源区的部分。

在多个实施例中，有源区400包括在1至4范围内的M条有源线410[1]…410[M]。在一些实施例中，区域400包括大于4的M条有源线410[1]…410[M]。因为FinFET的电流容量和通过FinFET所占用的面积这两者随着有源线410[1]…410[M]的增加而增加，所以在一些情况下，数量M是基于用于包括有源区400的IC的电流和面积设计标准。

栅极区域P沿着Y方向延伸，位于栅极轨道TR处，并且与每条有源线410[1]…410[M]交叉。栅极区域P至少部分地限定包括在FinFET中的栅极结构的栅电极。在多个实施例中，栅极区域P至少部分地限定栅电极，其中，该栅电极包括多晶硅层、金属层、功函数层、或适用于控制FinFET的沟道的另一种材料。

在操作120处，第一有源区通过第一有源区在与第二方向相反的第三方向上远离第一部分延伸而定位在单元中。在一些实施例中，第一有源区定位在单元中包括修改布局图。第一有源区在第三方向上远离第一部分延伸是基于通过在第二方向和第三方向上将第一有源区和第一部分对准而定位第一有源区。

因为边界的第二部分和第三部分在第二方向上远离第一部分延伸，所以第一有源区在与第二方向相反的第三方向上延伸导致第一有源区被定位在单元边界内并且在第一方向和第三方向上与第一边界凹槽对准。

在一些实施例中，第二方向对应于负X方向并且第三方向对应于正X方向，在上文中参考图2至图4和图5B1至图5H2对每个方向进行讨论。

在一些实施例中，第一有源区定位在单元中包括将第一有源区定位于单元边界的突出件内。在多个实施例中，第一有源区定位在单元中包括将第一有源区定位于以上参考图2所讨论的边界突出件200P1、200P2、或200P3中的一个内，或者以上参考图3所讨论的边界突出件300P1、300P2、300P3、或300P4中的一个或多个内。

在一些实施例中，第一有源区定位在单元中包括将第一有源区定位为与单元的边界凹槽不重叠。在多个实施例中，第一有源区定位在单元中包括将第一有源区定位为与以上参考图2所讨论的边界凹槽200R1、200R2、或200R3中的一个或多个不重叠，或者与以上参考图3所讨论的边界凹槽300R1、300R2、300R3、或300R4中的一个或多个不重叠。

在多个实施例中，定位第一有源区包括将以上参考图2和图3所讨论的有源区210-240中的一个或多个定位在单元200C或300C中的一个。在一些实施例中，定位第一有源区包括定位以上参考图4所讨论的有源区400。

在操作130处，在一些实施例中，第二有源区定位于单元中。定位第二有源区包括沿着第二方向和第三方向定位第二有源区，从而平行于第一有源区。在多个实施例中，定位第二有源区包括沿着第一方向将第二有源区的第一端点或第二端点与第一有源区的第一端点或第二端点中的一个或两个对准或者两个都不对准。

在多个实施例中，定位第二有源区包括将限定N型有源区或P型有源区中的一个的第二有源区定位为与由第一有源区所限定的有源区相同或不同。

在多个实施例中，第二有源区定位在单元中包括将以上参考图2至图3所讨论的有源区210-240中的一个或多个定位在单元200C或300C中的一个。在一些实施例中，定位第二有源区包括定位以上参考图4所讨论的有源区400。

在一些实施例中，第二有源区定位在单元中包括将第一有源区定位在单元边界的突出件内。在多个实施例中，第二有源区定位在单元中包括将第二有源区定位在以上参考图2所讨论的突出件200P1、200P2、或200P3中的一个内或以上参考图3所讨论的突出件300P1、300P2、300P3、或300P4的一个或多个内。

在一些实施例中，第二有源区定位在单元中包括将第二有源区定位为与单元的边界凹槽不重叠。在多个实施例中，第二有源区定位在单元中包括将第二有源区定位为与以上参考图2所讨论的边界凹槽200R1、200R2、或200R3中的一个或多个不重叠，或者与以上参考图3所讨论的边界凹槽300R1、300R2、300R3、或300R4中的一个或多个不重叠。

在一些实施例中，定位第二有源区包括修改IC布局图。

图5A是根据一些实施例的分别对应于在图5B1至图5H2所讨论的IC布局图500B1-500H2的IC 500的示意性表示。在一些实施例中，IC 500是传输门电路并且IC布局图500B1-500H2中的每个是通过执行方法100的一个或多个操作所生成的相应的IC布局图的非限制性示例。

IC 500包括具有栅极端A1的PMOS晶体管P1、具有栅极端B1的PMOS晶体管P2、具有栅极端B2的NMOS晶体管N1和具有栅极端A2的NMOS晶体管N2。栅极端A1电连接至栅极端A2并且栅极端B1电连接至栅极端B2。

晶体管P1、P2、N1、和N2的第一源极/漏极端彼此电连接。晶体管P1的第二源极/漏极端电连接至晶体管N1的第二源极/漏极端，并且晶体管P2的第二源极/漏极端电连接至晶体管N2的第二源极/漏极端。

图5B1、图5C1、图5D1、图5E1、图5F1、图5G1、和图5H1示出了相应的IC布局图500B1、500C1、500D1、500E1、500F1、500G1、和500H1，其中，每个布局图基于以上参考图2所讨论的单元200C。图5B2、图5C2、图5D2、图5E2、图5F2、图5G2、和图5H2示出了相应的IC布局图500B2、500C2、500D2、500E2、500F2、500G2、和500H2，其中每个布局图均基于以上参考图3所讨论的单元300C。

图5B1至图5H2中的每幅图都示出了包括根据单元200C或300C中的一个而定位的有源区210-240的相应IC布局图500B1-500H2中的一个，但是为了清楚，没有示出边界200B或300B中的任一个。除了有源区210-240之外，每个IC布局图500B1-500H2包括栅极端A1、A2、B1、和B2和附加的IC布局元件，其中，附加的IC布局元件限定至基于相应的IC布局图500B1-500H2而制造的并对应于IC 500的IC器件并位于该IC器件内的电连接件，例如，以下参考图11和图12所讨论的IC器件1100或1200中的一个。

在图5B1至图5H2所讨论的的各个实施例中，附加IC布局元件包括：沿着Y方向延伸的栅极区域P1-P5、导电区域MD1-MD5和导电区域M1和M2；沿着X方向延伸的导电区域M01-M07B和切割聚合物区域CP；通孔V0和V1。

每个栅极区域P1-P5至少部分地限定包括在晶体管结构中的栅极结构的栅电极。在多个实施例中，栅极区域P1-P5中的一个或多个至少部分地限定FET、FinFET或伪器件的栅电极。在多个实施例中，栅极区域P1-P5的一个或多个至少部分地限定栅电极，该栅电极包括多晶硅层、金属层、功函数层、或者适用于控制晶体管的沟道的另一种材料。

栅极区域P1-P5定位在对应于以上参考图2和图3所讨论的轨道T1-T6的子集的位置处。

每个导电区域MD1-MD5至少部分地限定电连接至下面的有源区的导电层的区段。在一些实施例中，导电区域MD1-MD5中的一个或多个被称为金属扩散区域。在多个实施例中，导电区域MD1-MD5中的一个或多个至少部分地限定包括铜或适用于形成至下面的有源区的电连接件的另一金属的导电层的区段。

导电区域MD1-MD5定位于与定位栅极区域P1-P5的位置平行并分离开的位置处。

每个导电区域M1和M2至少部分限定IC器件的其他附加元件下面的导电层的区段。在一些实施例中，导电区域M1和M2限定IC器件的金属1层的区段。在多个实施例中，导电区域M1和M2中的一个或多个至少部分限定导电层的区段，其中，导电层包括铜或适用于形成IC器件中和至IC器件的电连接件的其他金属。

每个导电区域M01-M07B至少部分限定导电层区段，其中，该导电层区段位于由导电区域MD1-MD5所限定的区段下方，位于由栅极区域P1-P5所限定的栅电极下方，并且位于由导电区域M1和M2所限定的区段下方。在一些实施例中，导电区域M01-M07B限定IC器件的金属零层的区段。在多个实施例中，导电区域M01-M07B中的一个或多个至少部分限定包括铜或适用于形成IC器件的电连接件的另一种金属。

切割聚合物区域CP至少部分限定防止形成由栅极区域P1-P5所限定的一个或多个栅电极的区域，使得通过切割聚合物区域CP相交的栅极区域P1-P5被划分为独立可控的栅电极。

每个通孔V0(为了清楚，仅标示出一个)是至少部分限定导电层区段的导电区域，其中，该导电层区段介于通过导电区域M01-M07B所限定的区段和通过导电区域MD1-MD5所限定的下面的区段之间，或者介于通过导电区域M01-M07B所限定的区段和通过栅极区域P1-P5所限定的下面的栅电极之间。在多个实施例中，通孔V0中的一个或多个至少部分限定包括铜或适用于形成IC器件中的电连接件的另一种金属的导电层区段。

每个通孔V1(为了清楚，仅标示出一个)是至少部分限定导电层区段的导电区域，其中，导电层区段介于通过导电区域M1或M2所限定的区段和通过导电区域M01-M07B所限定的下面的区段之间。在多个实施例中，通孔V1中的一个或多个至少部分限定包括铜或适用于形成IC器件的电连接件的另一种金属。

图5B1示出了包括切割聚合物区域CP的IC布局图500B1，其中，该切割聚合物区域将栅极区域P2分离为栅极端A1和B2，并且将栅极区域P3分离为栅极端B1和A2。栅极端A1通过导电区域M01、MD4、和M05B、以及四个通孔V0电连接至栅极端A2。栅极端B1通过导电区域M03、栅极区域P5、导电区域M07、和四个通孔V0电连接至栅极端B2。

图5B2示出了包括切割聚合物区域CP的IC布局图500B2，其中，该切割聚合物区域CP将栅极区域P2分离为栅极端A1和B2并且将栅极区域P3分离为栅极端B1和A2。栅极端A1通过导电区域M01、MD4、和M07以及四个通孔V0电连接至栅极端A2。栅极端B1通过导电区域M03B、栅极区域P5、导电区域M05、以及四个通孔V0电连接至栅极端B2。

图5C1示出了包括切割聚合物区域CP的IC布局图500C1，其中，该切割聚合物区域将栅极区域P2分离为栅极端A1和B2并且将栅极区域P3分离为栅极端B1和A2。栅极端A1通过导电区域M01、栅极区域P5、和导电区域M05以及四个通孔V0电连接至栅极端A2。栅极端B1通过导电区域M03、MD4、和M07以及四个通孔V0电连接至栅极端B2。

图5C2示出了包括切割聚合物区域CP的IC布局图500C2，其中，该切割聚合物区域将栅极区域P2分离为栅极端A1和B2并且将栅极区域P3分离为栅极端B1和A2。栅极端A1通过导电区域M01、栅极区域P5、和导电区域M07以及四个通孔V0电连接至栅极端A2。栅极端B1通过导电区域M03B、MD4、和M05以及四个通孔V0电连接至栅极端B2。

图5D1示出了包括切割聚合物区域CP的IC布局图500D1，其中，该切割聚合物区域将栅极区域P2分离为栅极端A1和B2并且将栅极区域P3分离为栅极端B1和A2。栅极端A1通过导电区域M01、M1、M05、两个通孔V0和两个通孔V1电连接至栅极端A2。栅极端B1通过导电区域M03、M2、和M07、两个通孔V0以及两个通孔V1电连接至栅极端B2。

图5D2示出了包括切割聚合物区域CP的IC布局图500D2，其中，切割聚合物区域将栅极区域P2分离为栅极端A1和B2并且栅极区域P3分离为栅极端B1和A2。栅极端A1通过导电区域M01、M1、M07、两个通孔V0和两个通孔V1电连接至栅极端A2。栅极端B1通过导电区域M03、M2、M05、两个通孔V0和两个通孔V1电连接至栅极端B2。

图5E1示出了包括切割聚合物区域CP的IC布局图500E1，其中，切割聚合物区域将栅极区域P2分离为栅极端A1和B2，栅极区域P3对应于栅极端A2并且栅极区域P4对应于栅极端B1。栅极端A1通过导电区域M01和两个通孔V0电连接至栅极端A2。栅极端B1通过导电区域M07和两个通孔V0电连接至栅极端B2。

图5E2示出了包括切割聚合物区域CP的IC布局图500E2，其中，该切割聚合物区域将栅极区域P2分离为栅极端A1和B2，栅极区域P3对应于栅极端B1，以及栅极区域P4对应于栅极端A2。栅极端A1通过导电区域M01和两个通孔V0电连接至栅极端A2。栅极端B1通过导电区域M05和两个通孔V0电连接至栅极端B2.

图5F1和图5F2示出了相应的IC布局图500F1和500F2，这两个布局图均不包括切割聚合物区域CP。在IC布局图500F1和500F2的每个中，栅极区域P3对应于栅极端A1和A2并且栅极区域P4对应于栅极端B1和B2。

图5G1和图5G2示出了相应的IC布局图500G1和500G2，这两个布局图均不包括切割聚合物区域CP。在IC布局图500G1和500G2的每个中，栅极区域P2对应于栅极端A1和A2并且栅极区域P3对应于栅极端B1和B2。

图5H1和图5H2示出了相应的IC布局图500H1和500H2，这两个布局图均不包括切割聚合物区域CP。在IC布局图500H1和500H2的每个中，栅极区域P2对应于栅极端A1和A2，并且栅极区域P3对应于栅极端B1和B2。

在操作140处，在一些实施例中，一个或多个栅极区域定位在单元中。定位一个或多个栅极区域包括沿着第一方向定位一个或多个栅极区域。

定位一个或多个栅极区域包括将至少一个栅极区域定位为与单元的至少两个有源区交叉，单元的第三有源区定位在至少两个有源区之间。有源区被视为通过在第二方向和第三方向这两种方向上延伸穿过栅极区域并远离栅极区域而与栅极区域交叉。

至少一个栅极区域定位与至少两个有源区交叉包括第三有源区在第二方向或第三方向的仅一个方向上远离至少一个栅极区域延伸。在一些实施例中，至少一个栅极区域的栅极区域与第三有源区的边缘重叠。在多个实施例中，至少一个栅极区域的栅极区域包括OD(有源区)边缘(PODE)或与第三有源区的边缘重叠的连续PODE(CPODE)区域上的聚合物。在一些实施例中，至少一个栅极区域中没有栅极区域与第三有源区的边缘重叠。

在多个实施例中，如在图5B1至图5H2所讨论的非限制性示例中所示的，定位一个或多个栅极区域包括定位栅极区域P2-P4中的一个或多个。在多个实施例中，如在图5B1、图5C1、图5D1、图5E1、图5F1、图5G1、和图5H1所示的非限制性示例中所示的，至少一个栅极区域定位与至少两个有源区交叉包括将栅极区域P2或P3定位与有源区210和240交叉。在多个实施例中，如在图5B2、图5C2、图5D2、图5E2、图5F2、图5G2、和图5H2中所示的非限制性示例中所示的，至少一个栅极区域定位与至少两个有源区交叉包括将栅极区域P2或P3定位为与有源区210和230交叉或者将栅极区域P3或P4定位为与有源区210和230交叉。

在多个实施例中，一个或多个栅极区域定位单元中包括除了与在第二方向或第三方向的仅一个方向上远离至少一个栅极区域延伸的第三有源区相对应的至少一个栅极区域之外，还定位一个或多个栅极区域。在多个实施例中，定位一个或多个附加栅极区域包括将一个或多个附加栅极区域定位为与第三有源区交叉或者具有以上所讨论的配置的组合。

在一些实施例中，定位一个或多个栅极区域包括定位一个或多个切割聚合区域。定位一个或多个切割聚合区域包括将一个或多个栅极区域划分为两个或更多部分。在多个实施例中，如在图5B1至图5E2所示的非限制性示例中所述的，定位一个或多个切割聚合区域包括定位切割聚合物区域CP。

在一些实施例中，定位一个或多个栅极区域包括将至少一个栅极区域定位在对应于栅极轨道的位置处。在多个实施例中，至少一个栅极区域定位在对应于栅极轨道的位置处包括将至少一个栅极区域定位在对应于以上参考图2和图3所讨论的轨道T1-T6中的至少一条栅极轨道的位置处。

在一些实施例中，一个或多个栅极区域定位在单元中包括将至少一个栅极区域定位为延伸到单元的边界凹槽内。在多个实施例中，至少一个栅极区域定位为延伸到边界凹槽中包括将至少一个栅极区域定位为延伸到以上参考图2所讨论的边界凹槽200R1或者200R2的一个或两个中，或者边界凹槽200R3。在多个实施例中，至少一个栅极区域定位为延伸到边界凹槽中包括将至少一个栅极区域定位为延伸到以上参考图3所讨论的边界凹槽300R1或300R2的一个或两个中或者边界凹槽300R3或300R4的一个或两个中。

在一些实施例中，一个或多个栅极区域定位单元中包括将至少一个栅极区域定位在单元的边界突出件内。在多个实施例中，至少一个栅极区域定位在边界突出件内包括将至少一个栅极区域定位在以上参考图2所讨论的边界突出件200P1内或者边界突出件200P2或200P3的一个或两个内。在多个实施例中，至少一个栅极区域定位在边界突出件内包括将至少一个栅极区域定位在以上参考图3所讨论的边界突出件300P1或300P2的一个或两个内或者边界突出件300P3或300P4的一个或两个内。

在一些实施例中，一个或多个栅极区域定位单元中包括修改IC布局图。

在操作150处，在一些实施例中，一个或多个导电区域定位在单元中。定位一个或多个导电区域包括将一个或多个区域定位在IC布局图中，该IC布局图至少部分地限定一个或多个IC器件结构元件，以能够形成通过有源区和栅极区域所限定的多个有源区和/或多个栅电极的电连接件。

在多个实施例中，定位一个或多个导电区域包括沿着第一方向和/或沿着第二方向和第三方向定位一个或多个导电区域。在多个实施例中，定位一个或多个导电区域包括定位一个或多个区域，从而至少部分地限定金属扩散区段、源极/漏极接触件、金属零区段、金属1区段、更高层级的金属区段或从金属扩散区段或栅电极延伸至上面的金属区段的通孔中的一个或多个。

在多个实施例中，如图5B1至图5H2所讨论的非限制性示例所述的，定位一个或多个导电区域包括定位导电区域MD1-MD5、M1、M2、或M01-M07B或通孔V0或V1中的一个或多个。

在一些实施例中，定位一个或多个导电区域包括将一个或多个导电区域中的至少一个定位在单元边界的突出件内。在多个实施例中，一个或多个导电区域定位在单元中包括将一个或多个导电区域中的至少一个定位在以上参考图2所讨论的突出件200P1、200P2、或200P3中的一个内，或者以上参考图3所讨论的突出件300P1、300P2、300P3、或300P4中的一个或多个内。

在一些实施例中，一个或多个导电区域定位在单元中包括将一个或多个导电区域中的至少一个定位为与单元的边界凹槽不重叠。在多个实施例中，一个或多个导电区域定位在单元中包括将一个或多个导电区域中的至少一个定位为与以上参考图2所讨论的边界凹槽200R1、200R2、或200R3中的一个或多个不重叠或者定位为与以上参考图3所讨论的边界凹槽300R1、300R2、300R3、或300R4中的一个或多个不重叠。

在一些实施例中，一个或多个导电区域定位在单元中包括修改IC布局图。

在操作160处，在一些实施例中，修改的布局图存储在存储器件中。在多个实施例中，布局图存储在存储器件中包括将布局图存储在非易失性、计算机可读存储器或诸如数据库的单元库中，和/或包括通过网络存储布局图。在一些实施例中，布局图存储在存储器件中包括通过以下参考图13所讨论的EDA系统1300的网络1314存储布局图。

在操作170处，在一些实施例中，基于修改的布局图制造一个或多个半导体掩模的至少一个或半导体IC层中的至少一个部件。以下参考图14讨论了制造至少一个半导体掩模或半导体IC层中的至少一个部件。

在操作180处，在一些实施例中，基于修改的布局图执行一个或多个制造操作。在一些实施例中，执行一个或多个制造操作包括基于布局图执行一个或多个光刻曝光。以下参考图14讨论了基于布局图执行一个或多个制造操作，例如，一个或多个光刻曝光。

通过执行方法100的一些或所有操作，生成IC布局图，其中单元包括与单元100C的一个或多个有源区交叉并能够与相邻单元的一个或多个有源区交叉的栅极区域。基于IC布局图所制造的IC布局图和IC器件由此能够在单元边界处避免伪栅极区域，与不包括与单元中的一个或多个有源区交叉并能与相邻单元的一个或多个有源区交叉的栅极区域的方法相比较，由此减小了面积要求。

图6是根据一些实施例的生成IC的布局图的方法600的流程图。方法600的操作能够执行为形成一个或多个IC器件的方法的部分，例如，基于生成的IC布局图所制造的以下分别参考图11和图12所讨论的IC器件1100或1200中的一个。IC器件的非限制性示例包括存储电路、逻辑器件、处理器件、信号处理电路等。

在一些实施例中，方法600的一些或所有操作能够执行为APR方法的部分。在一些实施例中，通过APR系统能够执行方法600的一些或所有操作，例如，包括在以下参考图13所讨论的EDA系统1300中，并且被配置为执行APR方法的系统。

方法600的一些或所有操作能够实施为在设计室中执行的设计程序的部分，例如，以下参考图14所讨论的设计室1420。

在一些实施例中，通过计算机的处理器来执行方法600中的一些或全部。在一些实施例中，通过以下参考图13所讨论的EDA系统1300的处理器1302来执行方法600中的一些或全部。

在一些实施例中，以图6所示的顺序来执行方法600的操作。在一些实施例中，以除了图6所示的顺序之外的顺序来执行方法600的操作。在一些实施例中，在执行方法600的一个或多个操作之前、之间、期间和/或之后，执行一个或多个操作。

在一些实施例中，图7至图10示出了通过执行方法600的一个或多个操作所生成的相应的IC布局图700-1000的非限制性示例。为了清晰简化了IC布局图700-1000。在多个实施例中，除了图7至图10所示的部件之外，IC布局图700-1000中的一个或多个还包括多个部件，例如，一个或多个晶体管器件、电源轨、隔离结构、阱、导电元件等。

图7示出了根据一些实施例的IC布局图700。布局图700包括单元200C-1和200C-2，有源区210-2、220-1、230-1、和240-2，栅极轨道T1-T7，栅极间距GP，栅极区域P1-P7，放置与布线边界(prBoundary)PR1以及X方向和Y方向。在多个实施例中，除了有源区210-2、220-1、230-1、和240-2之外，IC布局图700还包括一个或多个有源区(未示出)。

图8示出了根据一些实施例的IC布局图800。布局图800包括单元300C-1和300C-2，有源区210-2、220-1、230-2、和240-1，栅极轨道T1-T7，栅极间距GP，栅极区域P1-P7，放置与布线边界PR2以及X方向和Y方向。在多个实施例中，除了有源区210-2、220-1、230-2、和240-1之外，IC布局图800还包括一个或多个有源区(未示出)。

图9示出了根据一些实施例的IC布局图900。布局图900包括单元200C-1至200C-5以及X方向和Y方向。

图10示出了根据一些实施例的IC布局图1000。布局图1000包括单元300C-1至300C-5以及X方向和Y方向。

单元200C-1至200C-5中的每个是以上参考图2所讨论的单元200C的实施例，并且单元300C-1至300C-5中的每个是以上参考图3所讨论的单元300C的实施例。有源区210-2、220-1、230-1、230-2、240-1、和240-2中的每个是以上参考图2和图3所讨论的相应的有源区210-240的实施例。

栅极轨道T1-T7和栅极间距GP相当于以上参考图2和图3所讨论的具有栅极间距GP的栅极轨道T1-T6。栅极区域P1-P7相当于以上参考图5B1至图5H2所讨论的栅极区域P1-P6。以上参考图2至图4和图5B1至图5H2讨论了X方向和Y方向。

放置与布线边界PR1和PR2中的每个是限定以下区域的闭合边界，在一个或多个布线操作中，将一组电连接件从通过闭合边界所限定的区域的外部的各个部件布线至闭合边界内的各个部件和/或从闭合边界内的各个部件布线至由闭合边界所限定的区域外部的各个部件。在一些实施例中，一个或多个布线操作是APR方法的部分。

在多个实施例中，除了在图7至图10所示的单元200C-1至200C-5或单元300C-1至300C-5中的两个或多个之外，IC布局图700-1000中的一个或多个还包括一个或多个单元(未示出)。

在图7所示的IC布局图700中，单元200C-1包括边界凹槽200R1-1和200R3-1和边界突出件200P1-1至200P3-1，并且单元200C-2包括边界凹槽200R1-2至200R3-2和边界突出件200P1-2至200P3-2。相应的边界凹槽对应于以上参考图2所讨论的边界凹槽200R1-200R3并且相应的边界突出件对应于以上参考图2所讨论的边界突出件200P1-200P3。

单元200C-1邻接单元200C-2，边界突出件200P1-1由此配合(fit)在边界凹槽200R3-2内，边界突出件200P2-2由此配合在边界凹槽200R2-1中并且边界突出件200P3-2由此配合在边界凹槽200R1-1中。

栅极区域P4和P5中的每个在对应于相应的栅极轨道TR4和TR5的位置处沿着Y方向对准，并且包括中单元200C-1和200C-2这两者中。栅极区域P4与边界突出件200P1-1交叉，并且栅极区域P5与边界突出件200P2-2和200P3-2交叉。

栅极区域P4还与有源区220-1和230-1交叉，并且由此能够用于具有突出件200P1-1中的一个或多个部件的一个或多个晶体管中。栅极区域P5还与有源区210-2和240-2交叉，并且由此能够用于具有突出件200P2-2或200P3-2的一个或两个中的一个或多个部件的一个或多个晶体管中。

因为相邻栅极区域P4和P5中的每个包括在单元200C-1和200C-2这两者中并且能够用于一个或多个晶体管，所以IC布局图700包括邻接的单元200C-1和单元200C-2而没有介于单元200C-1和200C-2之间的伪栅极区域。

在图8所示的IC布局图800中，单元300C-1包括边界凹槽300R1-1至300R4-1和边界突出件300P1-1至300P4-1，并且单元300C-2包括边界凹槽300R1-2至300R4-2和边界突出件300P1-2至300P4-2。相应的边界凹槽对应于以上参考图3所讨论的边界凹槽300R1-300R4并且相应的边界突出件对应于以上参考图3所讨论的边界突出件300P1-300P4。

单元300C-1邻接单元300C-2，边界突出件300P1-1由此配合在边界凹槽300R4-2内，边界突出件300P2-1由此配合在边界凹槽300R3-2内，边界突出件300P3-2由此配合在边界凹槽300R2-1内，并且边界突出件300P4-2由此配合在边界凹槽300R1-1内。

栅极区域P4和P5中的每个在对应于相应的栅极轨道TR4和TR5的位置处沿着Y方向对准，并且包括在单元300C-1和300C-2这两者中。栅极区域P4与边界突出件300P1-1和300P2-1交叉，并且栅极区域P5与边界突出件300P3-2和200P4-2交叉。

栅极区域P4还与有源区220-1和240-1交叉，并且由此能够用于具有突出件300P1-1或300P2-1的一个或这两个中的一个或多个部件的一个或多个晶体管中。栅极区域P5还与有源区210-2和230-2交叉，并且能够用于具有突出件300P3-2或300P4-2的一个或这两个中的一个或多个部件的一个或多个晶体管中。

因为相邻栅极区域P4和P5中的每个包括在单元300C-1和300C-2这两者中并且能够用于一个或多个晶体管中，所以IC布局图800包括邻接的单元300C-1和单元300C-2而没有介于单元300C-1和300C-2之间的伪栅极区域。

在如图7所示的IC布局700中，单元200C-1和200C-2中的每个在Y方向上具有相同的高度(未标记出)。在如图9所示的IC布局图900中，单元200C-2的高度(未标记出)不同于单元200C-1、200C-3、200C-4、和200C-5中的每个的高度(未标记出)，并且单元200C-2包括的凹槽和突出件的数量大于包括在单元200C-1、200C-3、200C-4、和200C-5中的每个中的凹槽和突出件的数量。单元200C-2由此在正X方向或负X方向中的一个或这两者方向上邻接多个单元。

在图9所示的实施例中，单元200C-2在负X方向上邻接两个单元，即，单元200C-1和单元200C-4并且在正X方向上邻接两个单元，即，单元200C-3和单元200C-5。在多个实施例中，单元200C-2在负X方向和正X方向中的一个或这两个方向上邻接比两个单元更少或更多的单元。

在图8所示的IC布局800中，单元300C-1和300C-2中的每个在Y方向上具有相同的高度(未标记出)。在图10所示是IC布局图1000中，单元300C-2的高度(未标记出)不同于单元300C-1、300C-3、300C-4、和300C-5中的每个的高度(未标记出)，并且单元300C-2包括的凹槽和突出件的数量大于单元300C-1、300C-3、300C-4、和300C-5中的每个中包括的凹槽和突出件的数量。单元300C-2由此能够在正X方向或负X方向中的一个或这两个方向上邻接更多单元。

在图10所示的实施例中，单元300C-2在负X方向上邻接两个单元，即，单元300C-1和单元300C-4并且在正X方向上邻接两个单元，即，单元300C-3和单元300C-5。在多个实施例中，单元300C-2在负X方向和正X方向中的一个或这两个方向上邻接比两个单元更少或更多的单元。

在操作610处，在一些实施例中，接收第一单元的布局图和第二单元的布局图。在多个实施例中，接收第一单元和第二单元的布局图包括接收标准单元、自定义单元、工程变更指令(ECO)单元、逻辑门单元、存储器单元、或其他类型的单元或者能够限定在IC布局图中的多个单元组合的布局图。在多个实施例中，逻辑门单元的布局图包括AND、OR、NAND、NOR、XOR、INV、与或非(AOI)、或与非(OAI)、MUX、触发器、BUFF、锁存器、延迟器或者时钟器件中的一个或多个的布局图。在多个实施例中，存储器单元的布局图包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、电阻式RAM(RRAM)、磁阻式RAM(MRAM)、只读存储器(ROM)单元、或者能够具有表示逻辑值的多个状态的其他器件中的一个或多个的布局图。

在一些实施例中，接收第一单元和第二单元的布局图包括通过执行以上参考图1所讨论的方法100的一些或所有操作的而接收一个或多个IC布局图。在多个实施例中，接收第一单元和第二单元的布局图包括接收以上参考图2和图3所讨论的单元200C或300C中的一个或两个，和/或接收以上参考图7和图9所讨论的单元200C-1至200C-5中的两个或多个，和/或接收以上参考图8和图10所讨论的单元300C-1至300C-5中的两个或多个。

在多个实施例中，接收第一单元和第二单元的布局图包括接收一个或多个电子文件和/或接收来自单元库的第一单元和第二单元的布局图。在一些实施例中，接收第一单元和第二单元的布局图包括通过网络接收第一单元和第二单元的布局图。在一些实施例中，接收第一单元和第二单元的布局图包括通过以下参考图13所讨论的EDA系统1300的网络1314接收第一单元和第二单元的布局图。

在一些实施例中，接收第一单元和第二单元的布局图包括接收通过IC制造系统可使用的一个或多个布局1422作为IC制造流程的部分，例如，以下参考图14所讨论的IC制造系统1400。

接收第一单元和第二单元的布局图包括接收包括至少一个边界突出件的第一单元的布局图和包括至少一个边界凹槽的第二单元的布局图。

在一些实施例中，接收第一单元和第二单元的布局图包括接收具有相同栅极间距的第一单元和第二单元的布局图。在一些实施例中，接收第一单元和第二单元的布局图包括接收具有不同栅极间距的第一单元和第二单元的布局图。

在一些实施例中，接收第一单元和第二单元的布局图包括接收具有多个栅极间距的第一单元和第二单元的布局图，其中的一个栅极间距是其他栅极间距的多倍。在一些实施例中，接收第一单元和第二单元的布局图包括修改一个或多个栅极间距，使得第一单元和第二单元的布局图具有相同的栅极间距。

在一些实施例中，接收第一单元和第二单元的布局图包括接收包括定位在其中的一个或多个导电区域的第一单元或第二单元的布局图中的至少一个。在多个实施例中，一个或多个导电区域包括通过以上参考图5B至图5H2所讨论的导电区域MD1-MD5、M1、M2、M01-M07B、通孔V0、或通孔V1所例示的一个或多个导电区域。

在操作620中，第一单元通过第一单元的边界突出件配合在第二单元的边界凹槽内并且使IC布局的第一栅极区域与边界突出件交叉并且与第二单元的第一有源区交叉而与第二单元邻接。

在一些实施例中，第一单元的边界突出件配合在第二单元的边界凹槽内包括第一单元的边界突出件与第二单元的边界凹槽相匹配。在一些实施例中，第一单元的边界突出件配合在第二单元的边界凹槽内包括保留介于第一单元的边界突出件和第二单元的边界凹槽之间的一个或多个间隙。

在一些实施例中，第一单元的边界突出件配合在第二单元的边界凹槽内包括将第一单元的多于一个边界突出件配合在第二单元的多于一个边界凹槽内。在一些实施例中，第一单元的边界突出件配合在第二单元的边界凹槽内包括将第二单元的一个或多边界突出件配合在第一单元的一个或多个边界凹槽内。

在多个实施例中，第一单元邻接第二单元包括通过将第一单元的一个或多个边界突出件配合在第二单元和/或附加单元的一个或多个边界凹槽内或者将第二单元和/或附加单元的一个或多个边界突出件配合在第一单元的一个或多个边界凹槽内中的一个或多个而将第一单元与除了第二单元之外的一个或多个单元邻接。

在多个实施例中，第一单元邻接第二单元包括将单元200C-1至200C-5或者300C-1至300C-5中的一个或多个与以上参考图7至图10所讨论的单元200C-1至200C-5或300C-1至300C-5中的另一个或另外多个邻接。

在一些实施例中，第一栅极区域与边界突出件和第一有源区交叉包括通过合并第一单元的栅极区域与第二单元的栅极区域来形成第一栅极区域。在多个实施例中，第一栅极区域与边界突出件和第一有源区交叉包括使第一单元的第一栅极区域与第二单元的第一有源区交叉或者使第二单元的第一栅极区域与第一单元的边界突出件交叉。

在多个实施例中，第一栅极区域与边界突出件和第一有源区交叉包括使第一栅极区域与第一单元的一个或多个附加边界突出件交叉或者使第一栅极区域与第二单元的一个或多个附加有源区交叉中的一个或两个。

在多个实施例中，第一栅极区域与边界突出件和第一有源区包括使第一栅极区域与一个或多个附加单元的一个或多个边界突出件交叉或者使第一栅极区域与一个或多个附加单元的一个或多个有源区交叉中的一个或两个。

在多个实施例中，第一栅极区域与边界突出件交叉包括使以上参考图7和图8所讨论的栅极区域P1-P7中的一个或多个与边界突出件200P1-1至200P3-2或者300P-1至300P4-2中的一个或多个交叉。在多个实施例中，第一栅极区域与第一有源区交叉包括使以上参考图7和图8所讨论的栅极区域P1-P7中的一个或多个与有源区210-1至240-2中的一个或多个交叉。

在一些实施例中，第一栅极区域与边界突出件和第一有源区交叉包括基于栅极轨道对准第一单元和第二单元。在一些实施例中，基于栅极轨道对准第一单元和第二单元包括基于以上参考图2、图3、图7和图8所讨论的栅极轨道T1-T7中的一条或多条对准第一单元和第二单元。

在一些实施例中，第一单元邻接第二单元包括修改IC布局图。

在操作630处，在一些实施例中，第一单元和第二单元定位在放置与布线边界内。在一些实施例中，第一单元和第二单元定位在放置与布线边界内包括将第一单元和第二单元定位在以上分别参考图7和图8所讨论的放置与布线边界PR1或PR2中的一个内。

在一些实施例中，第一单元和第二单元定位在放置与布线边界内包括与第一单元或第二单元中的一个或两个的一个或多个边界凹槽相对应的放置与布线边界内形成一个或多个清晰区域。

在一些实施例中，第一单元和第二单元定位在放置与布线边界内包括修改IC布局图。

在操作640处，在一些实施例中，一个或多个电连接件被布线至第一单元和第二单元。在一些实施例中，对一个或多个电连接件布线包括根据放置与布线边界对一个或多个电连接件进行布线。

在一些实施例中，对电连接件布线包括作为APR方法的部分对电连接件进行布线。在一些实施例中，通过APR系统执行对电连接件布线，例如，包括在以下参考图13所讨论的EDA系统1300中并被被配置为执行PR方法的系统。

对一个或多个电连接件布线包括将一个或多个导电区域定位在IC布局图内。定位导电区域包括至少限定诸如金属1层、金属2层的导电层的区域，使得基于IC布局图所制造的IC器件的导电层的区段形成与IC器件的一个或多个下面的元件的电连接件。在多个实施例中，定位一个或多个导电区域至少部分地限定包括铜或适应于形成IC器件的电连接的另一种金属的导电层的区段。

在多个实施例中，一个或多个导电区域定位在IC布局图内包括定位通过以上参考图5B至图5H2所讨论的导电区域MD1-MD5、M1、M2、M01-M07B、通孔V0或通孔V1所例示的一个或多个导电区域。

在一些实施例中，对第一单元和第二单元的电连接件布线包括修改IC布局图。

在操作650处，在一些实施例中，所修改的布局图被存储在存储器件中。在多个实施例中，布局图存储在存储器件中包括将布局图存储在非易失性的计算机可读存储器或诸如数据库的单元库中和/或和/或包括通过网络存储布局图。在一些实施例中，布局图存储在存储器件中包括通过以下参考图13所讨论的通过EDA系统1300的网络1314存储布局图。

在操作660处，在一些实施例中，基于修改的布局图制造一个或多个半导体掩模中的一个或多个或者半导体IC层的至少一个部件。以下参考图14讨论了制造一个或多个半导体掩模或者半导体IC层的至少一个部件。

在操作670处，在一些实施例中，基于修改的布局图执行一个或多个制造操作。在一些实施例中，执行一个或多个制造操作包括基于布局图执行一个或多个光刻曝光。以下参考图14讨论了基于布局图执行一个或多个制造操作，例如，一个或多个光刻曝光。

通过执行方法600的一些或所有操作，生成IC布局图，其中，邻接单元包括与邻接单元200C-1至200C-1或300C-1至300C-1中的一个的边界突出件交叉并且与邻接单元中的另一个的一个或多个有源区交叉的栅极区域。IC布局图和基于IC布局图所制造的IC器件由此能够避免在单元边界处的伪栅极区域，从而与不包括与单元中的一个或多个有源区交叉而能够与相邻单元的一个或多个有源区交叉的栅极区域相比较，减小了面积需求。

图11是根据一些实施例的IC器件1100的示图。通过执行方法100和/或600的一些或所有操作来形成IC器件1100并且该IC器件被配置为分别根据以上参考图2和图7所讨论的IC布局图200和700。

图12是根据一些实施例的IC器件1200的示图。通过执行方法100和/或600的一些或所有操作来形成IC器件1200并且该IC器件配置为分别根据以上参考图3和图8所讨论的IC布局图300和800。

为了清晰，简化了图11中的IC器件1100和图12中的IC器件1200的绘制。图11和图12示出了IC器件1100和1200的平面图，其中，包括或不包括各种部件以便于以下讨论。图11和图12中的每幅图进一步示出了以上参考图2和图3所讨论的X方向和Y方向。

IC器件1100包括均沿着X方向延伸的有源区1110、1120、1130和1140；和栅极结构G1和G2，均沿着Y方向延伸并位于有源区1110、1120、1130、和1140中的每个的上方。

有源区1110、1120、1130、和1140是根据以上参考图2和图3所讨论的相应的有源区210、220、230、和240所配置的N型或P型有源区，并且栅极结构G1和G2是根据以上参考图2和图3所讨论的栅极轨道T1-T6中的多个栅极轨道而配置的栅极结构。

在图11所示的实施例中，IC器件1100包括四个有源区和两个栅极结构。在多个实施例中，IC器件1100包括比四个有源区更少或多个的有源区和/或比两个栅极结构更少或更多的栅极结构，其中，有源区和栅极结构中的每个根据以上图2的IC布局图200所讨论的相应的有源区和栅极区域进行配置。

根据IC布局图200，栅极结构G1位于有源区1120和1130的边缘上方，有源区1110和1140中的每个延伸穿过栅极结构G1，栅极结构G2位于有源区1110和1140的边缘的上方，并且有源区1120和1130中的每个延伸穿过栅极结构G2。

在多个实施例中，栅极结构G1和有源区1110、栅极结构G1和有源区1140、栅极结构G2和有源区1120、或栅极结构G2和有源区1130中的一个或多个配置为NMOS或PMOS晶体管。

IC器件1200包括有源区1210、1220、1230、和1240，每个均沿着X方向延伸；和栅极结构G3和G4，每个均沿着Y方向延伸并且位于有源区1210、1220、1230、和1240中的每个上方。

有源区1210、1220、1230、和1240是根据以上以上参考图2和图3所讨论的相应的有源区210、220、230、和240而配置的N型有源区或P型有源区，并且栅极结构G3和G4是根据以上参考图2和图3所讨论的栅极轨道T1-T6的多个栅极轨道而配置的栅极结构。

在图12所示的实施例中，IC器件1200包括四个有源区和两个栅极结构。在多个实施例中，IC器件1200包括比四个有源区更少或更多的有源区和/或比两个栅极结构更少或更多的栅极结构，其中，有源区和栅极结构中每个都根据以上参考图3的IC布局图300所讨论的相应的有源区和栅极区域而进行配置。

根据IC布局图300，栅极结构G3位于有源区1220和1240的边缘上方，有源区1210和1230中的每个延伸穿过栅极结构G3，栅极结构G4位于有源区1210和1230的边缘上方，并且有源区1220和1240中的每个延伸穿过栅极结构G4。

在多个实施例中，栅极结构G3和有源区1210、栅极结构G3和有源区1230、栅极结构G4和有源区1220、或栅极结构G4和有源区1240中的一个或多个配置为NMOS或PMOS晶体管。

在多个实施例中，IC器件1100或1200中的一个或两个包括适用于将有源区和栅极结构中的一个或多个组合配置为一个或多个NMOS或PMOS晶体管的附加IC器件元件(未示出)，例如，掺杂和/或外延区域、阱、或隔离结构。

在多个实施例中，IC器件1100或1200中的一个或多个包括根据通过以上参考图5B至图5H2所讨论的导电区域MD1-MD5、M1、M2、M01-M07B、通孔V0或通孔V1所例示的导电区域而配置的一个或多个导电元件(未示出)，例如，接触件、通孔、或金属扩散区段、金属零区段、金属1区段或更高金属层的区段，IC器件1100或1200中的一个或多个由此包括至一个或多个NMOS或PMOS晶体管的一个或多个电连接件。

在多个实施例中，根据通过以下参考图5B1至图5E2所讨论的切割聚合物区域CP所例示的一个或多个切割聚合区域，栅极结构G1通过切割部分G1CP被划分为两个部分，栅极结构G2通过切割部分G2CP被划分为两个部分，栅极结构G3通过切割部分G3CP被划分为两个部分或者栅极结构G4通过切割部分G4CP被划分为两个部分中的一个或多个，给定栅极结构中的每个部分由此相对于给定栅极结构的每个其他部分独立地可控制。

在多个实施例中，除了根据IC布局图200而配置的有源区1110-1140和栅极结构G1和G2之外，IC器件1100还包括根据IC布局图200而配置的有源区和栅极结构的一个或多个进一步组合(未示出)，使得根据以上参考图7或图9所讨论的IC布局图700或900之一来配置IC器件1100。

在多个实施例中，除了根据IC布局图300而配置的有源区1210-1240和栅极结构G3和G4之外，IC器件1200还包括根据IC布局图300而配置的有源区和栅极结构的一个或多个进一步组合(未示出)，使得根据以上参考图8或图10所讨论的IC布局图800或1000之一来配置IC器件1200。

通过执行方法100或600中的一些或所有操作而进行制造，并且根据以上参考图1至图10所讨论的IC布局200、300或700-1000而进行配置，IC器件1100和1200中的每个能够实现以上参考方法100、600和图1至图10所讨论的优点。

图13是根据一些实施例的EDA系统1300的框图。

在一些实施例中，EDA系统1300包括APR系统。例如使用根据一些实施例的EDA系统1300可实施根据一个或多个实施例设计布局图并表示导线布线配置的本文中所述的方法。

在一些实施例中，EDA系统1300是包括硬件处理器1302和非暂时性的计算机可读存储介质1304的通用计算设备。除此之外，存储介质1304编码有，即，存储计算机程序代码1306，即可执行指令集合。通过硬件处理器1302执行指令1306表示(至少部分)EDA工具，其中，例如，根据下文中所提出的一个或多个工艺和/或方法来实施本文中所描述的方法的部分或全部。

处理器1302通过总线1308电连接至计算机可读存储介质1304。处理器1302也通过总线1308电连接至I/O接口1310。网络接口1312也通过总线1308电连接至处理器1302。网络接口1312连接至网络1314，从而使得处理器1302和计算机可读存储介质1304能够通过网络1314连接至外部元件。处理器1302配置为执行编码在计算机可读存储介质1304中的计算机程序代码1306，以使得EDA系统1300可用于实施所提出的工艺和/或方法中描述的部分或全部操作。在一个或多个实施例中，处理器1302是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一个或多个实施例中，计算机可读存储介质1304是电子的、磁性的、光学的、电磁的、红外的和/或半导体的系统(或装置或器件)。例如，计算机可读存储介质1304包括半导体或固相存储器、磁带、可移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质1304包括只读光盘存储器(CD-ROM)、读/写光盘(CD-R/W)和/或数字视频光盘(DVD)。

在一些实施例中，存储介质1304存储计算机程序代码1306，该计算机程序代码配置为使EDA系统1300(这种执行表示(至少部分)EDA工具)实施所提出的工艺和/或方法的部分或全部操作。在一个或多个实施例中，存储介质1304还存储便于所提出的工艺和/或方法的部分或全部操作的信息。在一个或多个实施例中，存储介质1304存储包括本文中所公开的这样的标准单元的标准单元库1307。

EDA系统1300包括I/O接口1310。I/O接口1310连接至外部电路。在一个或多个实施例中，I/O接口1310包括用于向处理器1302传达信息和命令的键盘、小型键盘、鼠标、轨迹球、触控板、触摸屏和/或光标方向键。

系统1300还包括连接至处理器1302的网络接口1312。网络接口1312允许EDA系统1300与网络1314通信，其中一个或多个其他计算机系统连接至该网络。网络接口1312包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或多个EDA系统1300中实施所提出的工艺和/或方法的部分或全部操作。

EDA系统1300配置为通过I/O接口1310接收信息。或网络接口1313与布局设计相关的。通过I/O接口1310接收的信息包括指令、数据、设计规则、标准单元库和/或通过处理器1302处理的其他参数中的一个或多个。该信息通过总线1308传送至处理器1302。EDA系统1300配置为通过I/O接口1310接收与UI相关的信息。该信息存储在计算机可读介质1304中作为用户界面(UI)1342。

在一些实施例中，所提出的工艺和/或方法的部分或全部操作实现为用于由处理器执行的独立软件应用。在一些实施例中，所提出的工艺和/或方法的部分或全部操作实现为作为额外的软件应用的部分的软件应用。在一些实施例中，所提出的工艺和/或方法的部分或全部操作实现为软件应用的插件。在一些实施例中，所提出的工艺和/或方法的部分或全部操作实现为作为EDA工具的部分的软件应用。在一些实施例中，所提出的工艺和/或方法的部分或全部操作实现为由EDA系统1300使用的软件应用。在一些实施例中，使用诸如可从CADENCE DESIGN SYSTEMS,Inc.获得的诸如

的工具或另一合适的布局生成工具生成包括标准单元的布局图。

在一些实施例中，工艺实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的示例包括但不限于外部/可移除的和/或内部/内置存储单元或内存单元，例如，诸如DVD的光盘、诸如硬盘的磁盘、诸如ROM、RAM、存储卡等的半导体存储器中的一个或多个。

图14是根据一些实施例的集成电路(IC)制造系统1400和与其相关的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统1400制造(A)一个或多个半导体掩模或(B)半导体集成电路层中的至少一个部件。

在图14中，IC制造系统1400包括在设计、开发和制造周期中彼此相互作用的实体(诸如设计室1420、掩模室1430和IC制造厂/制造者(“fab”)1450)，和/或与制造IC器件1460有关的服务。通过通信网络连接系统1400中的实体。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是诸如内联网和因特网的各种不同的网络。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体相互作用并向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室1420、掩模室1430和IC制造厂1450中的两个或多个由单个较大公司拥有。在一些实施例中，设计室1420、掩模室1430和IC制造厂1450中的两个或多个共存于共同设施中并且使用公共资源。

设计室(或设计团队)1420生成IC设计布局图1422。IC设计布局图1422包括为IC器件1460设计的各种几何图案。几何图案对应于构成要制造的IC器件1460的各种部件的金属、氧化物或半导体层的图案。各层结合以形成各种IC部件。例如，IC设计布局图1422的部分包括要形成在半导体衬底(诸如硅晶圆)中的各个IC部件，诸如有源区、栅电极、源极和漏极、金属线或层间互连的通孔和用于接合焊盘的开口，以及设置在半导体衬底上的各种材料层。设计室1420实施适当的设计过程以形成IC设计布局图1422。设计过程包括逻辑设计、物理设计或放置和布线中的一个或多个。IC设计布局图1422呈现为具有几何图案信息的一个或多个数据文件。例如，可以以GDSII文件格式或DFII文件格式表示IC设计布局图1422。

掩模室1430包括数据准备1432和掩模制造1444。掩模室1430使用IC设计布局图1422制造用于根据IC设计布局图1422制造IC器件1460的各个层的一个或多个掩模1445。掩模室1430实施掩模数据制备1432，其中，IC设计布局图1422转换为代表性数据文件(“RDF”)。掩模数据制备1432向掩模制造1444提供RDF。掩模制造1444包括掩模写入器。掩模写入器将RDF转换为诸如掩模(掩模版)1445或半导体晶圆1453的衬底上的图像。IC设计布局图1422由掩模数据制备1432操作以符合掩模写入器的特定特性和/或IC制造者1450的要求。在图14中，掩模数据制备1432和掩模制造1444示出为单独的元件。在一些实施例中，掩模数据制备1432和掩模制造1444可以统称为掩模数据制备。

在一些实施例中，掩模数据制备1432包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他工艺效应等引起的图像误差。OPC调整IC设计布局图1422。在一些实施例中，掩模数据制备1432还包括分辨率增强技术(RET)，诸如离轴照明、亚分辨率辅助特征、相移掩模、其他合适的技术等或它们的组合。在一些实施例中，还使用反向光刻技术(ILT)，其将OPC视为反向成像问题。

在一些实施例中，掩模数据制备1432包括掩模规则检查器(MRC)，其中，该掩模规则检查器(MRC)利用包括特定的几何和/或连接限制的掩模创建规则组检查已经经历了OPC中的工艺的IC设计布局图1422，以确保足够的裕度，从而解决半导体制造工艺中的变化性等。在一些实施例中，MRC修改IC设计布局图1422以补偿掩模制造1444期间的限制，这可以取消OPC实施的部分修改以满足掩模创建规则。

在一些实施例中，掩模数据制备1432包括光刻工艺检查(LPC)，其模拟将由IC制造者1450实施的处理以制造IC器件1460。LPC基于IC设计布局图1422模拟该处理以创建诸如IC器件1460的模拟制造的器件。LPC模拟中的处理参数可以包括与IC制造周期的各个工艺相关的参数，与用于制造IC的工具相关的参数和/或制造工艺的其他方面。LPC考虑了各种因素，诸如空间图像对比度、焦点深度(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适因素等或它们的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟器件的形状不够接近而无法满足设计规则，则将重复OPC和/或MRC以进一步改进IC设计布局图1422。

应当理解，为了简明，已经简化了掩模数据制备1432的上述描述。在一些实施例中，数据制备1432包括诸如逻辑操作(LOP)的额外的特征以根据制造规则修改IC设计布局图1422。此外，可以以各种不同的顺序执行在数据制备1432期间应用于IC设计布局图1422的工艺。

在掩模数据制备1432之后并且在掩模制造1444期间，基于修改的IC设计布局图1422制造掩模1445或掩模组1445。在一个实施例中，掩模制造1444包括基于IC设计布局图1422实施一个或多个光刻曝光。在一些实施例中，电子束(e束)或多个电子束的机制用于基于修改的IC设计布局图1422在掩模(光掩模或掩模版)1445上形成图案。可以采样各种技术来形成掩模1445。在一些实施例中，使用二进制技术形成掩模1445。在一些实施例中，掩模图案包括不透明区和透明区。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如光刻胶)的辐射束(诸如紫外(UV)束)被不透明区阻挡并透过透明区。在一个实例中，掩模1445的二元掩模版本包括透明衬底(例如，石英玻璃)和涂覆在二元掩模的不透明区中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模1445。在掩模1445的相移掩模(PSM)版本中，形成在相移掩模上的图案的各个部件配置为具有适当的相位差以提高分辨率和成像质量。在各个实例中，相移掩模可以是衰减型PSM或交替型PSM。通过掩模制造1444所生成的掩模用于各个工艺中。例如，这种掩模可以用于离子注入工艺中以在半导体晶圆1453中形成各种掺杂区，用于蚀刻工艺中以在半导体晶圆1453中形成各种蚀刻区，和/或用于其他合适的工艺中。

IC制造者1450包括晶圆制造1452。IC制造者1450是IC制造企业，其包括用于制造各种不同IC产品的一个或多个制造设备。在一些实施例中，IC制造者1450是半导体代工厂。例如，可以存在用于多个IC产品的前段制造(前段制程(FEOL)制造)的制造设备，而第二制造设备可以提供用于IC产品的互连和封装的后段制造(后段制程(BEOL)制造)，以及第三制造设备可以为代工企业提供其他服务。

IC制造者1450使用由掩模室1430制造的掩模(或多个掩模)1445来制造IC器件1460。因此，IC制造者1450至少间接地使用IC设计布局图1422来制造IC器件1460。在一些实施例中，使用掩模(或多个掩模)1445由IC制造者1450制造半导体晶圆1453以形成IC器件1460。在一些实施例中，IC制造包括至少间接基于IC设计布局图1422执行一个或多个光刻曝光。半导体晶圆1453包括具有形成在其上的材料层的硅衬底或其他适当的衬底。半导体晶圆1453还包括各种掺杂区、介电部件、多层互连件等中的一个或多个(在后续的制造步骤中形成)。

例如，在以下专利中发现关于集成电路(IC)制造系统(例如，图14的系统1400)以及与其相关联的IC制造流程的细节：于2016年2月9日授权的第9,256,709号美国专利、于2015年10月1日发表的美国预授权出版号为20150278429的美国专利、于2014年2月6日发表的美国预授权出版号为20140040838的美国专利以及于2007年8月21日授权的第7,260,442号美国专利，其每个专利的全部内容结合于此作为参考。

在一些实施例中，一种生成集成电路(IC)单元的布局图的方法，所述布局图存储在非易失性计算机可读介质上，所述方法包括：通过以下步骤限定所述单元的边界的边界凹槽：所述边界的第一部分沿着第一方向延伸；所述边界的第二部分在垂直于所述第一方向的第二方向上远离所述第一部分延伸，所述第二部分与所述第一部分是连续的；以及所述边界的第三部分在所述第二方向上远离所述第一部分延伸，所述第三部分与所述第一部分是连续的。通过所述有源区在与所述第二方向相反的第三方向上远离所述第一部分延伸将有源区定位在所述单元中。在一些实施例中，方法进一步包括：基于所述布局图，制造以下至少一个：一个或多个半导体掩模；或者半导体IC层中的至少一个部件。在实施例中，所述有源区是所述单元中的多个有源区的第一有源区；以及所述方法进一步包括通过第二有源区在所述第三方向上远离所述第一部分延伸而定位所述多个有源区的所述第二有源区。在实施例中，定位所述多个有源区的所述第一有源区包括：在PMOS器件中包括所述多个有源区的所述第一有源区；以及定位所述多个有源区的所述第二有源区包括：在NMOS器件中包括所述多个有源区的所述第二有源区。在实施例中，所述有源区是所述单元中的多个有源区的第一有源区，所述多个有源区的每个有源区都在所述第三方向上延伸，以及所述方法进一步包括通过沿着所述第一方向对准所述多个有源区的第二有源区、所述多个有源区的第三有源区、所述第二部分、和所述第三部分来定位所述多个有源区的所述第二有源区和所述多个有源区的所述第三有源区。在实施例中，定位所述多个有源区的所述第二有源区包括：在PMOS器件中包括所述多个有源区的所述第二有源区；以及定位所述多个有源区的所述第三有源区包括：在NMOS器件中包括所述多个有源区的所述第三有源区。在实施例中，限定所述单元的边界的边界凹槽包括通过以下方式限定所述边界的边界突出件：所述边界的第四部分在所述第一方向上延伸；所述边界的第五部分在所述第二方向上远离所述第四部分延伸，所述第五部分与所述第四部分是连续的；以及第六部分在第二方向上远离所述第四部分延伸，所述第六部分与所述第四部分是连续的；其中，所述有源区位于所述第一部分和所述第四部分之间。在实施例中，所述有源区是所述单元中的多个有源区的第一有源区，所述多个有源区的每个有源区都在所述第三方向上延伸，限定所述单元的边界的边界凹槽进一步包括：所述边界的第七部分在所述第二方向上延伸，所述第七部分与所述第四部分是不连续并且平行于所述第五部分和所述第六部分，以及所述方法进一步包括：通过在所述第一方向上对准所述多个有源区的所述第一有源区、所述多个有源区的第二有源区、所述第五部分、所述第六部分和所述第七部分来定位所述多个有源区的所述第二有源区。在实施例中，定位所述多个有源区的所述第一有源区或定位所述多个有源区的所述第二有源区中的一个包括：在PMOS器件中包括所述多个有源区的所述第一有源区或所述多个有源区的所述第二有源区中的一个，以及定位所述多个有源区的所述第一有源区或定位所述多个有源区的所述第二有源区中的另一个包括：在NMOS器件包括所述多个有源区的所述第一有源区或所述多个有源区的所述第二有源区中的另一个。

在实施例中，方法进一步包括：基于所述集成电路布局图，制造以下至少一个：一个或多个半导体掩模；或者半导体集成电路层中的至少一个部件。

在实施例中，所述有源区是所述单元中的多个有源区的第一有源区；以及所述方法进一步包括通过第二有源区在所述第三方向上远离所述第一部分延伸而定位所述多个有源区的所述第二有源区。

在实施例中，定位所述多个有源区的所述第一有源区包括：在PMOS器件中包括所述多个有源区的所述第一有源区；以及定位所述多个有源区的所述第二有源区包括：在NMOS器件中包括所述多个有源区的所述第二有源区。

在实施例中，所述有源区是所述单元中的多个有源区的第一有源区，所述多个有源区的每个有源区都在所述第三方向上延伸，以及所述方法进一步包括通过沿着所述第一方向对准所述多个有源区的第二有源区、所述多个有源区的第三有源区、所述第二部分、和所述第三部分来定位所述多个有源区的所述第二有源区和所述多个有源区的所述第三有源区。

在实施例中，定位所述多个有源区的所述第二有源区包括：在PMOS器件中包括所述多个有源区的所述第二有源区；以及定位所述多个有源区的所述第三有源区包括：在NMOS器件中包括所述多个有源区的所述第三有源区。

在实施例中，限定所述单元的边界的边界凹槽包括通过以下方式限定所述边界的边界突出件：所述边界的第四部分在所述第一方向上延伸；所述边界的第五部分在所述第二方向上远离所述第四部分延伸，所述第五部分与所述第四部分是连续的；以及第六部分在第二方向上远离所述第四部分延伸，所述第六部分与所述第四部分是连续的；其中，所述有源区位于所述第一部分和所述第四部分之间。

在实施例中，所述有源区是所述单元中的多个有源区的第一有源区，所述多个有源区的每个有源区都在所述第三方向上延伸，限定所述单元的边界的边界凹槽进一步包括：所述边界的第七部分在所述第二方向上延伸，所述第七部分与所述第四部分是不连续并且平行于所述第五部分和所述第六部分，以及所述方法进一步包括：通过在所述第一方向上对准所述多个有源区的所述第一有源区、所述多个有源区的第二有源区、所述第五部分、所述第六部分和所述第七部分来定位所述多个有源区的所述第二有源区。

在实施例中，定位所述多个有源区的所述第一有源区或定位所述多个有源区的所述第二有源区中的一个包括：在PMOS器件中包括所述多个有源区的所述第一有源区或所述多个有源区的所述第二有源区中的一个，以及定位所述多个有源区的所述第一有源区或定位所述多个有源区的所述第二有源区中的另一个包括：在NMOS器件包括所述多个有源区的所述第一有源区或所述多个有源区的所述第二有源区中的另一个。

在实施例中，一种生成集成电路(IC)的布局图的方法，所述布局图存储在非易失性计算机可读介质上，所述方法包括：通过以下方式使所述IC布局图中的第一单元与第二单元邻接：所述第一单元的边界突出件配合在所述第二单元的边界凹槽内，以及使所述IC布局图的第一栅极区域与所述边界突出件交叉并与所述第二单元的第一有源区交叉。在实施例中，方法进一步包括：基于所述IC布局图执行一个或多个光刻曝光。在实施例中，所述第一栅极区域与所述边界突出件和所述第一有源区交叉包括基于栅极轨道对准所述第一单元和所述第二单元。在实施例中，所述IC布局图的所述第一栅极区域与所述边界突出件交叉并与所述第一有源区交叉包括使所述第一栅极区域与所述第二单元的第二有源区交叉。在实施例中，所述第一单元的边界突出件是所述第一单元的多个边界突出件的第一边界突出件，以及所述IC布局图的所述第一栅极区域与所述边界突出件交叉并与所述第一有源区交叉包括使所述第一栅极区域与所述多个边界突出件的第二边界突出件交叉。在实施例中，方法进一步包括将所述第一单元和所述第二单元定位在放置与布线边界内。

在实施例中，方法进一步包括：基于所述集成电路布局图执行一个或多个光刻曝光。

在实施例中，所述第一栅极区域与所述边界突出件和所述第一有源区交叉包括基于栅极轨道对准所述第一单元和所述第二单元。

在实施例中，所述集成电路布局图的所述第一栅极区域与所述边界突出件交叉并与所述第一有源区交叉包括使所述第一栅极区域与所述第二单元的第二有源区交叉。

在实施例中，所述第一单元的边界突出件是所述第一单元的多个边界突出件的第一边界突出件，以及所述集成电路布局图的所述第一栅极区域与所述边界突出件交叉并与所述第一有源区交叉包括使所述第一栅极区域与所述多个边界突出件的第二边界突出件交叉。

在实施例中，方法进一步包括将所述第一单元和所述第二单元定位在放置与布线边界内。

在实施例中，一种集成电路(IC)器件，包括：多个有源区，所述多个有源区中的每个有源区在第一方向上延伸；以及第一栅极结构，在垂直于所述第一方向的第二方向上延伸，所述第一栅极结构位于所述多个有源区的每个有源区上方；其中，所述多个有源区的第一有源区位于所述多个有源区第二有源区和所述多个有源区的第三有源区之间，所述第一栅极结构位于所述多个有源区的所述第一有源区的边缘上方，以及所述多个有源区的所述第二有源区和所述多个有源区的所述第三有源区中的每个延伸穿过所述第一栅极结构。在实施例中，IC器件进一步包括：第二栅极结构，在所述第二方向上延伸，所述第二栅极结构位于所述多个有源区的每个有源区上方，其中，所述第二栅极结构位于所述多个有源区的所述第二有源区的边缘上方并且位于所述多个有源区的所述第三有源区的边缘上方，以及所述多个有源区的所述第一有源区延伸穿过所述第二栅极结构。在实施例中，所述多个有源区的第四有源区位于所述多个有源区的所述第二有源区和所述多个有源区的所述第三有源区之间，以及所述第一栅极结构位于所述多个有源区的所述第四有源区的边缘上方。在实施例中，所述多个有源区的所述第三有源区位于所述多个有源区的所述第一有源区和所述多个有源区的第四有源区之间，以及所述第一栅极结构位于所述多个有源区的所述第四有源区的边缘上方。在实施例中，所述第一栅极结构的第一部分位于所述多个有源区的所述第二有源区上方；所述第一栅极结构的第二部分位于所述多个有源区的所述第三有源区上方；以及所述第一栅极结构的所述第一部分和所述第一栅极结构的所述第二部分是独立控制的。

在实施例中，集成电路器件进一步包括：第二栅极结构，在所述第二方向上延伸，所述第二栅极结构位于所述多个有源区的每个有源区上方，其中，所述第二栅极结构位于所述多个有源区的所述第二有源区的边缘上方并且位于所述多个有源区的所述第三有源区的边缘上方，以及所述多个有源区的所述第一有源区延伸穿过所述第二栅极结构。

在实施例中，所述多个有源区的第四有源区位于所述多个有源区的所述第二有源区和所述多个有源区的所述第三有源区之间，以及所述第一栅极结构位于所述多个有源区的所述第四有源区的边缘上方。

在实施例中，所述多个有源区的所述第三有源区位于所述多个有源区的所述第一有源区和所述多个有源区的第四有源区之间，以及所述第一栅极结构位于所述多个有源区的所述第四有源区的边缘上方。

在实施例中，所述第一栅极结构的第一部分位于所述多个有源区的所述第二有源区上方；所述第一栅极结构的第二部分位于所述多个有源区的所述第三有源区上方；以及所述第一栅极结构的所述第一部分和所述第一栅极结构的所述第二部分是独立控制的。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。