阅读说明：本技术 3d存储阵列中的改良浮栅和电介质层几何结构 (Improved floating gate and dielectric layer geometry in 3D memory arrays ) 是由 R·科瓦尔 S·贾扬提 H·桑达 M-W·郭 S·高达 K·帕拉特 于 2019-05-28 设计创作，主要内容包括：本发明描述了一种包括改良浮栅和电介质层几何结构的3D存储结构。在实施例中,存储单元包括沟道区和浮栅,其中,所述浮栅沿所述沟道区的方向的长度显著长于所述浮栅沿所述沟道区的正交方向的长度。与所述浮栅相邻的控制栅沿所述沟道区的所述方向延伸的长度至少与所述控制栅沿所述沟道区的所述方向延伸的长度一样长,并且包括朝向所述控制栅延伸离开所述沟道区的锥形边缘。在实施例中,设置在所述控制栅和所述浮栅之间的电介质层可以沿所述浮栅跟随所述锥形边缘,并且在靠近所述浮栅处形成分立区,以至少部分地使所述浮栅与相邻存储单元绝缘。还公开并要求保护了其它实施例。(A3D memory structure including improved floating gate and dielectric layer geometries is described. In an embodiment, a memory cell includes a channel region and a floating gate, wherein a length of the floating gate in a direction of the channel region is substantially longer than a length of the floating gate in an orthogonal direction of the channel region. A control gate adjacent to the floating gate extends in the direction of the channel region for a length at least as long as the control gate extends in the direction of the channel region and includes a tapered edge extending away from the channel region toward the control gate. In an embodiment, a dielectric layer disposed between the control gate and the floating gate may follow the tapered edge along the floating gate and form discrete regions proximate to the floating gate to at least partially insulate the floating gate from adjacent memory cells. Other embodiments are also disclosed and claimed.)

3D存储阵列中的改良浮栅和电介质层几何结构

技术领域

本公开的实施例总体上涉及集成电路(IC)领域，并且更具体而言，涉及非易失性存储器件的制作技术。

背景技术

典型的闪存存储器件可以包括存储阵列，所述存储阵列包括按照行和列的方式布置的大量的非易失性存储单元。近年来，已经开发出了各种形式(例如，NAND、交叉点等)的垂直存储器，例如三维(3D)存储器。3D闪存存储阵列可以包括堆叠在彼此之上以形成垂直NAND串的多个存储单元。在浮栅闪存单元中，导电浮栅可以置于晶体管的控制栅和沟道之间。垂直NAND串的个体存储单元可以处于布置在从衬底向外延伸的主体的周围的不同层上，其中，导电浮栅(电荷存储区)位于与控制栅相似或相同的从所述主体水平向外延伸的平面上。

具体实施方式

能够容易地理解实施例。为了便于描述，类似的附图标记表示类似的结构元件。在附图的图示中通过举例方式而非限制方式示出了实施例。

图1A-1F是根据本公开的实施例的具有改良浮栅和电介质层几何结构的一个或多个存储单元的侧视截面图和顶视截面图。

图2是根据本公开的实施例的描述与形成图1A-1F的一个或多个存储单元相关联的过程的流程图。

图3A-3O示意性地示出了根据本公开的实施例的示出如图2所描述的形成一个或多个存储单元的不同阶段的示例性透视图和截面侧视图。

图4A和图4B示出了根据本公开的另一实施例的具有改良浮栅和电介质层几何结构的存储单元的侧视截面图和顶视截面图。

图4C-4C5示意性地示出了根据本公开的各种实施例的示出形成联系图4A和图4B所描述的一个或多个存储单元的不同阶段的存储结构的示例性截面侧视图。

图5A-5C示出了根据本公开的另一实施例的包括具有浮栅的平凹曲率的一个或多个存储单元的存储结构的附加实施例。

图6A-6C示出了根据本公开的另一实施例的包括具有控制栅的凹曲率的一个或多个存储单元的存储结构的实施例。

图7A-7C2示出了根据本公开的另一实施例的包括其中浮栅的长度可以大于控制栅的长度的一个或多个存储单元的存储结构的实施例。

图8示出了根据本公开的各种实施例的包括带有具有改良浮栅和电介质几何结构的一个或多个存储单元的存储结构的示例性计算装置。

具体实施方式

在存储器件中，根据实施例，描述了包括具有改良浮栅和电介质层几何结构的一个或多个存储单元的存储结构或阵列。在实施例中，存储单元包括沟道区、浮栅和相邻控制栅。在实施例中，浮栅沿沟道区的方向的长度显著长于浮栅沿沟道区的正交方向的长度。在实施例中，浮栅包括朝向控制栅延伸离开沟道区的锥形边缘。在实施例中，存储单元还包括设置在浮栅和相邻控制栅之间的电介质层。此外，在实施例中，电介质层可以沿浮栅跟随着锥形边缘，并且可以形成靠近浮栅的分立区，以至少部分地使浮栅与相邻存储单元绝缘。在实施例中，存储阵列可以包括(例如)3D NAND垂直存储阵列。

在下文的描述中，将使用本领域技术人员常用的术语描述例示性实施方式的各个方面，以将其工作的实质传达给本领域其他技术人员。但是，对于本领域技术人员显而易见的是，可以只借助于所描述的方面中的一些来实践本公开的实施例。出于解释的目的，阐述了具体的数字、材料和构造，以便提供对例示性实施方式的透彻理解。然而，对本领域的技术人员将显而易见的是，可以在没有具体细节的情况下实践本公开的实施例。在其它实例中，省略或简化了公知的特征，以免使例示性实施方式难以理解。

在下面的具体实施方式部分中，参考形成了其部分的附图，在附图中，始终以类似的附图标记表示类似的部分，并且在附图中以例示的方式示出了可以实践本公开的主题的实施例。应当理解，可以采用其它实施例，并且可以做出结构或逻辑上的改变，而不脱离本公开的范围。因此，不应从限定的意义上理解下文的具体实施方式，并且实施例的范围由所附权利要求及其等同物来限定。

出于本公开的目的，短语“A和/或B”表示(A)、(B)、(A)或(B)或者(A和B)。出于本公开的目的，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或者(A、B和C)。

描述可以使用基于透视的描述，例如，顶部/底部、内/外、之上/之下等。这样的描述只是用于方便讨论，而非旨在使本文描述的实施例的应用局限于任何特定取向。

描述可以使用短语“在实施例中”，其可以指相同或不同实施例中的一个或多个实施例。此外，相对于本公开的实施例所使用的术语“包括”、“包含”、“具有”等是同义的。

本文可以使用术语“与……耦合”连同其派生词。“耦合”可以表示下述含义中的一者或多者。“耦合”可以表示两个或更多元件直接物理或电接触。然而，“耦合”也可以表示两个或更多元件相互间接接触，但是仍然相互协作或相互作用，并且可以表示一个或多个其它元件被耦合或者连接在被说成相互耦合的元件之间。

此外，应当理解，在图中示出的各种实施例是例示性的表示并且未必是按比例绘制的。在一些情况下，按照对理解本公开最有帮助的方式将各种操作依次描述为多个分立的操作；然而，不应将描述的顺序理解为暗示这些操作必然是顺序相关的。具体而言，并非必需按照所给出的顺序执行这些操作。

图1A和图1B分别示出了根据实施例的具有改良浮栅和电介质层几何结构的存储单元100的侧视截面图和顶视截面图。图1A的线150A示出了图1B的截面图的位置，并且图1B的线150B示出了图1A的截面图的位置。在实施例中，包括沟道区的沟道从衬底延伸，衬底可以包括基础晶片或者另一结构，可以利用各种工艺按照各种图案、层和厚度将各种材料沉积、生长或者以其它方式设置到基础晶片或另一结构上的适当位置，以创建用于存储器件的电路。相应地，存储单元100可以由柱状结构(“柱”)形成，所述结构具有如图1B所示的基本上圆形的截面。在实施例中，柱可以由半导体材料形成，在一些实施例中，所述半导体材料可以是多晶硅材料。在各种实施例中，柱可以由诸如掺杂晶体硅、砷化镓、锗或其它半导体的材料形成。在实施例中，可以沿柱的长度包括多晶硅衬层。在实施例中，沟道或者沟道区可以是在多个存储单元之间共享的，其中，个体存储单元100将柱的一部分用于其沟道区。

相应地，图1A示出了存储单元100，其包括沟道区103、浮栅105、以及控制栅108，浮栅105沿浮栅105的第一侧105a与沟道区103相邻，控制栅108沿浮栅105的相对的第二侧105b。在实施例中，浮栅105和控制栅108可以包括导电材料，例如，多晶硅。在实施例中，多层电介质或多晶硅层间电介质(IPD)区109设置在浮栅105和控制栅108之间。在实施例中，IPD区109可以包括第一IPD层109a、第二IPD层109b和第三IPD层109c。在实施例中，第一IPD层109a和第三IPD层109c可以均设置在第二IPD层109b的相对侧上，第二IPD层109b可以是中间或第二电介质层。在实施例中，例如，中间电介质层由具有比第一IPD层109a和第三IPD层109c高的介电常数的材料制成。例如，第一IPD层109a和第三IPD层109c可以包括氧化硅层，并且第二IPD层109b可以由氮化硅或者另一高介电常数绝缘体制成。在实施例中，并且如联系图1E更加详细讨论的，阻挡层115设置在IPD区109和浮栅105之间。

在实施例中，沟道区103可以包括沟道衬层或沟道半导体膜111，沟道半导体膜111可以包括诸如多晶硅的半导体材料，并且可以被包括在与隧道电介质层112相邻处。在实施例中，隧道电介质层112可以包括任何适当电介质材料，并且典型地可以包括氧化硅。在实施例中，柱可以包括沟道填充物，所述沟道填充物可以包括诸如氧化硅的电介质材料。

图1C、图1D和图1E示出了根据一些实施例的图1A和图1B的存储单元100的侧视截面图。在实施例中，图1C、图1D和图1E示出了可以对存储单元100的提高的器件性能和可靠性做出贡献的改良浮栅和电介质层几何结构的特征。在实施例中，图1C、图1D和图1E包括与图1A中所介绍的相同或相似的元件，并且因而为了清楚起见而仅重新介绍了某些元件。在实施例中，如上文所介绍的，存储单元100包括沿第一侧105a与沟道区103相邻的浮栅105以及沿浮栅105的相对的第二侧105b与浮栅105相邻的控制栅108。

在图1C的实施例中，改良浮栅几何结构包括浮栅105的长度105L，其延伸至少与控制栅108沿沟道区103的方向的长度108L一样长。此外，在实施例中，浮栅105沿沟道区103的方向的长度105L可以显著大于沿沟道区103的正交方向的长度105W。

在实施例中，图1D示出了可以对存储单元100的提高的器件性能和可靠性做出贡献的改良浮栅几何结构的附加特征。在实施例中，如箭头105A处所示，浮栅105包括朝向控制栅108延伸离开沟道区103的一个或多个锥形边缘105T。在实施例中，锥形边缘105T可以使浮栅朝向控制栅变窄。在实施例中，还是如箭头105A所示，IPD区109的一个或多个锥形边缘109T也可以朝向控制栅108延伸离开沟道区103。相应地，在实施例中，中间或第二电介质层109b的部分在靠近浮栅105处跟随着锥形边缘109T。此外，根据各种实施例，如箭头199所示，第二IPD层109b可以仅延伸浮栅105的厚度(例如，参考箭头189)的大约半程。注意，在图1D中的实施例中，仅指示出浮栅105的一个锥形边缘105T，但是浮栅105和IPD区109(并且包括第二IPD层109b)均具有处于相对侧上的附加锥形边缘。

图1E示出了阻挡层115的额外细节。在实施例中，阻挡层115可以包括设置在IPD区109和浮栅105之间的绝缘体材料。在实施例中，阻挡层115与浮栅105直接接触，并且可以包括氮化硅。在实施例中，阻挡层115可以被看作是IPD区109的第四层，并且从图1E可以看出，阻挡层115可以形成用于存储单元100的分立阻挡层(即，阻挡层不被可以位于沿沟道或沟道区103的位置上的另一接近存储单元共享)。在实施例中，阻挡层115可以包括氮化硅，但是在其它实施例中，也可以包括具有比氧化硅高的介电常数的其它电介质材料。

图1F示出了存储结构101的包括多个存储单元100a、100b和100c的部分。在实施例中，存储结构101包括沿沟道区103的方向由耦合的存储单元(例如，存储单元100a、100b和100c)构成的垂直3D NAND串。在实施例中，电介质层(例如，中间或第二IPD层109b)可以在靠近浮栅105处形成用于每个存储单元100a、100b或100c的分立区，以至少部分地使浮栅105与相邻存储单元绝缘。相应地，在实施例中，第二IPD层109b在每个方向上被基本上环绕的电介质(例如，氧化硅)完全隔离和/或绝缘。在实施例中，并且如上文所述，第二IPD层109b可以包括氮化硅，并且可以是针对多个存储单元100a、100b和100c中的每者分立限定的(如在存储单元100a和100b之间通过第二IPD层109b在位置100F处的位置以及在位置100G处没有第二IPD层109b所指出的)。

相应地，在实施例中，存储结构包括改良的电介质层几何结构，其中，中间或第二电介质层可以设置在控制栅和浮栅之间，并且跟随着浮栅105的锥形边缘105T，以形成至少部分地使浮栅与相邻存储单元(例如，一个或多个存储单元100a、100b或100c)绝缘的分立区。注意，在图1F中仅针对存储单元100a指示了IPD区109的第二IPD层109b一次，但是存储单元100b和100c中的每者包括对应的第二IPD或电介质层，以使对应浮栅至少部分地与相邻存储单元绝缘。

下文将图2以及图3A-图3O放在一起讨论。图2是根据实施例的描述用于形成具有改良浮栅和电介质层几何结构的存储结构的过程200的流程图。图3A-图3O示出了与过程200相关联的各个阶段的截面侧视图和透视图。在实施例中，在块201，过程200包括在衬底中形成沟道区。相应地，在实施例中，图3A在图3A的左侧示出了衬底301的正视图，并且在右侧示出了衬底301的透视图。在实施例中，形成衬底301可以包括沉积导体350(“导体层350”或“导体350”)和绝缘体375(“绝缘体层375”或“绝缘体375”)的交替层，以形成堆叠体。在实施例中，形成堆叠体典型地可以包括低压化学气相沉积(LPCVD)所沉积的多晶硅和氧化硅。

接下来，图3B示出了针对所述实施例的通过贯穿包括交替的导体层350和绝缘体层375的堆叠体的衬底301对圆柱形孔进行各向异性蚀刻而在衬底301中形成沟道或沟道区303。在实施例中，图2的下一块203包括形成与沟道区303相邻的多个控制栅。相应地，图3C示出了实施例，其中，形成多个控制栅308可以包括对交替的导体层350和绝缘体层375的堆叠体中的导体层350进行各向同性蚀刻以创建多个腔穴区360。

返回到图2，在块205，过程200包括在多个控制栅上形成电介质层。在实施例中，电介质层可以设置在所述多个控制栅和对应的多个浮栅之间。在实施例中，电介质层可以是按照沿浮栅中的一者或多者跟随着锥形边缘的方式并且按照在靠近一个或多个浮栅处形成分立区的方式形成的。在实施例中，可以根据图3D-3K描述过程200(“过程”)中的块205的形成电介质层，如下文所述。在实施例中，形成电介质层开始于在多个腔穴区360之上形成多层电介质(图1的IPD区109)。在实施例中，这可以包括如图3D所示的在多个腔穴区360中的每者的底部区之上生长或者沉积多层电介质的包括(例如)氧化硅的第一IPD层309a。在实施例中，第一IPD层309a可以是从多晶硅生长的氧化硅。

接下来，在实施例中，如图3E所示，所述过程包括在多个腔穴区360中的每者的表面之上生长或沉积多层电介质的中间电介质层或者多晶硅层间电介质(IPD)区的第二IPD层309b。在实施例中，沉积第二IPD层309b可以包括生长或沉积氮化硅层。

接下来，在实施例中，如图3F所示，所述过程包括在第二IPD层309b之上生长或沉积牺牲保护层333。在实施例中，相应地，接下来如图3G所示，过程200可以包括对牺牲保护层333进行蚀刻处理，以保留牺牲保护层333在腔穴区360的底部中的处于第二IPD层309b之上的部分。在实施例中，可以使用提供高蚀刻去除选择性的化学试剂。

接下来，在实施例中，如图3H所示，所述过程包括对氮化硅层或第二IPD层309b的部分进行选择性氧化或蚀刻，以形成锥形边缘309T。在实施例中，改良浮栅和电介质层几何结构的锥形特征的形成可以开始于该阶段。

接下来，在实施例中，如图3I所示，可以去除牺牲保护层333的其余部分335，从而留下具有锥形边缘309T的第二IPD层309b。

接下来，在实施例中，如图3J所示，所述过程包括去除第二IPD层309b的覆盖控制栅区308中的一者或多者之间的绝缘体层375的部分。在实施例中，所述过程还可以包括生长多层电介质的附加层309a，以使第二IPD层309b充分绝缘。

接下来，在实施例中，如图3K所示，所述过程包括在多层电介质之上以及在导体350和绝缘体375两者的交替层之上沉积附加层315(“阻挡层315”)。在实施例中，附加层315包括氮化硅的原子层沉积(ALD)。

相应地，返回到图2，在实施例中，图2的块205的电介质层已经联系图3D-3K基本形成。

接下来，在图2的块207，过程200包括在与多个控制栅相邻处形成对应的多个浮栅，所述浮栅中的每者与对应的控制栅延伸得一样长。在一些实施例中，可以根据图3L-3O描述块207的形成对应的多个浮栅。

相应地，在图3L，所述过程包括沉积可以变成一个或多个浮栅的多晶硅材料305。接下来，在实施例中，如图3M所示，对多晶硅材料305的局部回蚀可以形成分立的浮栅305a、305b和305c。在实施例中，如所示，可以去除处于一个或多个浮栅305a、305b和305c之间的阻挡层315(例如，

图3K中指出的氮化硅)的一些或全部，以实现相邻存储单元(例如，300a、300b和300c)之间的氮化硅隔离。

接下来，在实施例中，如图3N所示，形成隧道电介质层312(例如，参见隧道电介质层112)。在实施例中，氧化硅可以生长在浮栅305a、305b和305c的多晶硅材料上。在实施例中，图3N的该阶段可以基本上完成在相邻存储单元(例如，300a、300b和300c)之间对阻挡层315(例如，氮化硅层)的隔离。

最后，接下来，在实施例中，如图3O所示，沉积沟道半导体膜311。在实施例中，电介质填充物311a然后可以完成存储单元300a、300b和300c的形成。在实施例中，块207的多个控制栅的形成也完成。

图4A和图4B分别示出了根据另一实施例的具有改良浮栅和电介质层几何结构的存储单元的侧视截面图和顶视截面图。在实施例中，存储单元400可以与图1A和图1B的存储单元100以及图3A-图3O的存储单元300a、300b和300c类似，只是具有与控制栅相邻的附加阻挡层。在实施例中，附加阻挡层可以被视为第五IPD层。相应地，在实施例中，图4A的线450A示出了图4B的截面图的位置，并且图4B的线450B示出了图4A的截面图的位置。

相应地，图4A和图4B示出了包括沟道区403的存储单元400，沟道区403可以包括衬有隧道电介质层412的沟道半导体膜411。在实施例中，存储单元400包括浮栅405，浮栅405在浮栅405的第一侧上与沟道区403相邻，并且存储单元400还包括沿浮栅405的相对的第二侧的控制栅408。在实施例中，浮栅405和控制栅408包括导电材料，例如，多晶硅。在实施例中，多层电介质或多晶硅层间电介质(IPD)区409可以设置在浮栅405和控制栅408之间。相应地，在实施例中，IPD区409可以包括第一IPD层409a、中间或第二IPD层409b以及第三IPD层409c。在实施例中，第二IPD层409b可以是由具有比第一IPD层409a和第三IPD层409c高的介电常数的材料制成的电介质层409b。在实施例中，第一IPD层409a和第三IPD层409c可以包括氧化硅层，并且第二电介质层409b可以由氮化硅或者其它高介电常数绝缘体制成。在实施例中，阻挡层(与图1的阻挡层115相似)或者可以被视为第四IPD层415的层被设置为与浮栅405相邻。在

图4的实施例中，第五IPD层409D可以被设置为与控制栅408相邻。

在实施例中，形成存储单元400的过程可以与如图3A-图3O中所描述的形成一个或多个存储单元100的过程相似，只是被修改为包括附加阶段，该附加阶段包括增添第五IPD层。在实施例中，可以包括沉积第五IPD层(例如，氮化硅)以及后续的锥形蚀刻的图4C-4C5可以替代图3A-图3O中的图3D。在实施例中，相应地，在图4C，形成多个控制栅408包括对交替的导体层450和绝缘体层475的堆叠体中的导体层450进行各向同性蚀刻，以在衬底401中创建多个腔穴区460。在图4C1，可以通过在包括交替的导体层450和绝缘体层475的衬底401之上沉积层409D而增添氮化硅或者另一高介电常数绝缘体。在实施例中，在图4C2，所述过程包括在可以变为第五IPD层的层409D之上生长或沉积牺牲保护层433。相应地，接下来，在实施例中，如图4C3所示，牺牲保护层433可以受到蚀刻处理，以保留牺牲保护层433的处于层409D之上以及处于最终将形成控制栅408的区域之上的部分。在实施例中，可以向氮化硅施加提供高蚀刻去除选择性的化学试剂。接下来，在实施例中，如图4C4所示，可以对层409D进行蚀刻，以保持相邻存储单元之间的沿垂直方向的隔离。相应地，层409D可以沿图4C4中的衬底401的暴露表面消失，但是仍然留在牺牲保护层433的剩余部分下面。在图4C5，在实施例中，可以去除牺牲保护层433的剩余部分，并且可以向层409D施加锥形蚀刻，以形成第五IPD层。

图5A-图5C示出了包括与上文联系图1-4所描述的相似的元件的一个或多个存储单元的附加实施例。图5包括存储结构501，存储结构501包括一个或多个存储单元500a、500b和500c，存储单元500a、500b和500c包括浮栅505、控制栅508和沟道区503。在实施例中，存储单元500a、500b和500c中的每者可以分别与图1A、图1B以及图4A、图4B中所示的存储单元相似；然而，存储单元500a、500b和500c可以包括具有凹曲率或者平凹曲率(例如，如浮栅505的平凹垂直表面588所示)的浮栅。如图5A所示，接下来形成的膜(例如，沟道半导体膜511和隧道电介质层512)也可以跟随着浮栅505的平凹垂直表面588的拓扑结构。注意，图5B和图5C示出了对如图3L和图3M中所描绘的过程200的阶段的修改。例如，与图3L中所描绘的类似，图5A和图5B可以包括对多晶硅材料505p的局部回蚀；然而，局部回蚀可以包括平凹曲率。在实施例中，图5C示出了用以形成分立浮栅的对多晶硅材料505p的回蚀。

图6A、图6B和图6C示出了一个或多个存储单元的附加实施例。在实施例中，存储单元结构601可以包括具有控制栅608的凹曲率698的存储单元600。在实施例中，多晶硅层间电介质(IPD)区609可以设置在浮栅605和控制栅608之间，并且也可以跟随凹曲率698。如所示，对于实施例，凹曲率698可以是相对于具有浮栅的平凹曲率的存储单元(与图5A-5C的实施例相似)而实施的。在其它实施例中，控制栅608的凹曲率698可以是相对于可以不包括浮栅的平凹曲率的存储单元(例如，图1A和图1B的存储单元100)而实施的。注意，图6B和图6C示出了对如图3B和图3C中所描绘的过程的阶段的修改。例如，与图3B所描绘的相似，图6B包括存储单元结构601的正视图，存储单元结构601包括导体层650和绝缘体层675的交替层。在实施例中，图6C示出了对导体层650的各向同性蚀刻，以创建多个腔穴区660。在所例示的实施例中，多个腔穴区660可以包括可以变为最终可以被包括在控制栅608中的导体层650的凹曲率698的形状。

图7A-图7C2示出了一个或多个存储单元700的附加实施例，其中，浮栅705的长度L_FG可以比控制栅708的长度L_CG长。在实施例中，与联系图3A-图3C所描述的相似的沉积阶段的电介质部分可以被修改为包括处于控制栅708的相对侧上的第一附加电介质层778a和第二附加电介质层778b。相应地，在图7B中，根据各种实施例，存储器衬底或结构701包括导体层750和绝缘体层775的交替堆叠体，所述堆叠体包括将导体层750中的每者夹在中间的第一附加电介质层778a和第二附加电介质层778b。图7C示出了通过贯穿衬底701对圆柱形孔进行各向异性蚀刻而在衬底701中形成沟道区703。接下来，图7C1和图7C2示出了实施例，其中，形成多个控制栅708包括对导体层750以及第一附加电介质层778a和第二附加电介质层778b进行各向同性蚀刻以创建多个腔穴区760。在实施例中，实施例可以与联系通过引用并入本文的美国专利No.8,878,279所描述的方法相关联。

注意，过程200的各种操作和/或如联系图4-7额外描述的各种操作按照最有助于理解要求保护的主题的方式被描述为多个分立操作。然而不应将描述的顺序理解为暗示这些操作必然是顺序相关的。应当理解，根据本公开，与所述过程相关联的操作的顺序可以发生变化和/或包括其它动作。本文描述的存储阵列和方法可以被实施到使用按需要进行配置的任何硬件和/或软件的系统中。此外，应当理解，在图1-7中为了便于理解没有示出包括如所描述的一个或多个存储单元的存储器件的可以在存储器件制造过程中形成的各种特征，例如，电布线特征、互连结构等。

图8示意性地示出了根据本公开的实施例的包括带有具有改良浮栅和电介质层几何结构的一个或多个存储单元的存储阵列的示例性计算装置800。计算装置800包括耦合至一个或多个处理器804的系统控制逻辑808；具有包括联系图1-7描述的一个或多个存储单元的存储阵列810(例如，3D NAND垂直串阵列)的存储器件812；一个或多个通信接口816；以及输入/输出(I/O)装置820。

存储器件812可以是非易失性计算机存储芯片，其可以包括如联系图1-7所述的存储结构。在实施例中，存储器件812可以包括封装，所述封装具有设置于其中的存储器件812、驱动器电路(例如，驱动器)、使存储器件812与计算装置800的其它部件电耦合的输入/输出连接。存储器件812可以被配置为以可拆卸方式或者永久方式与计算装置800耦合。存储器件812可以包括具有一个或多个存储单元(例如，参考图1-7所描述的存储单元)的存储结构。存储结构可以是使用联系图3A-3O以及图4-7所描述的技术中的一种或多种形成的。

通信接口816提供用于使计算装置800通过一个或多个网络和/或与任何其它适当装置进行通信的接口。通信接口816可以包括任何适当硬件和/或固件。一个实施例的通信接口816可以包括(例如)网络适配器、无线网络适配器、电话调制解调器和/或无线调制解调器。对于无线通信而言，一个实施例的通信接口816可以使用一个或多个天线，以使计算装置800与无线网络通信耦合。

对于一个实施例，处理器804的至少其中之一可以与用于系统控制逻辑808的一个或多个控制器的逻辑封装到一起。对于一个实施例，处理器804的至少其中之一可以与用于系统控制逻辑808的一个或多个控制器的逻辑封装到一起，以形成系统级封装(SiP)。对于一个实施例，处理器804的至少其中之一可以与系统控制逻辑808的一个或多个控制器的逻辑集成在同一管芯上。对于一个实施例，处理器804的至少其中之一可以与系统控制逻辑808的一个或多个控制器的逻辑集成在同一管芯上，以形成片上系统(SoC)。

对于一个实施例，系统控制逻辑808包括任何适当接口控制器，以提供通往处理器804的至少其中之一和/或通往与系统控制逻辑808通信的任何适当装置或部件的任何适当接口。系统控制逻辑808可以将数据移入和/或移出计算装置800的各种部件。

对于一个实施例，系统控制逻辑808包括存储器控制器824，以提供通往存储器件812的接口，以控制各种存储器存取操作。存储器控制器824可以包括控制逻辑828，其可以特别被配置为控制存储器件812的存取。

在各种实施例中，I/O装置820包括被设计为能够实现与计算装置800的用户交互的用户接口、被设计为能够实现与计算装置800的***部件交互的***部件接口、和/或被设计为确定与计算装置800有关的环境条件和/或位置信息的传感器。在各种实施例中，用户接口可以包括但不限于显示器(例如，液晶显示器、触摸屏显示器等)、扬声器、麦克风、俘获图片和/或视频的一个或多个数字相机、闪光灯(例如，发光二极管闪光灯)以及键盘。在各种实施例中，***部件接口可以包括但不限于非易失性存储器端口、音频插口和电源接口。在各种实施例中，传感器可以包括但不限于陀螺仪传感器、加速度计、接近传感器、环境光传感器和定位单元。定位单元可以另外/替代地是通信接口816的部分或与通信接口816交互，以与定位网络的部件(例如，全球定位系统(GPS)卫星)进行通信。

在各种实施例中，计算装置800可以是：移动计算装置，例如但不限于膝上型计算装置、平板计算装置、笔记本、智能电话等；台式计算装置；工作站；服务器；等等。相应地，移动计算装置还可以包括通信耦合至处理器的显示器和/或耦合至处理器的电池的至少其中之一。

计算装置800可以具有更多或更少的部件和/或不同的架构。在其它实施方式中，计算装置800可以是处理数据的任何其它电子装置。

根据各种实施例，本公开描述了若干示例。

示例1是一种存储器件，其包括多个存储单元，其中，所述存储单元的至少其中之一包括：沟道区；沿第一侧与所述沟道区相邻的浮栅，其中，所述浮栅沿所述沟道区的方向的长度显著长于所述浮栅沿所述沟道区的正交方向的长度；沿所述浮栅的相对的第二侧与所述浮栅相邻的控制栅，其中，所述浮栅沿所述沟道区的所述方向延伸的长度至少与所述控制栅沿所述沟道区的所述方向延伸的长度一样长，并且包括朝向所述控制栅延伸离开所述沟道区的锥形边缘；以及设置在所述控制栅和所述浮栅之间的电介质层，其中，所述电介质层沿所述浮栅跟随所述锥形边缘，并且在靠近所述浮栅处形成分立区，以至少部分地使所述浮栅与相邻存储单元绝缘。

示例2是根据示例1所述的存储器件，其中，所述多个存储单元包括沿所述沟道区的所述方向由耦合的存储单元构成的垂直3D NAND串，并且所述电介质层形成了用于每个存储单元的分立区。

示例3是根据示例1所述的存储器件，其中，所述电介质层包括多层多晶硅层间电介质(IPD)区的跟随所述锥形边缘并且靠近所述浮栅的中间电介质层。

示例4是根据示例3所述的存储器件，其中，所述中间电介质层包括具有比氧化硅高的介电常数的材料，并且所述IPD区包括两个氧化物膜，它们每者设置在所述中间电介质层的相对侧上。

示例5是根据示例4所述的存储器件，其中，所述中间电介质层包括氮化硅。

示例6是根据示例3所述的存储器件，还包括设置在所述IPD区和所述浮栅之间的包括绝缘体材料的阻挡层。

示例7是根据示例6所述的存储器件，其中，所述阻挡层与所述浮栅直接接触并且包括氮化硅。

示例8是根据示例1-7中的任何一者所述的存储器件，其中，所述沟道区包括半导体柱，所述半导体柱包括氧化硅并且包括沿所述半导体柱的长度的多晶硅衬层。

示例9是根据示例1-8中的任何一者所述的存储器件，其中，所述锥形边缘使所述浮栅朝向所述控制栅变窄。

示例10是一种系统，包括：处理器以及与所述处理器耦合的存储器，其中，所述存储器包括3D堆叠存储阵列，所述3D堆叠存储阵列包括多个存储单元，其中，所述多个存储单元包括：与沟道区相邻的多个浮栅，其中，所述浮栅中的一者或多者沿所述沟道区的长度显著大于沿所述沟道区的正交方向的长度；多个控制栅，它们每者与所述多个浮栅中的对应浮栅相邻，其中，所述对应浮栅中的一者或多者沿所述沟道区的所述方向延伸的长度至少与相邻控制栅沿所述沟道区的所述方向延伸的长度一样长，并且包括朝向所述相邻控制栅延伸离开所述沟道区的锥形边缘；以及电介质层，其设置在所述多个控制栅中的一者或多者与对应浮栅中的一者或多者之间，沿所述一个或多个对应浮栅跟随所述锥形边缘，并且在靠近所述一个或多个对应浮栅处形成分立区，以辅助所述一个或多个对应浮栅与相邻存储单元的绝缘。

示例11是根据示例10所述的系统，其中，所述电介质层包括多层多晶硅层间电介质(IPD)区的靠近所述一个或多个对应浮栅的中间电介质层。

示例12是根据示例11所述的系统，还包括设置在所述多层IPD区和所述一个或多个对应浮栅之间并且形成了用于对应存储单元的分立阻挡层的阻挡层膜。

示例13是根据示例10所述的系统，其中，所述多个存储单元包括垂直3D NAND串，并且所述电介质层使所述多个存储单元中的存储单元与所述垂直3D NAND串中的接下来的存储单元绝缘。

示例14是根据示例10所述的系统，其中，所述沟道区包括具有基本上圆形的截面的多晶硅柱的部分。

示例15是根据示例10-14中的任何一者所述的系统，其中，所述系统包括移动计算装置，并且还包括通信耦合至所述处理器的显示器或耦合至所述处理器的电池的至少其中之一。

示例16是一种制造存储器件的方法，所述方法包括：在衬底中形成沟道区；形成与所述沟道区相邻的多个控制栅；形成与所述多个控制栅相邻的对应多个浮栅，每个浮栅沿所述沟道区的方向延伸的长度与对应控制栅沿所述沟道区的方向延伸的长度一样长；以及形成设置在所述多个控制栅和所述多个浮栅之间的电介质层，其中，所述电介质层沿所述浮栅中的一者或多者跟随锥形边缘，并且靠近所述一个或多个浮栅形成分立区，以辅助使包括所述一个或多个浮栅以及对应控制栅的存储单元绝缘，并且其中，所述浮栅沿所述沟道区的方向的长度显著长于所述浮栅沿所述沟道区的正交方向的长度。

示例17是根据示例16所述的方法，还包括通过沉积导体和绝缘体的交替层来形成由交替的导体层和绝缘体层构成的堆叠体而形成所述衬底。

示例18是根据示例17所述的方法，其中，在所述衬底中形成所述沟道区包括贯穿交替的导体层和绝缘体层的堆叠体对圆柱形孔进行各向异性蚀刻。

示例19是根据示例18所述的方法，其中，形成与所述沟道区相邻的多个控制栅包括对交替导体层和绝缘体层的堆叠体中的导体层进行各向同性蚀刻，以创建多个腔穴区。

示例20是根据示例19所述的方法，其中，形成所述电介质层包括在所述多个腔穴区之上形成多层电介质。

示例21是根据示例20所述的方法，其中，形成所述多层电介质包括：在所述多个腔穴区中的每者的底部区之上生长或沉积所述多层电介质的包括氧化物的第一层；在包括所述多个腔穴区的每者的衬底的表面之上生长或沉积所述多层电介质的包括氮化硅的第二层；在所述第二层之上生长或沉积牺牲保护层；以及对所述牺牲保护层进行蚀刻处理，以留下所述牺牲保护层的处于所述腔穴区的底部中的部分。

示例22是根据示例21所述的方法，还包括对所述氮化硅层的部分进行选择性氧化或蚀刻，以形成所述锥形边缘。

示例23是根据示例21所述的方法，还包括使一个或多个控制栅中的每者和对应浮栅的多层电介质与相邻控制栅和浮栅基本上隔离。

示例24是根据示例23所述的方法，其中，使一个或多个控制栅中的每者和对应浮栅的多层电介质与其它多个控制栅和浮栅中的每者基本上隔离包括：去除所述牺牲保护层；去除所述多层电介质的所述第二层的覆盖所述多个控制栅中的一个或多个控制栅中的每者之间的绝缘体层的部分；以及生长所述多层电介质的第三层，以使所述氮化硅层基本上绝缘。

示例25是根据示例20-23中的任何一项所述的方法，还包括在所述多层电介质之上以及在导体层和绝缘体层两者的交替层之上沉积附加层，并且其中，所述附加层包括氮化硅的原子层沉积。

各种实施例可以包括上文描述的实施例的任何适当组合，所述实施例包括上文以结合形式(和)描述的实施例的替代(或)实施例(例如，“和”可以是“和/或”)。此外，一些实施例可以包括具有存储于其上的指令的一件或多件制品(例如，非暂态计算机可读介质)，所述指令在被执行时导致上文描述的实施例中的任何实施例的动作。此外，一些实施例可以包括具有用于实施上文描述的实施例的各种操作的任何适当手段的设备或系统。

上文对所例示的实施方式的描述(包括摘要中描述的内容)并非旨在穷举或者使本公开的实施例局限于所公开的确切形式。尽管文中出于举例说明的目的描述了具体的实施方式和示例，但是在本公开的范围内可能存在各种等价修改，这是相关领域技术人员将认识到的。

根据上文的具体实施方式可以对本公开的实施例做出这些修改。不应将下述权利要求中使用的术语解释为使本公开的实施例局限于说明书和权利要求书中公开的具体实施方式。相反，所述范围将完全由下述权利要求决定，应当根据权利要求解释所确立的原则来解释权利要求。