阅读说明：本技术 半导体装置 (Semiconductor device with a plurality of semiconductor chips ) 是由 綦振瀛 邹承翰 陈仕鸿 于 2019-03-25 设计创作，主要内容包括：本揭露提供半导体接触结构、包含半导体接触结构的半导体装置及其制造方法。在实施方式中,半导体装置包含基板上的通道层；通道层上的介面层,其中介面层包含钛(Ti)且接触通道层；以及在介面层上的接触金属层,其中接触金属层包含铝硅铜合金(AlSiCu)。(The present disclosure provides semiconductor contact structures, semiconductor devices including semiconductor contact structures, and methods of making the same. In an embodiment, a semiconductor device includes a channel layer on a substrate; an interface layer on the channel layer, wherein the interface layer comprises titanium (Ti) and contacts the channel layer; and a contact metal layer on the interface layer, wherein the contact metal layer comprises an aluminum silicon copper alloy (AlSiCu).)

半导体装置

技术领域

本揭露是关于一种半导体装置。

背景技术

半导体装置用于各种电子应用，例如个人电脑、手机、数字相机和其他电子设备。通常通过在半导体基板上依序沉积绝缘或介电层、导电层和半导体材料层，并使用光刻微影来图案化各种材料层，以在其上形成电路元件和部件，来制造半导体装置。

半导体工业通过不断缩小最小特征尺寸，持续提高各种电子元件(例如晶体管、二极管、电阻、电容等)的集成密度，从而允许更多元件集积到给定区域中。但是，随着最小特征尺寸的缩小，出现了应该解决的其他问题。

发明内容

根据部分实施方式，半导体装置包含在基板上的通道层；通道层上的介面层，介面层包括钛(Ti)，介面层与通道层接触；介面层上的接触金属层，接触金属层包括铝硅铜合金(AlSiCu)。

附图说明

根据以下详细说明并配合阅读附图，使本揭露的态样获致较佳的理解。须注意的是，根据业界的标准作法，附图的各种特征并未按照比例绘示。事实上，为了进行清楚的讨论，特征的尺寸可以经过任意的缩放。

图1绘示根据本揭露的部分实施方式的半导体基板的剖面示意图；

图2绘示根据本揭露的部分实施方式的形成介电层及图案化光阻的剖面示意图；

图3绘示根据本揭露的部分实施方式的离子植入制程的剖面示意图；

图4绘示根据本揭露的部分实施方式的移除屏蔽层以及图案化光阻的剖面示意图；

图5绘示根据本揭露的部分实施方式的形成硬式遮罩层与图案化光阻的剖面示意图；

图6绘示根据本揭露的部分实施方式的蚀刻通道层以及缓冲层的剖面示意图；

图7绘示根据本揭露的部分实施方式的移除硬式遮罩层与图案化光阻的剖面示意图；

图8绘示根据本揭露的部分实施方式的形成栅极介电层的剖面示意图；

图9绘示根据本揭露的部分实施方式的形成金属栅极层的剖面示意图；

图10绘示根据本揭露的部分实施方式的形成金属堆叠的剖面示意图；

图11绘示根据本揭露的部分实施方式的形成层间介电层的剖面示意图；

图12A至图12B绘示根据本揭露的部分实施方式的在层间介电层中形成开口的剖面示意图；

图13绘示根据本揭露的部分实施方式的形成导电衬层的剖面示意图；

图14绘示根据本揭露的部分实施方式的形成导电填充材料的剖面示意图；

图15A至图15C绘示根据本揭露的部分实施方式的形成导电接触的剖面示意图；

图16绘示根据本揭露的部分实施方式的包含导电接触的晶体管的立体示意图。

具体实施方式

以下揭露提供许多实施方式或实施例，以实施所提供的发明标的的不同特征。以下叙述的成份及排列方式的特定例示是为了简化本揭露。这些当然仅是做为例示，其目的不在构成限制。举例而言，第一特征形成在第二特征之上或上方的描述包含第一特征及第二特征有直接接触的实施例，也包含有其他特征形成在第一特征与第二特征之间，以致第一特征及第二特征没有直接接触的实施例。此外，在各种实施方式中，本揭露可重复相关元件符号以及/或用字。此重复仅为了简单和清楚起见，并不表示所讨论的各种实施方式和/或配置之间的关系。

再者，空间相对性用语，例如“下方(beneath)”、“在…之下(below)”、“低于(lower)”、“在…之上(above)”、“高于(upper)”等，是为了易于描述附图中所绘示的元素或特征及其他元素或特征的关系。空间相对性用语除了附图中所描绘的方向外，还包含元件在使用或操作时的不同方向。装置可以其他方式定向(旋转90度或在其他方向)，而本文所用的空间相对性描述也可以如此解读。

各种实施方式提供导电接触，其可用于平面式金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistors；MOSFETs)、鳍式场效晶体管(field-effect transistors；FinFETs)、栅极全环场效晶体管(gate-all-around field-effect transistors；GAA FETs)或其相似物，以及其形成的制程。导电接触可包含钛(Ti)层以及钛层上的铝硅铜(AlSiCu)层。导电接触可以与通道层接触，其中通道层设置于过度层上，其中过度层设置于半导体基板上。通道层可包含砷化铟镓(InGaAs)，缓冲层可以包含砷化铟铝(InAlAs)，并且半导体基板可以包含磷化铟(InP)。根据本申请实施方式，导电接触可以由与互补金属氧化物半导体(complementary metal-oxide-semiconductor；CMOS)制造程序以及硅基的MOSFET制造程序兼容的材料形成。因为本申请的导电接触是无金的，所以降低了导电接触的制造成本。此外，此导电接触可以具有低的特征接触电阻(specificcontact resistivity)并以提供欧姆接触。此导电接触可用于穿隧式场效晶体管(tunneling field-effect transistors；TFET)、平面金属氧化物半导体场效晶体管(MOSFET)、鳍式场效晶体管(FinFET)、栅极全环场效晶体管(GAA FET)及其相似物。

参照图1，基板102具有缓冲层104以及设置于其上的通道层106。基板102可包含半导体材料，且可以例如是块状硅晶圆、块状锗晶圆、绝缘层上半导体(semiconductor-on-insulator；SOI)基板或应变绝缘层上半导体(strained semiconductor-on-insulator；SSOI)基板。基板102的半导体材料可包含第一半导体材料，例如四族元素，如锗或硅。在部分实施方式中，基板102的半导体材料可包含磷化铟(InP)、硅锗(Si_xGe_(1-x))、硅(Si)、锗(Ge)、碳化硅(SiC)、蓝宝石(Al₂O₃)、其组合或相似物。基板102可以是多层的或梯度基板。

缓冲层104可由具有高电阻率的材料制成，且可用于将通道层106以及后续形成的晶体管隔绝于基板102以及基板102上的其他装置。举例而言，缓冲层104的电阻率可以大于大约10⁵Ω·cm，例如大约10⁶Ω·cm。缓冲层104的材料可例如为Al_xGa_(1-x)Sb、In_xGa_(1-x)As、In_xGa_(1-x)P、In_xAl_(1-x)As、In_xGa_(1-x)N、Al_xGa_(1-x)N、Si_xGe_(1-x)、Al_xSb_(1-x)、Ga_xSb_(1-x)、其合金、组合或多个层体；或相似材料。在至少一实施方式中，缓冲层104可包含InAlAs。缓冲层104可通过磊晶成长、化学气相沉积(chemical vapor deposition；CVD)、其组合或任何适当的沉积制程形成于基板102上，磊晶成长可例如分子束磊晶(molecular beam epitaxy；MBE)、气相磊晶(vapor-phase epitaxy；VPE)或液相磊晶(liquid-phase epitaxy；LPE)；化学气相沉积可例如金属有机化学气相沉积(metalorganic CVD；MOCVD)、低压化学气相沉积(lowpressure CVD；LPCVD)、原子层沉积(atomic layer deposition；ALD)、超高真空化学气相沉积(ultrahigh vacuum CVD；UHVCVD)、减压化学气相沉积(reduced pressure CVD；RPCVD)。缓冲层104可具有大约0.5微米至大约2.0微米之间的厚度，例如大约0.6微米。

如下面将更详细讨论的，在各种实施方式中，通道层106的一部分可用于形成晶体管的通道。通道层106可以包含半导体材料，包含砷化铟镓(In_xGa_(1-x)As)、磷化铟镓(In_xGa_(1-x)P)、砷化铟铝(In_xAl_(1-x)As)、氮化铟镓(In_xGa_(1-x)N)、氮化铝镓(Al_xGa_(1-x)N)、硅锗(Si_xGe_(1-x))、砷化铟(In_xAs_(1-x))、其组合或多个层体等。通道层106可以通过磊晶生长(例如分子束磊晶、气相磊晶或液相磊晶)或化学气相沉积(例如金属有机化学气相沉积、低压化学气相沉积、原子层沉积、超高真空化学气相沉积、减压化学气相沉积)、其组合或任何其他适当沉积制程形成在基板102上。通道层106可具有小于大约200纳米的厚度，例如大约190纳米或大约167.9纳米，或小于大约100纳米的厚度，例如大约50纳米。

通道层106的材料可以是未掺杂的。在部分实施方式中，通道层106可以是轻微掺杂的(例如，通道层106可以具有小于大约10¹⁷cm^-3的掺杂浓度)。举例而言，在基板102上形成n型装置的实施方式中，通道层106可以是轻微p型掺杂的。在基板102上形成p型装置的实施方式中，通道层106可以是轻微n型掺杂的。可注入通道层106中的n型掺杂离子包含硅(Si)、锗(Ge)、锡(Sn)等，且可注入通道层106中的p型掺杂剂离子包括铍(Be)、锌(Zn)、碳(C)等。

在至少一个实施方式中，基板102可以包含磷化铟(InP)，缓冲层104可以包含砷化铟铝(InAlAs)，通道层106可以包括砷化铟镓(InGaAs)。如此一来，基板102、缓冲层104和通道层106的材料可以是晶格匹配的。

在图2中，在通道层106上形成第一介电层108和第一光阻110。第一介电层108可用于防止在后续离子注入期间(举例而言，下面参考图3描述的离子注入制程112)对下面的通道层106的损坏。第一介电层108可以由二氧化硅(SiO₂)或相似物形成。可以使用诸如原子层沉积(ALD)、物理气相沉积(physical vapor deposition；PVD)、化学气相沉积(CVD)、其组合等的沉积制程来沉积第一介电层108。第一介电层108可具有介于大约10纳米与大约50纳米之间的厚度，例如大约20纳米。

如图2所示，然后在第一介电层108上形成第一光阻110。可以使用旋涂技术等沉积第一光阻110。可以使用图案化的能量源(例如图案化的光源、电子束(electron beam；e-beam)源等)对第一光阻110暴光，且将图案化的第一光阻110暴露于显影剂来图案化第一光阻110。如图2所示，可以第一光阻110可经图案化而形成露出第一介电层108的开口。

在图3中，在第一光阻110和第一介电层108上进行离子注入制程112。离子可以穿过第一介电层108并且可以注入通道层106中以形成源极/漏极区114。设置在源极/漏极区114之间的通道层106的部分可以形成通道区115。在基板102上形成n型装置的实施方式中，离子注入制程112可以注入诸如硅(Si)、硒(Se)、锡(Sn)等的n型掺杂离子至通道层106。在基板102上形成p型装置的实施方式中，离子注入制程112可以将诸如铍(Be)、锌(Zn)等的p型掺杂剂离子注入到通道层106中。

离子注入制程112可以使用大约7.5keV至大约37.5keV范围内的能量进行，例如大约15keV或大约25keV，剂量范围为大约5×10¹³离子/cm²至大约7.5×10¹⁴离子/cm²，例如大约1×10¹⁴离子/cm²或大约5×10¹⁴离子/cm²。离子注入制程112可以在大约500℃至大约800℃的温度下进行。在部分实施方式中，通道层106暴露于离子注入制程112的区域中的掺杂浓度可以在大约2.0×10¹⁸cm^-3和大约6.2×10¹⁸cm^-3之间的范围内，例如大约4.1×10¹⁸cm^-3。在至少一个实施方式中，可以在通道层106中注入硅，使得通道层的暴露部分中的硅离子浓度在大约1×10¹⁸cm^-3和大约1×10²⁰cm^-3之间。

因此，使用离子注入制程112以形成源极/漏极区114。在离子注入制程112之后，与通道层106的未暴露部分相比，源极/漏极区114可具有增加的电子浓度和降低的接触电阻。设置在源极/漏极区114之间的通道区115可以用作随后形成的晶体管的通道。

在离子注入制程112之后，可以通过快速热退火(rapid thermal annealing；RTA)制程(未单独示出)激活注入的离子。快速热退火制程可以在大约500℃至大约800℃的温度下进行，例如大约650℃，持续大约5秒至大约100秒的时间，例如大约30秒。快速热退火制程可以在氮气(N₂)周围环境中进行。

在图4中，在快速热退火制程之后，从通道层106上方去除第一介电层108和第一光阻110。可以通过合适的蚀刻制程移除第一介电层108和第一光阻110。在部分实施方式中，蚀刻制程可以是各向同性蚀刻制程，例如湿法蚀刻制程或化学蚀刻制程。在其他实施方式中，蚀刻制程可以是各向异性蚀刻制程，例如干蚀刻制程。在至少一个实施方式中，可以使用包括氢氟酸(HF)的蚀刻剂(例如稀释的氢氟酸(diluted HF；dHF))通过湿蚀刻制程去除第一介电层108和第一光阻110。在稀释的氢氟酸中，氢氟酸可以以约1:10(HF：DIW)的比例在去离子水(deionized water；DIW)中稀释。

在图5中，在通道层106和源极/漏极区114上，形成第二介电层116和第二光阻118。第二介电层116可以是硬式遮罩层。第二介电层116可以由二氧化硅(SiO₂)、氮化硅(SiN)、其组合或多个层体等形成。可以使用诸如原子层沉积、物理气相沉积、化学气相沉积(CVD)、其组合或相似的沉积制程，将第二介电层116沉积在通道层106和源极/漏极区114上。第二介电层116可具有介于大约20纳米与大约60纳米之间的厚度，例如大约40纳米。

第二光阻118可以采用旋涂技术等沉积在第二介电层116上。可以通过将第二光阻118暴露于图案化的能量源(例如，图案化的光源、电子束源等)并将图案化的第二光阻118暴露于显影剂来图案化第二光阻118。如图5所示，第二光阻118可以被图案化以覆盖源极/漏极区114以及在源极/漏极区114之间形成的沟道区。

在图案化第二光阻118之后，可以通过在第二光阻118中形成的开口蚀刻第二介电层116。可以通过任何合适的蚀刻制程蚀刻第二介电层116，例如干蚀刻制程。在部分实施方式中，可以通过干蚀刻制程蚀刻第二介电层116，例如反应离子蚀刻(reactive-ionetching；RIE)、中性束蚀刻(neutral-beam etching；NBE)、其组合等。用于蚀刻第二介电层116的蚀刻制程可以是各向异性的。

在图6中，蚀刻通道层106和缓冲层104。如图6所示，可以蚀刻通道层106，以保留源极/漏极区114和通道区115。可以使用任何合适的蚀刻制程来蚀刻通道层106和缓冲层104。蚀刻制程可以是各向异性蚀刻制程，例如干蚀刻制程。在部分实施例中，通道层106和缓冲层104可以通过干蚀刻制程蚀刻，例如反应离子蚀刻、中性束蚀刻、其组合等。可以通过与第二介电层116相同的蚀刻制程来蚀刻通道层106和缓冲层104，并且在部分实施方式中，可以同时蚀刻第二介电层116、通道层106和缓冲层104。

如图6所示，缓冲层104的一部分可以维持在基板102上方，处于暴露于蚀刻制程的区域，且位于第二光阻118和第二介电层116覆盖的区域之外。设置于第二光阻118覆盖的区域之外的该缓冲层104的部分，可用于将随后形成的装置与在基板102上形成的其他装置隔离。

在图7中，移除通道层106上方的第二介电层116和第二光阻118。第二介电层116和第二光阻118可以通过与第一介电层108和第一光阻110相同的蚀刻制程或类似的蚀刻制程移除。用于移除第二介电层116和第二光阻118的蚀刻制程也可以用于清洁图7中所示结构的表面并去除形成在图7所示结构表面上的自然氧化物。举例而言，使用包含氢氟酸的蚀刻剂(例如dHF)的湿蚀刻制程可用于去除第二介电层116、第二光阻118以及通道层106或缓冲层104上的形成的任何自然氧化物。在dHF中，氢氟酸可以在去离子水中以约1:10(HF：DIW)的比例稀释。

在部分实施方式中，通道层106可以由锗(Ge)或其相似物形成。在通道层106包括锗的实施例中，通道层106可以经受快速热氧化制程，以在通道层106和缓冲层104的表面上形成共形氧化物层(未单独示出)。此步骤可以是可选的。

然后，可以对通道层106和缓冲层104的表面进行电浆处理，例如氮气电浆。氮气电浆可用于氮化通道层106和缓冲层104的表面。此氮化通道层106和缓冲层104的表面的步骤减小了通道层106和缓冲层104之间的介面能态密度(interface state density)，并且随后形成栅极介电层120(下面参考图8讨论)，改善通道层106与缓冲层104和栅极介电层120之间的介面。

在图8中，在通道层106和缓冲层104上形成栅极介电层120。栅极介电层120可以是高k(介电常数)介电层，如HfO₂、Al₂O₃、LaO₂、TiO₂、HfZrO、Ta₂O₃、HfSiO₄、ZrO₂、ZrSiO₂、其组合或其他合适的材料。如图8所示，可以通过共形沉积制程沉积栅极介电层120。举例而言，可以通过化学气相沉积、原子层磊晶等沉积栅极介电层120。栅极介电层120可具有介于大约2.5纳米与大约7.5纳米之间的厚度，例如大约5纳米。

在图9中，在栅极介电层120上形成金属栅极122。金属栅极122可以由氮化钛(TiN)形成。在部分实施方式中(未单独示出)，金属栅极122可以包含功函数调整层和在功函数调整层上形成的导电材料。功函数调整层可以由TiN、TSN、WN、WCN、AlN、TaAlC、TiAl、TiAlN、WAlN、其他合适的材料或其组合形成。导电材料可以由W、Co、Ru、Al或其他合适的材料形成。金属栅极122可以通过物理气相沉积制程形成，例如溅射。金属栅极122可具有介于大约37.5纳米与大约112.5纳米之间的厚度，例如大约75纳米。

在沉积金属栅极122之后，所得结构可进行金属后退火(post metal anneal；PMA)制程。金属后退火制程可以在大约200℃至大约400℃的温度下进行，例如大约300℃。金属后退火制程可以在包含合成气体(例如氮气(N₂)和氢气(H₂)的混合物)等的空气中进行。金属后退火制程通过减少栅极介电层120的介面附近的边界陷阱来改善所得结构的特性。

在图10中，移除金属栅极122和栅极介电层120的部分，以形成栅极堆叠。栅极堆叠包括金属栅极122和栅极介电层120。可以通过在金属栅极122上沉积光阻(未单独示出)、以图案化的能量源(例如图案化的光源、电子束源等)来对光阻曝光、使光阻显影、并通过光阻蚀刻金属栅极122和栅极介电层120，来图案化栅极堆叠。可以通过干蚀刻制程蚀刻金属栅极122和栅极介电层120，例如反应离子蚀刻、中性束蚀刻、其组合或其他相似制程。用于蚀刻金属栅极122和栅极介电层120的蚀刻制程可以是各向异性的。

在图11中，在栅极堆叠、通道层106和缓冲层104上，形成第三介电层124。第三介电层124可以是层间介电(inter-layer dielectric；ILD)层。第三介电层124可以由具有低介电常数的介电材料(例如，低k材料)形成。举例而言，第三介电层124可以由二氧化硅(SiO₂)、氮化硅(Si₃N₄)、其组合或多个层体等形成。可以使用共形沉积制程来沉积第三介电层124，例如原子层沉积、物理气相沉积、化学气相沉积、其组合或相似制程。第三介电层124可具有介于大约40纳米与大约120纳米之间的厚度，例如大约80纳米。

在图12A中，在第三介电层124中，形成开口126。开口126可以延伸穿过第三介电层124以露出部分的源极/漏极区114。可以在第三介电层124上沉积光阻(未单独示出)、以图案化能量源(例如图案化光源、电子束源等)对光阻曝光、使光阻显影、并通过光阻蚀刻第三介电层124，而形成开口126。可以通过干蚀刻制程蚀刻第三介电层124，例如反应离子蚀刻、中性束蚀刻、其组合或其他相似制程。用于蚀刻第三介电层124的蚀刻制程可以是各向异性的。开口126可以具有介于大约1微米和大约3微米之间的宽度W1，例如大约2微米。开口126还可具有介于大约1.5微米和大约4.5微米之间的长度(未单独示出)，例如大约3微米。

如图12B所示，在部分实施方式中，开口126可具有倾斜侧壁(taperedsidewalls)。在其他实施方式中，开口126的侧壁可以是反向倾斜的(reverse tapered)、具有弯曲的侧壁等。开口126可以在俯视图中具有正方形形状、矩形形状、圆形形状、椭圆形形状等。

在图13中，在第三介电层124上和开口126中，沉积导电衬层128。导电衬层128可包含导电材料，例如钛(Ti)。可以通过共形沉积制程沉积导电衬层128。举例而言，导电衬层128可以通过物理气相沉积制程沉积，例如溅射。导电衬层128可具有介于大约0.1纳米与大约100纳米之间的厚度，例如大约10纳米或大约16.94纳米。

在图14中，在导电衬层128上，沉积导电填充材料130。导电填充材料130可填充开口126的其余部分，如图14所示。导电填充材料130可包含导电材料，如铝硅铜(AlSiCu)。可以通过共形沉积制程来沉积导电填充材料130。举例而言，导电填充材料130可以通过物理气相沉积制程沉积，例如溅射。导电填充材料130可具有介于大约0.1纳米与大约1000纳米之间的厚度，例如大约200纳米或大约115.20纳米。

在部分实施方式中，导电填充材料130可以由AlSiCu形成，其具有式Al_(1-x-y)Si_xCu_y，其中x在大约1原子百分比和大约2原子百分比之间，y在大约0.5原子百分比和大约4原子百分比之间。在其他实施方案中，x大约为0原子百分比，y大约为0.5原子百分比至约4原子百分比。增加导电填充材料130中的铜浓度可降低填充材料130的电阻率，同时降低导电填充材料130的热稳定性。同样，增加导电填充材料130中的硅浓度可增加填充材料130的电阻率，同时增加导电填充材料130的热稳定性。

更进一步的实施例可以包含附加导电层(图15C中示为导电层129)，例如镍(Ni)层或其他导电材料的层体，该附加导电层设置在导电衬层128和导电填充材料130。可以通过共形沉积制程而沉积该附加导电层。举例而言，可以通过物理气相沉积制程沉积附加导电层，例如溅射。此附加导电层可具有介于大约0.1纳米和大约100纳米之间的厚度。附加导电层可以增加随后形成的源极/漏极接触的热稳定性(下面参考图15C讨论)。

在图15A中，移除导电衬层128和导电填充材料130的部分，以形成源极/漏极接触。源极/漏极接触包含导电衬层和导电填充材料(在部分实施方式中，还包含附加导电层)。可以通过在导电填充材料130上沉积光阻(未单独示出)、以图案化能量源(例如图案化光源、电子束源等)对光阻曝光、显影光阻、通过光阻蚀刻导电填充材料130和导电衬层128，来图案化源极/漏极接触。导电填充材料130和导电衬层128可以通过干蚀刻制程蚀刻，例如反应离子蚀刻、中性束蚀刻、其组合等。用于蚀刻导电填充材料130和导电衬层128的蚀刻制程可以是各向异性的。

源极/漏极接触可能具有低接触电阻。举例而言，源极/漏极接触可以具有介于大约0.0195Ω·mm和大约0.0585Ω·mm之间的接触电阻，例如大约0.039Ω·mm。源极/漏极接触还可以具有低的特征接触电阻率。举例而言，源极/漏极接触可以具有在大约1.425×10^-7Ω·cm²和大约4.275×10^-7Ω·cm²之间的特征接触电阻率，例如大约2.85×10^-7Ω·cm²。如图15A所示，源极/漏极接触的上部分(例如设置在第三介电层124上方的源极/漏极接触的部分)，可以具有大于开口126的宽度W1的宽度。如上所述，源极/漏极接触的上部分还可以具有大于开口126的长度的长度(未单独示出)。

在部分实施例中，在形成导电衬层128和导电填充材料130之前，可不沉积第三介电层124，且可以将导电衬层128和导电填充材料130直接沉积在源极/漏极区114上。在这些实施方式中，可以蚀刻导电衬层128和导电填充材料130，以形成源极/漏极接触，并且可以在源极/漏极接触周围，沉积层间介电层。在更进一步的实施方式中，源极/漏极接触还可以包括沉积在导电填充材料上的一层或多层铂(Pt)。

如图15B所示，包括导电衬层128和导电填充材料130的源极/漏极接触可以具有任何合适的形状，例如在延伸穿过第三介电层124的区域中具有锥形形状。在各种其他实施方式中，延伸穿过第三介电层124的源极/漏极接触部分可以具有倒锥形形状、弯曲侧壁等。在第三介电层124上方延伸的源极/漏极接触的顶部分可以具有圆角、倾斜侧壁、弯曲侧壁、反向倾斜侧壁等。此外，源极/漏极接触的顶部可以在俯视图中具有任何合适的形状，例如正方形、矩形、圆形、椭圆形等。

如图15C所示，源极/漏极接触还可以包含设置在导电填充材料130和导电衬层128之间的导电层129。导电层129可以由镍(Ni)或类似材料形成。导电层129可以具有介于大约0.1纳米和大约100纳米之间的厚度，并且可以增加源极/漏极接触的热稳定性。

图16示出了图15A的晶体管结构的立体图。如图16所示，晶体管结构包括基板102、基板102上方的缓冲层104、缓冲层104上方的通道层106(包含源极/漏极区114和通道区115)、通道层106上方的栅极堆叠(包括栅极介电层120和金属栅极122)。第三介电层124在缓冲层104的顶表面上延伸，并沿着缓冲层104、通道层106和栅极堆叠的侧壁延伸。源极/漏极接触包括导电衬层128和导电填充材料130，源极/漏极接触延伸穿过第三介电层以接触源极/漏极区114。

根据上述实施方式，形成半导体装置，产生无金(无Au)、低特征接触电阻率的源极/漏极接触，其可以与InGaAs半导体材料一起使用。因为源极/漏极接触是无金的，所以降低了接触的制造成本。此外，由于钛和铝硅铜是硅基制造技术中常用的材料，上述源极/漏极接触可以与现有的制造技术整合(例如，源极/漏极接触可以与硅MOSFET)技术、CMOS技术等兼容)。源极/漏极接触可以具有低的特征接触电阻率，并且在形成源极/漏极接触之后，可以不需要金属后退火。

根据部分实施方式，半导体装置包含在基板上的通道层；通道层上的介面层，介面层包括钛(Ti)，介面层与通道层接触；介面层上的接触金属层，接触金属层包括铝硅铜合金(AlSiCu)。在一实施方式中，通道层包含砷化铟镓(InGaAs)。在一实施方式中，通道层包括砷化铟(InAs)、磷化铟镓(InGaP)、砷化铟铝(InAlAs)，氮化镓(GaN)、氮化铟镓(InGaN)、氮化铝镓(AlGaN)或硅锗(SiGe)。在一个实施方式中，基板包括磷化铟(InP)。在一个实施方式中，基板包括硅锗(SiGe)、砷化镓(GaAs)、硅(Si)、锗(Ge)、碳化硅(SiC)或蓝宝石(Al₂O₃)。在一个实施方式中，接触金属层的材料由式Al_(1-x-y)Si_xCu_y表示，x为大约1原子百分比至大约2原子百分比，y在大约0.5原子百分比至大约4原子百分比之间。在一实施方式中，接触金属层的材料由式Al_(1-x-y)Si_xCu_y表示，x为大约0原子百分比，y在大约0.5原子百分比至大约4原子百分比之间。

根据另一实施方式，一种半导体装置包含基板；基板上方的缓冲层；缓冲层上的通道层；导电接触与通道层接触，导电接触包括导电衬层和导电填充材料，导电衬层包含钛(Ti)，导电填充材料包括铝硅铜合金(AlSiCu)。在一个实施方式中，半导体装置还包含在通道层上方的栅极堆叠，栅极堆叠包括栅极介电层和栅极电极。在一个实施方式中，栅极介电层包括氧化铝(Al₂O₃)，栅极包括氮化钛(TiN)。在一个实施方式中，通道层包含在栅极堆叠的第一侧上的第一源极/漏极区，第一源极/漏极区掺杂有硅(Si)掺杂物，并且导电接触与第一源极/漏极区接触。在一个实施方式中，第一源极/漏极区的该硅掺杂物的掺杂浓度在1x10¹⁸cm^-3至1x10²⁰cm^-3之间。在一个实施方式中，基板包括磷化铟(InP)，缓冲层包括砷化铟铝(InAlAs)，通道层包括砷化铟镓(InGaAs)。在一个实施方式中，导电衬层的厚度在0.1纳米和100纳米之间，导电填充材料的厚度在0.1纳米和1000纳米之间。

根据又一实施方式，一种方法包括在基板上形成通道层；在通道层上形成栅极堆叠；在通道层和栅极堆叠上形成层间介电层；在层间介电层中形成开口，以露出通道层；以及在开口中形成导电接触，导电接触包括导电衬层和导电填充材料，导电衬层包括钛(Ti)，导电填充材料包括铝硅铜合金(AlSiCu)。在一个实施方式中，形成导电接触包含在开口中沉积导电衬层；以及在导电衬层上沉积导电填充材料，导电衬层和导电填充材料填满开口。在一个实施方式中，通过溅射方式沉积导电衬层和导电填充材料。在一个实施方式中，导电衬层的厚度在0.1纳米和100纳米之间，导电填充材料的厚度在0.1纳米和1000纳米之间。在一个实施方式中，该方法还包括在基板上形成缓冲层，其中通道层是形成在缓冲层上，通道层包括砷化铟镓(InGaAs)，缓冲层包括砷化铟铝(InAlAs)。在一个实施方式中，层间介电层包括二氧化硅(SiO₂)。

上述摘要了许多实施方式或实施例的特征，以使所属技术领域中具有通常知识者能了解本揭露的多个态样。所属技术领域中具有通常知识者应理解，在本揭露的基础上，可设计或修饰其他制程及结构，以达到与这些实施方式或实施例中相同的目的及/或实现相同的优点。所属技术领域具有通常知识者也应了解，上述均等的架构并未脱离本揭露的精神及范围，且在不脱离本揭露的精神及范围下，可做出各种改变、替换及取代。