半导体工艺的方法及半导体器件
阅读说明：本技术 半导体工艺的方法及半导体器件 (Semiconductor process method and semiconductor device ) 是由 高琬贻 柯忠祁 于 2019-04-09 设计创作，主要内容包括：本公开涉及半导体工艺的方法及半导体器件。公开了形成作为氧化阻挡层的含氮层的方法,该方法包括：在晶片上形成硅层；以及形成与所述硅层接触的氧化物层。在形成所述氧化物层之后,在所述硅层与所述氧化物层之间形成与所述硅层和所述氧化物层接触的氮化硅层。然后去除所述硅层的一部分。(The present disclosure relates to a method of semiconductor processing and a semiconductor device. Disclosed is a method of forming a nitrogen-containing layer as an oxidation barrier layer, the method comprising: forming a silicon layer on a wafer; and forming an oxide layer in contact with the silicon layer. After forming the oxide layer, a silicon nitride layer is formed between the silicon layer and the oxide layer in contact with the silicon layer and the oxide layer. A portion of the silicon layer is then removed.)
技术领域
本公开涉及半导体工艺的方法及半导体器件。
背景技术
晶体管是集成电路中的基本构成元素。在集成电路的前期发展中，形 成鳍式场效应晶体管(FinFET)来代替平面晶体管。在形成FinFET时， 形成半导体鳍，并且在半导体鳍上形成虚设栅极。在虚设栅极堆叠的侧壁 上形成栅极间隔件。然后将虚设栅极堆叠去除以在栅极间隔件之间形成沟 槽。然后在沟槽中形成替换栅极。
发明内容
本公开的实施例提供了一种半导体工艺的方法，包括：在晶片上形成 硅层；形成与所述硅层接触的氧化物层；在形成所述氧化物层之后，在所 述硅层与所述氧化物层之间形成与所述硅层和所述氧化物层接触的氮化硅 层；以及去除所述硅层的一部分。
本公开的实施例还提供了一种半导体工艺的方法，包括：刻蚀晶片的 半导体衬底以形成沟槽，其中，半导体条位于所述沟槽之间；沉积在所述 半导体条的侧壁上延伸的硅层；在所述硅层上沉积含氧电介质层；在含有 氨的环境中对所述晶片进行退火；在所述沟槽中形成隔离区域；使所述隔 离区域凹陷，其中，所述半导体条的高于经凹陷的隔离区域的顶表面的顶 部部分形成半导体鳍；在所述半导体鳍上形成栅极堆叠；以及基于所述半导体鳍形成源极/漏极区域，其中，所述源极/漏极区域位于所述栅极堆叠 的相对侧上。
本公开的实施例还提供了一种半导体器件，包括：半导体衬底；隔离 区域，其延伸到所述半导体衬底中，其中，所述隔离区域包括：氮化硅层； 以及位于所述氮化硅层上的氧化物层；半导体鳍，其突出为高于所述氮化 硅层的顶表面；以及半导体条，其与所述半导体鳍重叠，其中，所述半导 体条与所述氮化硅层接触。
附图说明
当与附图一起阅读时，根据以下
具体实施方式
可以最好地理解本公开 的各个方面。值得注意的是，根据该行业的标准实践，各种特征没有按比 例绘制。事实上，为了讨论的清晰，各种特征的尺寸可以任意增加或减少。
图1至16示出了根据一些实施例的在形成鳍式场效应晶体管 (FinFET)中的中间阶段的截面视图和透视图。
图17A和17B示出了根据一些实施例的FinFET的截面视图。
图18示出了根据一些实施例的用于形成FinFET的过程流。
具体实施方式
以下公开提供了许多不同的实施例或示例，用于实施本发明的不同特 征。为了简化本公开，下面描述了组件和布置的具体示例。当然，这些只 是一些示例，并且不旨在是限制性的。例如，在下面的描述中，在第二特 征之上或上形成第一特征可以包括第一特征和第二特征以直接接触的方式 形成的实施例，并且还可以包括可以在第一特征与第二特征之间形成附加 特征的实施例，使得第一特征和第二特征可以不直接接触。此外，本公开 可以重复各种示例中的附图标记和/或字母。这种重复是为了简单和清晰的 目的，并且本身并不规定所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，可以使用空间上相对的术语，例如“下层”、 “下方”、“下”、“上层”、“上”等，以描述一个元素或特征与另一 个(多个)元素或特征的关系，如图所示的。在空间上相对的术语旨在包 括在使用或操作中的器件的除了图中所描绘的取向之外的不同取向。该装 置可以以其他方式定向取向(旋转90度或以其他取向)，并且本文使用 的空间相对描述符同样也可以相应地被解释。
根据一些实施例，提供了一种鳍式场效应晶体管(FinFET)及其形成 方法。根据一些实施例示出了形成FinFET的中间阶段。对一些实施例的 一些变型进行了讨论。贯穿各种视图和说明性实施例，使用相同的附图标 记来指定相同的元素。根据本公开的一些实施例，通过在氨中进行退火来 形成氮化硅单层。氮化硅单层位于氧化物区域和半导体区域之间，使得氮 化硅单层可以保护半导体区域免受氧化，特别是在随后的退火过程中，在 该过程中，氧可以迁移到半导体区域以引起半导体区域的不良氧化。
图1至16以及图17A和图17B示出了根据本公开的一些实施例的在 形成FinFET中的中间阶段的透视图。图1至16以及图17A和图17B所示 的过程也示意性地反映在如图18所示的过程流200中。
图1示出了初始结构的透视图。初始结构包括晶片10，晶片10包括 衬底20。衬底20可以进一步包括衬底(部分)20-1。衬底20-1可以是半 导体衬底，其可以是硅衬底、硅锗衬底或者由其他半导体材料形成的衬底。 衬底20-1也可以是体衬底或绝缘体上半导体衬底。
根据本公开的一些实施例，所示区域是p型器件区域，其中要形成p 型晶体管，例如p型鳍式场效应晶体管(FinFET)。外延半导体层20-2可 以外延生长在衬底20-1的顶部以形成衬底20。例如，外延半导体层20-2 可以由硅锗(SiGe)或锗(其中没有硅)形成。外延半导体层20-2中的锗 原子百分比可以高于衬底部分20-1中的锗原子百分比。根据本公开的一些 实施例，外延半导体层20-2(当由SiGe形成时)中的原子百分比的范围 在大约30％到100％之间。外延半导体层20-2也可以由SiP、SiC、SiPC、 SiGeB或III-V化合物半导体形成，III-V化合物半导体例如为InP、GaAs、 AlAs、InAs、InAlAs、InAlAs、InGaAs等。外延半导体层20-2也可以基 本上不含硅，例如，其中硅百分比低于约1％。
根据本公开的一些实施例，所示区域是p型器件区域，其中要形成p 型晶体管，例如p型FinFET。因此，可以形成外延半导体层20-2。根据本 公开的一些实施例，所示区域是n型器件区域，其中要形成n型晶体管， 例如n型FinFET。延伸到p型器件区域的外延层20-2可以或可以不延伸 到n型器件区域。p型器件区域和n型FinFET区域可以位于相同的晶片和相同的器件管芯上。因此，在衬底部分20-1和20-2之间绘制虚线，以显 示外延层20-2可能或可能不存在于所示器件区域中。
焊盘层22和掩模层24可以形成在半导体衬底20上。焊盘层22可以 是由氧化硅形成的薄膜。根据本公开的一些实施例，焊盘氧化物层22在 热氧化过程中形成，其中半导体衬底20的顶表面层被氧化。焊盘层22充 当半导体衬底20和掩模层24之间的粘合层。焊盘层22也可以充当用于刻 蚀掩模层24的刻蚀停止层。根据本公开的一些实施例，掩模层24由氮化 硅形成，例如，使用低压化学气相沉积(LPCVD)。根据本公开的其他实 施例，掩模层24通过硅的热氮化、等离子体增强化学气相沉积(PECVD) 或等离子体阳极氮化形成。在随后的光刻过程中，掩模层24用作硬掩模。
参考图2，对掩模层24和焊盘层22进行刻蚀，暴露了下层半导体衬 底20。然后对暴露的半导体衬底20进行刻蚀，形成了沟槽26。在图18 所示的过程流中，相应过程被示出为过程202。半导体衬底20在相邻沟槽 26之间的部分在下文中称为半导体条30。沟槽26的部分可以具有彼此平 行的条形(当在晶片100的顶视图中观察时)，并且沟槽26彼此紧密地定位。根据本公开的一些实施例，沟槽26的宽高比(深度与宽度之比) 大于大约7，并且可以大于约10。尽管示出了一个半导体条30，但是多个 半导体条可以被形成为彼此平行，其中沟槽26将多个半导体条彼此分开。 根据形成外延半导体层20-2的一些实施例，沟槽26的底部低于衬底部分 20-1和外延半导体层20-2之间的界面23。界面23也是外延半导体层20-2的底表面。
参考图3，根据本公开的一些实施例来沉积硅层32。在图18所示的 过程流中，相应过程被示出为过程204。可以通过共形沉积方法(例如化 学气相沉积(CVD))来执行沉积。硅层32可以不含或基本上不含诸如 锗、碳等其他元素。例如，硅层32中硅的原子百分比可能高于大约95％。 硅层32可以被形成为结晶硅层或多晶硅层，这可以通过例如调整沉积过程中的温度和生长速率来实现。硅层32可以具有大于大约的厚度， 从而其可以在后续过程中充当有效的氮阻挡层。硅层32的厚度的范围可 以在大约
当在前面的步骤中形成外延层20-2时，形成硅层32。在没有形成外 延层20-2并且整个半导体条30由硅形成的区域中，可以形成硅层32，也 可以不形成硅层32(因为半导体条30本身由硅形成)。在图3中，硅层 32用虚线示出，以指示根据各种实施例硅层32可以形成也可以不形成。
然后，在硅层32上沉积含氧电介质层(其可以是氧化物层)34。在 图18所示的过程流中，相应过程被示出为过程206。根据本公开的一些实 施例，含氧电介质层34由氧化硅(SiO2)形成。根据本公开的其他实施例， 含氧电介质层34由碳氧化硅(SiOC)、氮氧化硅(SiON)、碳氮氧化硅 (SiOCN)等形成。所述形成方法可以包括共形沉积方法，例如原子层沉积(ALD)、CVD等。含氧电介质层34的厚度被选择为足够薄，使得氮 原子可以在随后的退火过程中穿透它，同时仍然足够厚以充当氮原子的阻 挡部，使得氮原子可以在在随后的过程中在含氧电介质层34和硅层32之 间积聚。根据本公开的一些实施例，含氧电介质层34的厚度的范围在大 约到大约
图4示出了在含氧电介质层34和硅层32之间形成(第一)含硅和氮 的电介质层36。根据本公开的一些实施例，通过在含氨(NH3)的环境中 对晶片10进行热处理来实现该形成过程。根据本公开的一些实施例，通 过在含有N2、N2H2等的环境中对晶片10进行热处理来实现该形成过程。 环境可以是过程室。在图18所示的过程流中，相应过程被示出为过程208。根据本公开的一些实施例，NH3的压力的范围在大约0.5托到大约10托之 间。热处理温度的范围可以在大约500℃到大约700℃之间，并且处理时 间的范围可以在大约20分钟到大约40分钟之间。根据本公开的其他实施 例，热处理温度的范围在大约900℃到大约1100℃之间，并且处理时间的 范围可以在大约1毫秒到大约5毫秒之间。在热处理期间，等离子体被关 断。
由于在含NH3的环境中进行处理，NH3中的氮原子穿透过含氧电介质 层34。含氧电介质层34中的氧使得含氧电介质层34对于氮原子而言是可 渗透穿过的。在NH3中的氮原子穿透过含氧电介质层34后，穿透的氮原 子被硅层32阻挡，硅层32是针对氮的有效阻挡层。因此，氮原子在含氧 电介质层34和硅层32之间积聚，以形成含硅和氮的电介质层36。根据本 公开的一些实施例，含硅和氮的电介质层36包括氮化硅，例如以Si3N4的 形式。含硅和氮的电介质层36可以被形成为共形层或基本共形层，其中 这两种情况下含氧电介质层34都与硅层32接触。含硅和氮的电介质层36 中的氮原子百分比可以大于大约30％，并且可以在大约40％到大约70％ 的范围内。含硅和氮的电介质层36在其中可以包括少量的氢、氧和碳(例如，组合起来小于约20的原子百分比)。通过描述，含硅和氮的电 介质层36被称为氮化硅层36，尽管它可以包括如上所述的其他元素。氮 化硅层36可以是单层或可以包括多个单层。
可以理解，氮化硅层36的厚度受到诸如含氧电介质层34的组成和厚 度等各种因素的影响。例如，较厚的含氧电介质层34可能产生较厚的氮 化硅层36。然而，较厚的氮化硅层36是通过较长的处理时间和/或较高的 处理温度而形成的。根据本公开的一些实施例，氮化硅层36的厚度的范 围在大约
在处理的初始阶段，更多的氮原子从含NH3的环境中向硅层32扩散。 在氮原子积聚之后，越来越多的氮原子从积聚的氮化硅层36向含NH3的 环境扩散回去。当处理足够长时，建立了平衡，并且即使延长退火，氮化 硅层36的厚度也基本保持不变。
然后形成电介质材料40以填充沟槽26的剩余部分，并然后进行平面 化，从而产生图5所示的结构。在图18所示的过程流中，相应过程被示 出为过程210。电介质材料40的形成方法可以从以下方法中选择：可流动 化学气相沉积(FCVD)、旋涂、CVD、ALD、高密度等离子体化学气相 沉积(HDPCVD)、低压CVD(LPCVD)等。
根据使用FCVD的一些实施例，使用含硅和氮的前体(例如，三硅胺 (TSA)或二硅胺(DSA))，因此所得到的电介质材料40是可流动的。 根据本公开的替代实施例，使用基于烷基氨基硅烷的前体形成可流动的电 介质材料40。在沉积期间，接通等离子体以激活气体前体以形成可流动的 氧化物。在形成电介质材料40之后，执行退火/固化过程，其将可流动的电介质材料40转换成固体电介质材料。硬化的电介质材料也被称为电介 质材料40。
根据本公开的一些示例性实施例，在含氧环境中执行退火。退火温度 可以高于约200℃，例如在大约200℃到大约700℃的温度范围内。在热 处理期间，含氧过程气体被导入放置有晶片10的过程室中。含氧过程气 体可以包括氧(O2)、臭氧(O3)或它们的组合。还可以使用蒸汽 (H2O)。作为热处理的结果，电介质材料40被固化和硬化。所得到的电 介质材料40可以是氧化物。可以执行诸如化学机械抛光(CMP)过程或 机械研磨过程之类的平坦化过程，以使电介质材料40的顶表面平整。在 平坦化过程中，硬掩模24可以用作停止层。
在电介质材料40的固化中，氧可以从电介质材料40迁移到半导体条 30，从而使半导体条30的外部被氧化。这导致半导体条30的不期望的减 薄。根据本公开的一些实施例，氮化硅层36被形成为氧的阻挡层，其阻 止氧到达半导体条30。较厚的氮化硅层36更有效地阻挡氧。在另一方面， 较厚的氮化硅层36在半导体条30和衬底20的下层部分中吸引更多的电荷， 从而导致在硅层32及其衬底20和半导体条30的相邻部分中积聚更多的电 荷。电荷积聚层形成泄漏电流的沟道。因此，氮化硅层36不能太厚。为 了平衡阻挡氧的效果而不引起泄漏电流的不利增加，可以将氮化硅层36 的厚度选择为在大约
根据本公开的一些实施例，含氧电介质层34和氮化硅层36的组合在 减少泄漏和防止氧化(由于氮化硅层36产生的)两方面都显示出良好的 结果。良好的结果是由于存在不吸引电荷的含氧电介质层34而产生的， 并且也是由于氮化硅层36的厚度有限而产生的。
接下来，如图6所示，包括硅层32、氮化硅层36和含氧电介质层34 的电介质区域被凹陷，并且所得到的电介质区域被称为电介质区域42。在 图18所示的过程流中，相应过程被示出为过程212。在整个说明书中，电 介质区域42被替代地称为隔离区域42或浅沟槽隔离(STI)区域42。半 导体条30的高于STI区域42的部分(和硅层32的高于STI区域42的部分)被称为突出(半导体)鳍44。根据本公开的一些实施例，STI区域42 的顶表面高于外延层20-2(如果形成的话)的底表面23。可以使用干法刻 蚀过程来执行电介质区域的凹陷，其中HF3和NH3用作刻蚀气体。根据本 公开的替代实施例，使用湿法刻蚀过程来执行电介质区域的凹陷。例如， 刻蚀化学物可以包括例如HF溶液。
在以上所示的实施例中，半导体鳍可以由任何合适的方法形成。例如， 可以使用一个或多个光刻过程(包括双图案化或多图案化过程)对半导体 鳍进行图案化。通常，双图案化或多图案化过程结合光刻和自对准过程， 允许创建具有例如比以其他方式使用单个直接光刻过程获得的节距小的节 距的图案。例如，在一个实施例中，在衬底之上形成牺牲层并使用光刻过 程对该牺牲层进行图案化。使用自对准过程沿着图案化牺牲层形成间隔件。 然后去除牺牲层，并且然后剩余的间隔件或芯轴可以用于对鳍进行图案化。
参考图7，虚设栅极堆叠46被形成为交叉突出鳍44。在图18所示的 过程流中，相应过程被示出为过程214。虚设栅极堆叠46可以包括虚设栅 极电介质48和虚设栅极电介质48之上的虚设栅极电极50。虚设栅极电介 质48可以由氧化硅或其他电介质材料形成。例如，可以使用多晶硅或非 晶硅，也可以使用其他材料来形成虚设栅极电极50。每个虚设栅极堆叠 46还可以包括虚设栅极电极50之上的一个(或多个)硬掩模层52。硬掩 模层52可以由氮化硅、氧化硅、碳氮化硅或其多层形成。虚设栅极堆叠 46可以跨越单个或多个突出鳍44和/或STI区域42。虚设栅极堆叠46还 具有垂直于突出鳍44的纵向方向的纵向方向。虚设栅极堆叠46的形成包 括：沉积虚设栅极电介质层、在虚设栅极电介质层之上沉积栅极电极层、平坦化虚设栅极电介质层、沉积硬掩模层、以及图案化堆叠层以形成虚设 栅极堆叠46。
接下来，参考图8，栅极间隔件54形成在虚设栅极堆叠46的侧壁上。 在图18所示的过程流中，相应过程被示出为过程216。栅极间隔件54的 形成可以包括沉积毯式电介质层，并执行各向异性刻蚀以去除电介质层的 水平部分，使得栅极间隔件54留在虚设栅极堆叠46的侧壁上。根据本公 开的一些实施例，栅极间隔件54由诸如SiO2、SiOC、SiOCN等的含氧电 介质材料(氧化物)形成。根据本公开的一些实施例，栅极间隔件54还 可以包括非氧化物电介质材料，例如氮化硅。
参考图9，执行热处理以形成含硅和氮的层56。在图18所示的过程 流中，相应过程被示出为过程218。该处理类似于针对形成氮化硅层36的 处理过程。过程细节可以与针对形成氮化硅层36的过程细节实质上相同， 因此本文不再重复。所得到的含硅和氮的层56的细节(例如组成、厚度 等)可以类似于氮化硅层36的细节。在整个说明书中，含硅和氮的层56 被替代地称为氮化硅层56，尽管其可以包括诸如碳、氧等其他元素。根据 由多晶硅或非晶硅形成虚设栅极电极50的一些实施例，虚设栅极电极50 充当用于阻挡氮原子的阻挡层，因此没有为了阻挡氮原子而形成附加的硅 层。根据栅极电极50由非硅材料(例如非晶碳)形成的替代实施例，在 形成栅极间隔件54之前，在虚设栅极堆叠46的侧壁上形成附加的硅层 (未示出)。因此，氮化硅层56将形成在附加的硅层和栅极间隔件54之 间。在随后的段落中，氮化硅层56和栅极间隔件54被组合称为栅间隔件 58。
根据本公开的替代实施例，跳过用于形成氮化硅层56的热处理，因 此不形成氮化硅层56。
在随后的步骤中，执行刻蚀过程(在下文中被称为鳍凹陷)以刻蚀突 出鳍44的未被虚设栅极堆叠46和栅极间隔件58覆盖的部分，从而得到图 10所示的结构。在图18所示的过程流中，相应过程被示出为过程220。 突出鳍44的凹陷可以通过各向异性刻蚀过程来执行，因此突出鳍44的直 接位于虚设栅极堆叠46和栅极间隔件58之下的部分受到保护，并且不被 刻蚀。根据一些实施例，凹陷的半导体条30的顶表面可以低于STI区域42的顶表面42A。因此，凹槽60位于STI区域42之间。凹槽60位于虚 设栅极堆叠46的相对侧上。在凹陷过程中，还刻蚀了硅层32的高于凹槽 60的底表面60A的部分，因此暴露了氮化硅层36的侧壁。底表面60A还 可以高于、齐平于或低于界面23。因此，可能存在或可能不存在外延半导 体层20-2的直接位于凹槽60之下的剩余部分。
接下来，通过从凹槽60选择性地生长半导体材料来形成外延区域 (源极/漏极区域)62，从而产生图11中的结构。在图18所示的过程流中， 相应过程被示出为过程222。根据本公开的一些实施例，外延区域62包括 硅锗、硅或硅碳。根据所得到的FinFET是p型FinFET还是n型FinFET， 随着外延的进行，可以原位掺杂p型或n型杂质。例如，当所得到的 FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)、GeB等。相反， 当所得到的FinFET是n型FinFET时，可以生长硅磷(SiP)、硅碳磷 (SiCP)等。根据本公开的替代实施例，外延区域62由诸如GaAs、InP、 GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP及其组合或其多 层之类的III-V化合物半导体形成。在外延区域62完全填充凹槽60之后， 外延区域62开始水平扩展，并且可以形成小面。
在外延步骤之后，外延区域62可以进一步注入p型或n型杂质以形成 源极区域和漏极区域，这些源极区域和漏极区域也使用附图标记62表示。 根据本公开的替代实施例，当外延区域62在外延期间原位掺杂p型或n型 杂质时，跳过注入过程。
根据本公开的替代实施例，形成了包覆源极/漏极区域，而不是凹陷突 出鳍44和重新生长源极/漏极区域62。根据这些实施例，如图9所示的突 出鳍44没有凹陷，并且在突出鳍44上生长外延区域(未示出)。生长的 外延区域的材料可以类似于如图11所示的外延半导体材料62的材料，这 取决于所得到的FinFET是p型FinFET还是n型FinFET。因此，源极/漏 极区域62包括突出鳍44和外延区域。可以(或可以不)执行注入n型杂 质或p型杂质的注入过程。
图12示出了形成接触刻蚀停止层(CESL)66和层间电介质(ILD) 68之后的结构的透视图。在图18所示的过程流中，相应过程被示出为过 程224。CESL 66可以由氮化硅、碳氮化硅等形成。CESL 66可以例如使 用诸如ALD或CVD等共形沉积方法形成。ILD 68可以包括使用例如 FCVD、旋涂、CVD或其他沉积方法形成的电介质材料。ILD 68也可以由 含氧电介质材料形成，该含氧电介质材料可以是基于氧化硅的材料，例如 四乙基正硅酸盐(TEOS)氧化物、等离子体增强CVD(PECVD)氧化物 (SiO2)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅 酸盐玻璃(BPSG)等。执行诸如化学机械抛光(CMP)过程或机械研磨 过程之类的平面化过程，以将ILD 68、虚设栅极堆叠46和栅极间隔件58 的顶表面相互齐平。在ILD68的形成中，可以采用退火过程。根据本公开 的一些实施例，氮化硅层56充当阻挡层，以阻挡氧气穿透并到达突出鳍 44(在图12中不可见，参考图6和图7)。
接下来，在一个或多个刻蚀过程中刻蚀包括硬掩模层52、虚设栅极电 极50和虚设栅极电介质48的虚设栅极堆叠46，从而在栅极间隔件58的 相对部分之间形成沟槽70，如图13所示。在图18所示的过程流中，相应 过程被示出为过程226。可以使用例如干法刻蚀来执行刻蚀过程。等离子 体也可以在刻蚀过程中被接通。基于要刻蚀的材料来选择刻蚀气体。例如， 当硬掩模36包括氮化硅时，刻蚀气体可以包括含氟过程气体，例如 CF4/O2/N2、NF3/O2、SF6或SF6/O2等。可以使用C2F6、CF4、SO2、HBr、 Cl2和O2的混合物、HBr、Cl2和O2的混合物、或者HBr、Cl2、O2和CF2的混合物等刻蚀虚设栅极电极50。可以使用NF3和NH3的混合物或HF和NH3的混合物刻蚀虚设栅极电介质48。如果在虚设栅极堆叠46的侧壁上 形成硅层，则硅层也被去除。
由于刻蚀了虚设栅极堆叠46，氮化硅层56暴露于沟槽70。在刻蚀过 程中，氮化硅层56可以减薄至例如，厚度范围在大约
接下来，参考图14，形成了(替换)栅极堆叠72，其包括栅极电介 质体74和栅极电极76。在图18所示的过程流中，相应过程被示出为过程 228。栅极堆叠72的形成包括形成/沉积多个层，并且然后执行平坦化过程， 例如CMP过程或机械研磨过程。栅极电介质74延伸到沟槽70(图13)。 根据本公开的一些实施例，栅极电介质74包括作为其下部的界面层(IL)78(图17A和17B)。IL 78形成在突出鳍44的暴露表面上。IL 78可以包 括氧化物层，例如通过突出鳍44的热氧化、化学氧化过程或沉积过程形 成的氧化硅层。栅极电介质74还可以包括在IL 78之上形成的高k电介质 层80。高k电介质层80可以包括高k电介质材料，例如HfO2、ZrO2、 HfZrOx、HfSiOx、HfSiON、ZrSiOx、HfZrSiOx、Al2O3、HfAlOx、HfAlN、 ZrAlOx、La2O3、TiO2、Yb2O3、氮化硅等。高k电介质材料的介电常数(k 值)高于3.9，并且可以高于大约7.0。高k电介质层80被形成为共形层， 并延伸到突出鳍44的侧壁和栅极间隔件58的侧壁上。根据本公开的一些 实施例，使用ALD或CVD形成高k电介质层80。
再次参考图14，栅极电极76形成在栅极电介质74的顶部，并且填充 沟槽的由被去除的虚设栅极堆叠留下的剩余部分。栅极电极76中的子层 在图14中没有单独显示，而实际上，由于它们的组成不同，子层可彼此 区分。可以使用诸如ALD或CVD等共形沉积方法来执行对至少下子层的 沉积，使得(每个子层的)栅极电极76的竖直部分的厚度和水平部分的厚度彼此基本相等。
栅极电极76可以包括多个层，包括但不限于氮化钛硅(TSN)层、氮 化钽(TaN)层、氮化钛(TiN)层、钛铝(TiAl)层、附加的TiN和/或 TaN层以及填充金属。这些层中的一些限定了相应FinFET的功函数。此 外，p型FinFET的金属层和n型FinFET的金属层可以彼此不同，使得金 属层的功函数适合于相应的p型或n型FinFET。填充金属可以包括铝、铜 或钴。
接下来，如图15所示，形成硬掩模82。根据本公开的一些实施例， 硬掩模82的形成包括：通过刻蚀来凹陷替换栅极堆叠72以形成凹槽，将 电介质材料填充到凹槽中，以及执行平坦化以去除电介质材料的多余部 分。。电介质材料的剩余部分是硬掩模82。根据本公开的一些实施例，硬 掩模82由氮化硅、氮氧化硅、碳氧化硅、碳氮氧化硅等形成。
图16示出了形成接触塞的后续步骤。首先通过刻蚀到ILD 68和 CESL 66中形成接触开口，以显露源极/漏极区域62。然后形成硅化物区 域84和源极/漏极接触插塞86，以延伸到ILD 68和CESL 66中。在图18 所示的过程流中，相应过程被示出为过程230。氮化硅层36的顶部边缘可 以与硅化物区域84接触，或者与源极/漏极接触插塞86接触，这取决于硅化物区域84延伸到哪里。替代地，氮化硅层36的顶部边缘可以与源极/漏 极区域62接触。
在后续步骤中，如图17A所示，形成了刻蚀停止层88，然后形成了 ILD 90。图17A示出了从图16中包含线A-A的同一平面获得的截面视图。 根据本公开的一些实施例，刻蚀停止层88由SiN、SiCN、SiC、SiOCN或 另一种电介质材料形成。形成方法可以包括PECVD、ALD、CVD等。 ILD 90的材料可以从用于形成ILD 68的相同候选材料(和方法)中选择， 并且ILD68和90可以由相同或不同的电介质材料形成。根据本公开的一 些实施例，ILD 90使用PECVD、FCVD、旋涂等形成，并且可以包括氧化 硅(SiO2)。
ILD 90和刻蚀停止层88被刻蚀以形成开口。刻蚀可以使用例如反应 离子刻蚀(RIE)来执行。在开口中形成栅极接触插塞92和源极/漏极接触 插塞94，以分别与栅极电极76和源极/漏接触插塞86电连接。从而形成 FinFET 96。
图17B示出了从另一个平面获得的FinFET 96的截面视图，该平面与 图16中包含线B-B的平面相同。图17B示出了针对其他特征的氮化硅层 36和56。
本公开的实施例具有一些有利的特征。通过形成氮化硅层，实现了氮 化硅层的用于防止氧气到达鳍和氧化鳍的有利特性。在另一方面，氮化硅 层非常薄，因此不会导致泄漏电流的不利增加。氮化硅薄层和氧化层结合 形成良好的抗氧化和防泄漏阻挡部。
根据本公开的一些实施例，一种方法包括：在晶片上形成硅层；形成 与硅层接触的氧化物层；在形成氧化物层之后，在硅层与氧化物层之间形 成与硅层和氧化物层接触的氮化硅层；以及去除硅层的一部分。根据实施 例，形成氮化硅层包括在含有氨(NH3)的环境中对晶片进行退火。根据 实施例，在大约500℃到大约700℃之间的范围内的温度下执行退火，退 火持续时间的范围在大约20分钟到大约40分钟之间。根据实施例，在大 约900℃到大约1100℃之间的范围内的温度下执行退火，退火持续时间 的范围在大约1毫秒到大约5毫秒之间。根据实施例，在退火期间，等离 子体被关断。根据实施例，形成氮化硅层包括：传导氮原子以穿透过氧化 物层，其中氮原子被硅层阻挡。根据实施例，形成硅层包括外延生长结晶 硅层。根据实施例，形成硅层包括沉积多晶硅层。根据实施例，所述硅层 基本上不含锗，并且所述硅层形成在含锗半导体区域上。根据实施例，所 述硅层是虚设栅极电极，并且所述方法还包括去除所述虚设栅电极以暴露 所述氮化硅层。
根据本公开的一些实施例，一种方法包括刻蚀晶片的半导体衬底以形 成沟槽，其中半导体条位于沟槽之间；沉积在半导体条的侧壁上延伸的硅 层；在硅层上沉积含氧电介质层；在含有氨的环境中对晶片进行退火；在 沟槽中形成隔离区域；凹陷隔离区域，其中，半导体条的高于经凹陷的隔 离区域的顶表面的顶部部分形成半导体鳍；在半导体鳍上形成栅极堆叠； 以及基于半导体鳍形成源极/漏极区域，其中，源极/漏极区域位于栅极堆 叠的相对侧上。根据实施例，退火导致氮化硅层形成在硅层和含氧电介质 层之间。根据实施例，在大约500℃到大约700℃之间的范围内的温度下 执行退火，退火持续时间的范围在大约20分钟到大约40分钟之间。根据 实施例，在大约900℃到大约1100℃之间的范围内的温度下执行退火， 退火持续时间的范围在大约1毫秒到大约5毫秒之间。在实施例中，该方 法还包括在硅衬底之上外延生长含锗半导体层，其中含锗半导体层和硅衬 底以组合的方式形成半导体衬底，并且硅层被形成为接触含锗半导体层的 在半导体条中的剩余部分。
根据本公开的一些实施例，一种器件包括半导体衬底；延伸到半导体 衬底中的隔离区域，其中隔离区域包括：氮化硅层；和氮化硅层上的氧化 物层；半导体鳍，其突出至高于氮化硅层的顶表面；以及与半导体鳍重叠 的半导体条，其中半导体条与氮化硅层接触。根据实施例，半导体条包括： 下部，其中，下部包括硅且不含锗；以及上部，上部包括：由含锗半导体 材料形成的内部部分；以及由硅形成的外部部分，并且外部部分基本上不 含锗，并且外部部分接触氮化硅层。根据实施例，下部和上部之间的界面 处于隔离区域的顶表面和底表面之间的中间水平。根据实施例，氮化硅层 具有的厚度的范围在大约
上述内容概述了若干实施例的特征，以便本领域技术人员可以更好地 理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用 本公开作为设计或修改用于实施相同目的和/或实现本文引入的实施例的相 同优点的其他过程和结构的基础。本领域技术人员还应当认识到，这样的 等效构造不偏离本公开的精神和范围，并且它们可以在不偏离本公开的精 神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种半导体工艺的方法，包括：在晶片上形成硅层；形成与 所述硅层接触的氧化物层；在形成所述氧化物层之后，在所述硅层与所述 氧化物层之间形成与所述硅层和所述氧化物层接触的氮化硅层；以及去除 所述硅层的一部分。
示例2是根据示例1所述的方法，其中，形成所述氮化硅层包括：在 含有氨(NH3)的环境中对所述晶片进行退火。
示例3是根据示例2所述的方法，其中，所述退火是在大约500℃ 到大约700℃之间的范围内的温度下执行的，退火持续时间的范围在大 约20分钟到大约40分钟之间。
示例4是根据示例2所述的方法，其中，所述退火是在大约900℃ 到大约1100℃之间的范围内的温度下执行的，退火持续时间的范围在大 约1毫秒到大约5毫秒之间。
示例5是根据示例2所述的方法，其中，在退火期间，等离子体被关 断。
示例6是根据示例1所述的方法，其中，形成所述氮化硅层包括：传 导氮原子以穿透过所述氧化物层，其中，所述氮原子被所述硅层阻挡。
示例7是根据示例1所述的方法，其中，形成所述硅层包括：外延生 长结晶硅层。
示例8是根据示例1所述的方法，其中，形成所述硅层包括：沉积多 晶硅层。
示例9是根据示例1所述的方法，其中，所述硅层基本上不含锗，并 且所述硅层形成在含锗半导体区域上。
示例10是根据示例1所述的方法，其中，所述硅层是虚设栅极电极， 并且所述方法还包括去除所述虚设栅极电极以暴露所述氮化硅层。
示例11是一种半导体工艺的方法，包括：刻蚀晶片的半导体衬底以 形成沟槽，其中，半导体条位于所述沟槽之间；沉积在所述半导体条的侧 壁上延伸的硅层；在所述硅层上沉积含氧电介质层；在含有氨的环境中对 所述晶片进行退火；在所述沟槽中形成隔离区域；使所述隔离区域凹陷， 其中，所述半导体条的高于经凹陷的隔离区域的顶表面的顶部部分形成半 导体鳍；在所述半导体鳍上形成栅极堆叠；以及基于所述半导体鳍形成源 极/漏极区域，其中，所述源极/漏极区域位于所述栅极堆叠的相对侧上。
示例12是根据示例11所述的方法，其中，退火使得氮化硅层形成在 所述硅层与所述含氧电介质层之间。
示例13是根据示例11所述的方法，其中，在大约500℃到大约700℃ 之间的范围内的温度下执行退火，退火持续时间的范围在大约20分钟到 大约40分钟之间。
示例14是根据示例11所述的方法，其中，在大约900℃到大约 1100℃之间的范围内的温度下执行退火，退火持续时间的范围在大约1 毫秒到大约5毫秒之间。
示例15是根据示例11所述的方法，还包括在硅衬底之上外延生长含 锗半导体层，其中，所述含锗半导体层和所述硅衬底以组合的方式形成所 述半导体衬底，并且所述硅层被形成为接触所述含锗半导体层的在所述半 导体条中的剩余部分。
示例16是一种半导体器件，包括：半导体衬底；隔离区域，其延伸 到所述半导体衬底中，其中，所述隔离区域包括：氮化硅层；以及位于所 述氮化硅层上的氧化物层；半导体鳍，其突出为高于所述氮化硅层的顶表 面；以及半导体条，其与所述半导体鳍重叠，其中，所述半导体条与所述 氮化硅层接触。
示例17是根据示例16所述的器件，其中，所述半导体条包括：下部， 其中，所述下部包括硅且不含锗；以及上部，其包括：由含锗半导体材料 形成的内部部分；以及由硅形成的外部部分，并且所述外部部分基本上不 含锗，并且所述外部部分与所述氮化硅层接触。
示例18是根据示例17所述的器件，其中，所述下部与所述上部之间 的界面处于所述隔离区域的顶表面和底表面之间的中间水平。
示例19是根据示例16所述的器件，其中，所述氮化硅层具有的厚度 的范围在大约
示例20是根据示例16所述的器件，其中，所述氮化硅层还包括碳和 氧。
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