阅读说明：本技术 碳化硅半导体装置 (Silicon carbide semiconductor device ) 是由 辻崇 木下明将 于 2019-04-25 设计创作，主要内容包括：本发明提供在高温下能提高基于栅极电压控制的电流控制性的碳化硅半导体装置。在p型基区(23)的比有源区靠外侧的p型基区延伸部(23’)设置p<Sup>+</Sup>型高浓度区(51)。在与半导体基板的正面平行的第一方向X上,在p<Sup>+</Sup>型高浓度区(51)与n<Sup>+</Sup>型源区(24)之间,以及在与半导体基板(10)的正面平行且与第一方向X正交的第二方向Y上在p<Sup>+</Sup>型高浓度区与最外侧的沟槽(26)之间的部分是构成p型基区延伸部(23’)的p型碳化硅外延层,且在半导体基板的正面(13a)露出。第一方向X上从p<Sup>+</Sup>型高浓度区到n<Sup>+</Sup>型源区的第一距离X1为0.6μm以上。第二方向Y上从p<Sup>+</Sup>型高浓度区到最外侧的沟槽的第二距离Y1为0.6μm以上。(The invention provides a silicon carbide semiconductor device capable of improving current controllability by gate voltage control at high temperature. The p-type base region extension part (23') of the p-type base region (23) is provided with p + A high concentration region (51). In a first direction X parallel to the front surface of the semiconductor substrate, in p + A high concentration region (51) and n + Of a source region (24)And p in a second direction Y parallel to the front surface of the semiconductor substrate (10) and orthogonal to the first direction X + The part between the type high concentration region and the outermost trench (26) is a p-type silicon carbide epitaxial layer constituting a p-type base extension part (23'), and is exposed on the front surface (13a) of the semiconductor substrate. From p in a first direction X + Type high concentration region to n + The first distance X1 of the source region is 0.6 μm or more. From p in a second direction Y + The second distance Y1 between the type high concentration region and the outermost trench is 0.6 μm or more.)

碳化硅半导体装置

技术领域

本发明涉及碳化硅半导体装置。

背景技术

碳化硅(SiC)作为比硅(Si)更能够实现高耐压、低通态电阻、低损耗、高速特性、高温特性等的半导体材料而备受期待。另外，在具备MOSFET(Metal Oxide SemiconductorField Effect Transistor：具备由金属-氧化膜-半导体这3层结构构成的绝缘栅的MOS型场效应晶体管)和/或IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)等MOS栅极结构的半导体装置中，采用沟槽栅极结构。

在沟槽栅极结构中，有在形成于半导体基板(半导体芯片)的正面的沟槽内埋入有MOS栅极的MOS栅极结构，其沿着沟槽的侧壁在与半导体基板的正面正交的方向形成有沟道(反转层)。因此，与沿着半导体基板的正面形成沟道的平面栅极结构相比，能够增加每单位面积的单位单元(元件的结构单元)密度，由于能够增加每单位面积的电流密度，所以在成本方面有利。平面栅极结构是在半导体基板的正面上平板状地设置了MOS栅极的MOS栅极结构。

以MOSFET为例对现有的碳化硅半导体装置(将碳化硅用作半导体材料的半导体装置)的结构进行说明。图21是表示从半导体基板的正面侧看现有的碳化硅半导体装置的布局的俯视图。图22是表示图21的切割线AA-AA’处的截面结构的截面图。在图22中示出有源区101与边缘终端区102之间的区域(以下记为边界区)103的截面结构。图23是放大地表示图21的一部分的俯视图。图24、图25是分别表示图23的切割线CC-CC’和切割线DD-DD’处的截面结构的截面图。

在图23中示出用以顶点BB、BB’为对角顶点的矩形框包围的半导体基板(半导体芯片)110的角部附近的有源区101与边界区103的边界附近的状态。该矩形框的顶点BB为半导体基板110的角部侧，顶点BB’为半导体基板110的中央部侧。半导体基板110的角部是指具有大致矩形状的平面形状的半导体基板110的顶点。在图23中示出n⁺型源区124、p⁺型接触区125、沟槽126和p⁺型高浓度区151的布局，省略栅极绝缘膜127和栅电极128的图示。

图21～图25所示的现有的碳化硅半导体装置是在有源区101与边缘终端区102之间具备具有p⁺型高浓度区151的边界区103的MOSFET。有源区101配置在由碳化硅构成的半导体基板110的中央部。在有源区101配置有沟槽栅极结构的垂直型MOSFET的多个单位单元，且在该MOSFET导通时在有源区101有主电流流通。沟槽栅极结构(在沟槽126的内部隔着栅极绝缘膜127埋入的栅电极128)被配置成沿着与半导体基板110的正面平行的方向X延伸的条纹状。

边缘终端区102是边界区103与半导体基板110的端部之间的区域，隔着边界区103包围有源区101的周围。边缘终端区102具有缓和有源区101的端部处的电场集中而保持预定的耐压(耐电压)的功能。耐压是指即使在pn结部发生雪崩击穿，源极-漏极间的电流增加，源极-漏极间的电压也不再增加的极限的电压。在边缘终端区102配置有例如越配置于外侧(半导体基板110的端部侧)杂质浓度越低的由多个p^-型区域141和p^--型区域142构成的结终端(JTE：Junction Termination Extension)结构140等耐压结构。

边界区103由在有源区101与边缘终端区102之间设置于半导体基板110的整个正面的p⁺型高浓度区151构成。p⁺型高浓度区151设置于MOSFET的p型基区123的在边界区103延伸的部分(以下记为p型基区延伸部)123’，且与n⁺型源区124和p⁺型接触区125接触。另外，p⁺型高浓度区151与JTE结构140的最内侧(半导体基板110的中央部侧)的p^-型区域141接触。p⁺型高浓度区151的杂质浓度比p型基区123的杂质浓度高。

p⁺型高浓度区151具有使p型基区123低电阻化的功能。通过使p型基区123低电阻化，从而防止主要在因关断时的雪崩击穿161而施加高电场的有源区101的端部或边缘终端区102产生的空穴电流162被抽向源极131时p型基区123的电位的上升。例如，如果p型基区123的电位的上升过大，则在空穴电流162被抽出的接触部附近，施加于厚度薄的栅极绝缘膜127的电场变大，因此导致栅极绝缘膜127的寿命缩短和/或绝缘破坏。

另外，为了减小MOSFET的p型基区123的薄层电阻，p⁺型高浓度区151与MOSFET的n⁺型源区124邻接地配置。该p⁺型高浓度区151通常通过铝(Al)等p型杂质的离子注入和在该离子注入后进行的用于杂质活化的热处理(以下记为活化退火)形成。用于形成p⁺型高浓度区151的离子注入条件例如是将最大加速能量设为350keV，将p型杂质的总剂量设为5.15×10¹⁵/cm²。

符号121、111、112是构成半导体基板110的碳化硅外延层。符号122、122’、129、132、133、143、144分别是n^-型漂移区、n型JFET区、层间绝缘膜、栅极焊盘、漏极、n型沟道截止区和场氧化膜。符号130是与半导体部进行欧姆接触的金属膜。符号152、153分别是栅极电位的导电层和栅极浇道。符号137、138是p⁺型区域。符号Y是沟槽126并排的方向。符号Z是半导体基板110的深度方向。

作为这样的现有的碳化硅半导体装置，提出了具备多个由1个沟槽的内部的栅电极构成1个MOS栅极的单位单元的沟槽栅型MOSFET，使最外侧的p⁺型接触区延伸到边缘终端区，与JTE结构的最内侧的p型区域接触的装置(例如，参照下述专利文献1(第0044段))。在下述专利文献1中，通过使台面区内的n⁺型源区与相同的台面区内的p⁺型接触区或者沟槽的终端部附近的p⁺型接触区接触，从而将所有的n⁺型源区固定为相同电位。

现有技术文献

专利文献

专利文献1：日本特开2018-019045号公报

发明内容

技术问题

然而，在上述的现有的碳化硅半导体装置(参照图21～25)中，半导体基板110在高温(例如125℃以上的程度)的条件下且维持关断状态时，对栅电极128长时间施加有相对于源极131的电位为负偏压的栅极电压Vg(栅极电压Vg＜0：以下记为栅极负偏压)。此时，栅极阈值电压Vth与初始状态相比向负方向(变低的方向)大幅变化，以比初始状态低的栅极电压Vg通电而开始流通漏电流Id。因此，漏电流Id的增益曲线(参照图26)与初始状态相比向栅极电压Vg的负方向大幅变化。

初始状态是指向栅电极128施加栅极负偏压的时间的总计为0(零)V的状态。漏电流Id是指通电时从n⁺型漏极区(n⁺型起始基板121)朝向n⁺型源区124移动的电子的流动。漏电流Id的增益曲线是指对栅电极128施加相对于源极131的电位为正偏压的栅极电压Vg(栅极电压Vg≥0：以下记为栅极正偏压)而使该栅极电压Vg增加时，在栅极阈值电压Vth以上的栅极电压Vg开始流动，并且随着栅极电压Vg的增加而增加的漏电流Id的增加曲线。

与漏电流Id的预定的电流量相对应的栅极电压Vg的相对于初始状态时的变化没有规律性，该变化量ΔVg在施加于栅电极128的栅极负偏压的任意的施加时间向负方向为最大。并且，与初始状态时的栅极电压Vg的变化量ΔVg相比，该栅极电压Vg的变化量ΔVg向正方向未变化。因此，以施加于栅电极128的栅极负偏压的施加时间为时间轴的情况下，栅极电压Vg的变化量ΔVg在成为最小的变化量ΔVg的初始状态时的最大值与成为最大的变化量ΔVg的任意的施加时间时的最小值之间没有规律性地变化。

该现象在增益曲线内的漏电流Id的上升区域显著体现。将对该现象进行了验证的结果示于图26、图27。图26是表示现有的碳化硅半导体装置的漏电流Id的增益曲线的电流上升初期的区域的特性图。图26的横轴是在通电时施加于栅电极128的栅极电压Vg(栅极正偏压)[V]。图26的纵轴是用额定电流I0除以漏电流Id而得的归一化漏电流。通常，栅极阈值电压Vth被定义为归一化漏电流(＝Id/I0)成为10^-3时的栅极电压Vg。

图26的注释是施加于栅电极128的栅极负偏压的施加时间。向栅电极128施加栅极负偏压时，漏极133与源极131之间的电压(源极-漏极电压)为0(零)V。另外，图26的注释所示的“0h”的试样相当于上述的初始状态。图27是表示图26的栅极电压Vg(栅极正偏压)的相对于初始状态时的变化量ΔVg与关断时的栅极电压Vg(栅极负偏压)的施加时间之间的关系的特性图。图27的横轴是栅极负偏压的施加时间[小时(h：hour)]，纵轴是栅极正偏压的相对于初始状态时的变化量ΔVg。

首先，准备具有现有的碳化硅半导体装置(参照图21～图25)的结构的MOSFET，在半导体基板110为200℃的高温的条件下对栅电极128施加栅极负偏压的多个试样。这些试样的施加于栅电极128的栅极负偏压为-5V(栅极电压Vg＝-5V)，该栅极负偏压的施加时间在0h～2500h的范围内不同。将针对这些试样，在室温(例如25℃左右)下对栅电极128施加栅极正偏压而进行通电之后使该栅极正偏压增加，对漏电流Id的电流量[A]进行了测定而得的结果示于图26。

另外，将与归一化漏电流Id/I0的预定的电流量Id1/I0、Id2/I0(图26中由标注了符号171、172的虚线表示的位置)相对应的栅极正偏压的相对于初始状态时的变化量ΔVg示于图27。在图27中示出例如漏电流Id的电流量为额定电流I0的千分之一的电流量Id1/I0(＝10^-3)的测定点(以下记为第一测定点171’)和漏电流Id的电流量为第一测定点171’的漏电流Id的电流量Id1的百万分之一的电流量Id2/I0(＝10^-9)的测定点(以下记为第二测定点172’)处的栅极正偏压的相对于初始状态时的变化量ΔVg。

如图27所示，第一测定点171’处的与漏电流Id的电流量相对应的栅极正偏压在施加于栅电极128的栅极负偏压的施加时间不同的所有试样中均为5.2V。即，第一测定点171’处的与漏电流Id的电流量相对应的栅极正偏压的相对于初始状态时的变化量ΔVg是无论有无施加栅极负偏压而几乎均为0(零)V。与此相对，施加了与第一测定点171’相比施加于栅电极128的栅极正偏压接近于栅极阈值电压Vth的栅极电压Vg的状态的第二测定点172’处的与漏电流Id的电流量相对应的栅极正偏压的相对于初始状态时的变化量ΔVg最大为-1.2V。

根据该图27所示的结果，可知在漏电流Id的上升区域(具体而言，第二测定点172’附近)处，因高温和施加栅极负偏压的不良影响而导致栅极阈值电压Vth的特性变得不稳定的所谓的NBTI(Negative Bias Temperature Instability：负偏压温度不稳定性)。这样，漏电流Id的增益曲线仅在漏电流Id的上升区域与初始状态相比向栅极电压Vg的负方向大幅移位。

这样的漏电流Id的增益曲线的移位在对栅电极128施加0V以下的栅极电压Vg而维持关断状态时会引起相反方向泄漏电流的增加，或者因过大的泄漏电流而导致的暴热和元件破坏的问题。

本发明为了消除上述的现有技术的问题，目的在于提供在高温(200℃以上的程度)下提高基于栅极电压控制的电流控制性的碳化硅半导体装置。

技术方案

为了解决上述的课题，实现本发明的目的，本发明的半导体装置具有如下特征。在具有第一主面和第二主面的第一导电型的半导体基板设置有供主电流流通的有源区。终端区包围上述有源区的周围。第二导电型外延层构成上述半导体基板的一部分，形成上述半导体基板的上述第一主面。在上述有源区中，在上述第二导电型外延层的上述第一主面侧的表面层选择性地设置有第一导电型的第一半导体区。在上述有源区与上述终端区域的边界区，在上述第二导电型外延层的上述第一主面侧的表面层选择性地设置有第二导电型的第二半导体区。上述第二半导体区的杂质浓度比上述第二导电型外延层的杂质浓度高。第二导电型的第三半导体区是上述第二导电型外延层的除了上述第一半导体区和上述第二半导体区以外的部分。第一导电型的第四半导体区是上述半导体基板的除了上述第二导电型外延层以外的部分。沟槽贯穿上述第一半导体区和上述第三半导体区而到达上述第四半导体区。栅电极隔着栅极绝缘膜设置在上述沟槽的内部。第一电极与上述第一半导体区和上述第三半导体区电连接。第二电极设置于上述半导体基板的上述第二主面。上述第二半导体区以与上述第一半导体区分离的方式配置。在上述第二半导体区与上述第一半导体区之间，在上述半导体基板的上述第一主面露出有上述第二导电型外延层的上述第三半导体区的部分。

另外，本发明的半导体装置的特征在于，在上述的发明中，上述沟槽在与上述半导体基板的上述第一主面平行的第一方向上呈直线状地延伸。上述第二半导体区以在上述第一方向上与上述第一半导体区分离的方式配置在上述沟槽的端部附近。

另外，本发明的半导体装置的特征在于，在上述的发明中，上述沟槽是呈在上述第一方向上从上述有源区延伸到上述边界区的条纹状地被配置有多个。上述第一半导体区配置在相邻的上述沟槽之间。上述第二半导体区以与多个上述沟槽中的在与上述半导体基板的上述第一主面平行且与上述第一方向正交的第二方向上最靠近上述边界区的最外侧沟槽分离的方式配置。在上述第二半导体区与上述最外侧沟槽之间，在上述半导体基板的上述第一主面露出有上述第二导电型外延层的上述第三半导体区的部分。

另外，本发明的半导体装置的特征在于，在上述的发明中，上述第三半导体区的在上述半导体基板的上述第一主面露出的部分配置于上述边界区，且包围上述有源区的周围。

另外，本发明的半导体装置的特征在于，在上述的发明中，上述第一方向上从上述第二半导体区到上述第一半导体区的第一距离为0.6μm以上。

另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二方向上从上述第二半导体区到上述最外侧沟槽的第二距离为0.6μm以上。

另外，本发明的半导体装置的特征在于，在上述的发明中，上述第一方向上从上述第二半导体区到上述第一半导体区的第一距离为9.35μm以上。

另外，本发明的半导体装置的特征在于，在上述的发明中，上述沟槽是呈在与上述半导体基板的上述第一主面平行的第一方向上从上述有源区延伸到上述边界区的条纹状地被配置有多个。上述第一半导体区配置在相邻的上述沟槽之间。上述第二半导体区以与多个上述沟槽中的在与上述半导体基板的上述第一主面平行且与上述第一方向正交的第二方向上最靠近上述边界区的最外侧沟槽分离地配置。在上述第二半导体区与上述最外侧沟槽之间，在上述半导体基板的上述第一主面露出有上述第二导电型外延层的上述第三半导体区的部分。

另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二方向上从上述第二半导体区到上述最外侧沟槽的第二距离为0.6μm以上。

另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二半导体区的杂质浓度为6.4×10¹⁴/cm²以下。

另外，本发明的半导体装置的特征在于，在上述的发明中，上述沟槽从上述有源区延伸到上述边界区，且在比上述第二半导体区靠近上述有源区的位置处终止。

另外，本发明的半导体装置的特征在于，在上述的发明中，还具备选择性地设置于上述第三半导体区的在上述半导体基板的上述第一主面露出的部分的第二导电型的第五半导体区。上述第五半导体区的杂质浓度比上述第三半导体区的杂质浓度高。上述第三半导体区经由上述第五半导体区与上述第一电极电连接。

另外，本发明的半导体装置的特征在于，在上述的发明中，上述第五半导体区是对上述第二导电型外延层进行第二导电型杂质的离子注入而成的扩散区域。

另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二半导体区是对上述第二导电型外延层进行第二导电型杂质的离子注入而成的扩散区域。

根据上述的发明，能够抑制在高温条件下对栅电极施加了栅极负偏压时，空穴蓄积于第三半导体区的与栅极绝缘膜的界面。由此，能够抑制在对栅电极施加栅极阈值电压以上的栅极正偏压时从第四半导体区朝向第一半导体区流通的电流的增益曲线与初始状态相比向栅极电压的负方向移位。

发明效果

根据本发明的碳化硅半导体装置，起到在高温(200℃以上的程度)下能够提高基于栅极电压控制的电流控制性的效果。

附图说明

图1是表示从半导体基板的正面侧观察实施方式1的碳化硅半导体装置的布局的俯视图。

图2是表示图1的切割线A-A’处的截面结构的截面图。

图3是放大地表示图1的一部分的俯视图。

图4是表示图3的切割线C-C’处的截面结构的截面图。

图5是表示图3的切割线D-D’处的截面结构的截面图。

图6是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。

图7是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。

图8是表示针对实施例1的第一距离进行了验证的结果的特性图。

图9是表示从半导体基板的正面侧观察实施方式2的碳化硅半导体装置的一部分的布局的俯视图。

图10是表示针对实施例2的第一距离进行了验证的结果的特性图。

图11是表示从半导体基板的正面侧观察实施方式3的碳化硅半导体装置的一部分的布局的俯视图。

图12是表示针对实施例3的p⁺型高浓度区的剂量进行了验证的结果的特性图。

图13是表示从半导体基板的正面侧观察实施方式4的碳化硅半导体装置的一部分的布局的俯视图。

图14是表示针对实施例4的p⁺型高浓度区的剂量进行了验证的结果的特性图。

图15是表示从半导体基板的正面侧观察实施方式5的碳化硅半导体装置的一部分的布局的俯视图。

图16是表示图15的切割线E-E’处的截面结构的截面图。

图17是表示从半导体基板的正面侧观察实施方式6的碳化硅半导体装置的一部分的布局的俯视图。

图18是表示图17的切割线F-F’处的截面结构的截面图。

图19是表示从半导体基板的正面侧观察实施方式7的碳化硅半导体装置的布局的俯视图。

图20是表示实施例6的第一距离与雪崩电流Iav之间的关系的特性图。

图21是表示从半导体基板的正面侧观察现有的碳化硅半导体装置的布局的俯视图。

图22是表示图21的切割线AA-AA’处的截面结构的截面图。

图23是放大地表示图21的一部分的俯视图。

图24是表示图23的切割线CC-CC’处的截面结构的截面图。

图25是表示图23的切割线DD-DD’处的截面结构的截面图。

图26是表示现有的碳化硅半导体装置的漏电流Id的增益曲线的电流上升初期的区域的特性图。

图27是表示图26的栅极电压Vg的变化量ΔVg与关断时的栅极电压Vg的施加时间之间的关系的特性图。

符号说明

1：有源区

2：边缘终端区

3：边界区

4：无效区域

10：半导体基板

11：n^-型碳化硅外延层

12：p型碳化硅外延层

13：半导体基板的正面的阶梯差

13a，13a'：半导体基板的正面

13b：半导体基板的正面的阶梯差的倾斜部

13c：半导体基板的正面的阶梯差的角部

21：n⁺型起始基板

22：n^-型漂移区

22'：n型JFET区

23：p型基区

23'：p型基区延伸部

24：n⁺型源区

25，25'：p⁺型接触区

26，26'：沟槽

27：栅极绝缘膜

28：栅电极

29：层间绝缘膜

29a～29c：接触孔

30：金属膜

31：源极

32：栅极焊盘

33：漏极

37：沟槽正下方的p⁺型区域

38：台面区的p⁺型区域

40：JTE结构

41，42：JTE结构的p型区域

43：n型沟道截止区

44：场氧化膜

51，51'：p⁺型高浓度区

52：导电层

53：栅极浇道

61：氧化膜

61a：p⁺型接触区的形成区

61b：p⁺型高浓度区的形成区

62：离子注入

t1：沟槽正下方的p⁺型区域的厚度

t2：台面区的p⁺型区域的厚度

t3：边界区的p⁺型高浓度区的厚度

t11：n^-型碳化硅外延层的厚度

t12：p型碳化硅外延层的厚度

X：与半导体基板的正面平行的方向(第一方向)

X1，X1'，X11：第一方向上从p⁺型高浓度区到n⁺型源区的距离(第一距离)

Y：与半导体基板的正面平行且与第一方向正交的方向(第二方向)

Y1：第二方向上从p⁺型高浓度区到最外侧的沟槽的距离(第二距离)

Z：深度方向

具体实施方式

以下，参照附图详细说明本发明的半导体装置及半导体装置的制造方法的优选的实施方式。在本说明书和附图中，在前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下的实施方式的说明和附图中，对同样的结构标记相同的符号，并省略重复的说明。

(实施方式1)

以MOSFET为例对实施方式1的碳化硅半导体装置(将碳化硅(SiC)用作半导体材料的半导体装置)的结构进行说明。图1是表示从半导体基板的正面侧观察实施方式1的碳化硅半导体装置的布局的俯视图。图2是表示图1的切割线A-A’处的截面结构的截面图。在图2中示出有源区1与边缘终端区2之间的区域(边界区)3的截面结构。图3是放大地表示图1的一部分的俯视图。图4、图5是分别表示图3的切割线C-C’和切割线D-D’处的截面结构的截面图。

在图3中示出用以图1的顶点B、B’为对角顶点的矩形框包围的半导体基板(半导体芯片)10的角部附近的有源区1与边界区3的边界附近的状态。该矩形框的顶点B附近为半导体基板10的角部侧的部分，顶点B’附近为半导体基板10的中央部侧的部分。半导体基板10的角部是指具有大致矩形状的平面形状的半导体基板10的顶点。在图3中示出n⁺型源区(第一半导体区)24、p⁺型接触区25、沟槽26和p⁺型高浓度区(第二半导体区)51的布局，省略栅极绝缘膜27和栅电极28的图示。

图1～图5所示的实施方式1的碳化硅半导体装置是在有源区1与边缘终端区2之间具备具有p⁺型高浓度区51的边界区3的沟槽栅极结构的垂直型MOSFET。有源区1配置在由碳化硅构成的半导体基板10的中央部。在有源区1配置有沟槽栅极结构的垂直型MOSFET的多个单位单元(元件的结构单元)，且在该MOSFET导通(通电)时在有源区1有主电流(漏电流Id)流通。沟槽栅极结构在从半导体基板10的正面13a到达预定深度的沟槽26的内部具有由隔着栅极绝缘膜27埋入的栅电极28构成的MOS栅极。

有源区1是比后述的n⁺型源区24的外周靠近内侧(半导体基板10的中央侧)的区域，例如具有大致矩形状的平面形状。后述的第一方向X上n⁺型源区24的外周是指在相邻的沟槽26间沿着该沟槽26在第一方向X上呈直线状延伸的n⁺型源区24的第一方向X的端部。后述的第二方向Y上n⁺型源区24的外周是指第二方向Y上最外侧(半导体基板10的端部侧)的沟槽(最外侧沟槽)26的内侧的侧壁与n⁺型源区24的边界。边缘终端区2是比p⁺型高浓度区51与后述的JTE结构40的p^-型区域41的边界靠外侧的区域。

半导体基板10是在由成为n⁺型漏极区的碳化硅构成的n⁺型起始基板21的正面上依次使成为n^-型漂移区(第四半导体区)22和p型基区(第三半导体区)23的各碳化硅外延层11、12外延生长而成的外延基板。在该半导体基板10中，将p型碳化硅外延层(第二导电型外延层)12露出的主面(第一主面)作为正面13a，将n⁺型起始基板21的背面露出的主面(第二主面)作为背面。在有源区1中，在n^-型碳化硅外延层11的内部分别选择性地设置有后述的第一p⁺型区域37、第二p⁺型区域38。n^-型碳化硅外延层11的除了第一p⁺型区域37、第二p⁺型区域38以外的部分为n^-型漂移区22。

另外，在有源区1中，在p型碳化硅外延层12的表面区域(半导体基板10的正面13a的表面层)分别选择性地设置有n⁺型源区24和p⁺型接触区25。n⁺型源区24是通过向p型碳化硅外延层12进行例如磷(P)等n型杂质的离子注入而形成的。p⁺型接触区25和p⁺型高浓度区51是通过向p型碳化硅外延层12进行例如铝(Al)等p型杂质的离子注入而形成的。p型碳化硅外延层12的除了n⁺型源区24、p⁺型接触区25和p⁺型高浓度区51以外的部分为p型基区23。

p型基区23比有源区1向外侧延伸，在位于边界区3与边缘终端区2的边界附近的后述的阶梯差13的倾斜部13b处终止。以下，将p型基区23的比有源区1靠外侧的部分作为p型基区延伸部23’。具体而言，p型基区延伸部23’是在后述的第一方向X上p型基区23的比n⁺型源区24的外周靠外侧的部分。p型基区延伸部23’是在后述的第二方向Y上p型基区23的比最外侧的沟槽26靠外侧的部分。p型基区延伸部23’呈大致矩形状地包围有源区1的周围。

沟槽26在深度方向Z上从半导体基板10的正面13a贯穿n⁺型源区24和p型基区23而到达n^-型漂移区22。沟槽26以两端部分别位于半导体基板10的对边附近的方式配置成在与半导体基板10的正面13a平行的方向(以下记为第一方向)X上延伸的条纹状。沟槽26的端部从有源区1向外侧延伸，在边界区3终止。沟槽26的端部可以到达p⁺型高浓度区51(参照图3)。沟槽26可以具有两端部均与各自相邻的其他沟槽26的端部彼此连结而成的大致环状的平面形状。

在沟槽26的内部隔着栅极绝缘膜27设置有栅电极28。由配置于1个沟槽26的内部的栅电极28和被该沟槽26隔开的相邻的台面区构成MOSFET的1个单位单元。通过栅极绝缘膜27使设置于台面区的区域与栅电极28电绝缘。台面区是指相邻的沟槽26间的区域。MOSFET的单位单元呈在第一方向X上延伸的条纹状地被配置成多个。即，p型基区23、n⁺型源区24、沟槽26、栅极绝缘膜27和栅电极28配置成沿着第一方向X延伸的条纹状。

n⁺型源区24以从沟槽26的侧壁隔着台面区到达与该沟槽26相邻的其他沟槽26的侧壁的方式设置于有源区1中的整个台面区。p⁺型接触区25可以在第一方向X上以预定间隔分散地配置在n⁺型源区24的内部。p⁺型接触区25具有降低后述的金属膜30与n⁺型源区24和p⁺型接触区25的接触电阻的功能。通过该p⁺型接触区25，使金属膜30与半导体部的接触(电接触部)的电压-电流特性显示欧姆性(线性)。因此，能够减小源极(第一电极)31与半导体部的电位差。

通过减小源极31与半导体部的电位差，从而能够防止由n⁺型源区24、p型基区23和n-型漂移区22构成的因npn寄生双极动作而导致的栅极绝缘膜27的绝缘破坏。在从半导体基板10的正面13a向n⁺型起始基板21侧比沟槽26的底面深的位置，在n^-型漂移区22的内部分别选择性地设置有第一p⁺型区域37、第二p⁺型区域38。第一p⁺型区域37配置在向n⁺型起始基板21侧比沟槽26的底面深的位置，在深度方向Z上与沟槽26的底面对置。沟槽26的底面可以在第一p⁺型区域37的内部终端。

第二p⁺型区域38在台面区配置在向n⁺型起始基板21侧比p型基区23深的位置，且与p型基区23接触。第二p⁺型区域38与沟槽26分离地设置。第一p⁺型区域37、第二p⁺型区域38交替反复地配置在与第一方向X正交，且与半导体基板10的正面13a平行的方向(以下记为第二方向)Y。通过设置这些第一p⁺型区域37、第二p⁺型区域38，从而在MOSFET关断时能够实现施加在栅极绝缘膜27的电场的抑制和耐压提高。可以使第一p⁺型区域37与第二p⁺型区域38之间的n型JFET区22’的杂质浓度比n^-型漂移区22的杂质浓度高。

另外，第一p⁺型区域37、第二p⁺型区域38在第一方向X上向外侧延伸到后述的阶梯差13的角部13c，在该阶梯差13的角部13c覆盖p⁺型高浓度区51。另外，第二p⁺型区域38在第二方向Y上配置于比最外侧的沟槽26靠外侧的位置。在第二方向Y上配置于比最外侧的沟槽26靠外侧的第二p⁺型区域38配置在向n⁺型起始基板21侧比p型基区延伸部23’深的位置，且与p型基区延伸部23’接触。并且，该第二p⁺型区域38还在第二方向Y上向外侧延伸到阶梯差13的角部13c，在该阶梯差13的角部13c覆盖p⁺型高浓度区51。

层间绝缘膜29设置在半导体基板10的整个正面13a，且覆盖栅电极28。设置有在深度方向Z上贯穿层间绝缘膜29的第一接触孔29a。在第一接触孔29a，露出有源区1中的台面区(即n⁺型源区24和p⁺型接触区25)露出。各台面区分别在不同的第一接触孔29a。第一接触孔29a例如在第一方向X上以预定的间隔分散设置，分别露出不同的p⁺型接触区25。在各第一接触孔29a的内部，在半导体基板10的正面13a上分别设置有金属膜30。

金属膜30与n⁺型源区24和p⁺型接触区25接触，形成电压-电流特性显示欧姆性的接触。金属膜30例如为硅化镍(NiSi)膜。源极31隔着金属膜30与n⁺型源区24、p⁺型接触区25和p型基区23电连接。源极31在半导体基板10的正面13a几乎覆盖有源区1的整面。源极31兼作源极焊盘。源极31可以在层间绝缘膜29上延伸，在边界区3终止。源极31例如可以为铝-硅(Al-Si)膜。

另外，在有源区1的层间绝缘膜29上，以与源极31分离的方式在例如有源区1的与边界区3的边界附近设置有栅极焊盘32。栅极焊盘32例如具有大致矩形状的平面形状。栅极焊盘32由例如与源极31相同的材料形成。在栅极焊盘32隔着后述的导电层52和栅极浇道53与全部的栅电极28电连接有。漏极(第二电极)33从有源区1到边缘终端区2设置于半导体基板10的整个背面。漏极33与作为n⁺型漏极区的n⁺型起始基板21的背面接触，形成电压-电流特性显示欧姆性的接触。

边缘终端区2是边界区3与半导体基板10的端部之间的区域，隔着边界区3呈大致矩形状地包围有源区1的周围。边缘终端区2具有缓和有源区1的端部处的电场集中而保持预定的耐压(耐电压)的功能。耐压是指漏电流不过度增大，元件不会发生误动作和/或破坏的极限的电压。通过在整个边缘终端区2除去p型碳化硅外延层12，从而在半导体基板10的正面13a形成边缘终端区2比有源区1低(向n⁺型起始基板21侧凹陷)的阶梯差13。利用该阶梯差13，在边缘终端区2新形成半导体基板10的正面13a’。

在边缘终端区2的半导体基板10的正面13a’露出有n^-型碳化硅外延层11。在形成阶梯差13时，可以以预定深度除去p型碳化硅外延层12和n^-型碳化硅外延层11。阶梯差13的倾斜部13b位于例如边界区3。阶梯差13的倾斜部13b是连结半导体基板10的正面中的半导体基板10内侧部分的正面13a(上段的面)与半导体基板10的外侧部分的正面13a’(下段的面)的面。在阶梯差13的倾斜部13b露出有后述的p⁺型高浓度区51。作为阶梯差13的下段的面的半导体基板10外侧部分的正面13a’可以延伸到边界区3。

在边缘终端区2中，在半导体基板10的正面13a’的表面层配置有例如由越配置于外侧杂质浓度越低的多个p型区域(在此，例如从内侧依次对2个p型区域标注符号41、42)构成的结终端(JTE)结构40等耐压结构。JTE结构40的最内侧的p^-型区域41隔着边界区3包围有源区1的周围。JTE结构40的p^--型区域42与p^-型区域41的外侧邻接地配置，并包围p^-型区域41的周围。对于从边缘终端区2中的半导体基板10的正面13a’起算的深度而言，例如第二p⁺型区域38比p^-型区域41和p^--型区域42深。

通过在这些p^-型区域41和p^--型区域42的内部扩展在关断时从第二p⁺型区域38与n^-型漂移区22的pn结面的端部向外侧延伸的耗尽层，从而确保在边缘终端区2处的耐压。另外，在边缘终端区2中，在半导体基板10的正面13a’的表面层选择性地设置有比JTE结构40靠外侧且与JTE结构40分离的n型沟道截止区43。n型沟道截止区43在半导体基板10的端部(半导体基板10的侧面)露出。在边缘终端区2，半导体基板10的正面13a’被设置在半导体基板10与层间绝缘膜29之间的场氧化膜44覆盖。

边界区3由在有源区1与边缘终端区2之间设置于半导体基板10的正面13a的表面层的p⁺型高浓度区51构成。p⁺型高浓度区51例如通过铝等p型杂质的离子注入而形成在p型基区延伸部23’的表面区域。p⁺型高浓度区51在第一方向X上以与有源区1的n⁺型源区24分离的方式配置，且在第二方向Y上以与最外侧的沟槽26的外侧的侧壁分离的方式配置。在第二方向Y上，在p⁺型高浓度区51与最外侧的沟槽26之间不设置n⁺型源区24和p⁺型接触区25。

在第一方向X上被p⁺型高浓度区51与n⁺型源区24所夹的部分以及在第二方向Y上被p⁺型高浓度区51与最外侧的沟槽26所夹的部分是由p型碳化硅外延层12构成的p型基区延伸部23’的一部分，沿着有源区1与边界区3的边界在半导体基板10的正面13a露出(图3的未标注阴影的部分(在图9、图11、图13、图15、图17中也是同样))。即，呈沿着具有大致矩形状的平面形状的有源区1的1对对边延伸的大致直线状地，或者呈包围具有大致矩形状的平面形状的有源区1的周围的大致矩形状地，沿着有源区1与边界区3的边界在半导体基板10的正面13a露出有p型基区延伸部23’。

在图3中仅示出半导体基板10的角部的状态，但成为沿着有源区1与边界区3的边界的与第二方向Y平行的对边，与n⁺型源区24分离地配置p⁺型高浓度区51的状态。成为沿着有源区1与边界区3的边界的与第一方向X平行的对边，与最外侧的沟槽26分离地配置p⁺型高浓度区51的状态。这样，能够由不存在结晶缺陷的p型碳化硅外延层12构成p型基区延伸部23’的在第一方向X上被p⁺型高浓度区51与n⁺型源区24所夹的部分，或者构成在第二方向Y上被p⁺型高浓度区51与最外侧的沟槽26所夹的部分，或者构成这两个部分。

在第一方向X上从p⁺型高浓度区51到n⁺型源区24的第一距离X1可以设为例如0.6μm以上的程度。在第二方向Y上从p⁺型高浓度区51到最外侧的沟槽26的第二距离Y1可以设为例如0.6μm以上的程度。这些第一距离X1、第二距离Y1的条件只要满足至少一个条件，就得到后述的本发明的效果。在第一距离X1、第二距离Y1的条件均满足的情况下，第一距离X1、第二距离Y1相等(X1＝Y1)。从半导体基板10的正面13a侧看时，有源区1的周围被具有0.6μm以上的宽度的p型基区延伸部23’包围，该p型基区延伸部23’的周围被p⁺型高浓度区51包围。

这样，在源区1与p⁺型高浓度区51之间配置由p型碳化硅外延层12构成的p型基区延伸部23’。由此，即使在高温(例如125℃以上的程度)的条件下对栅电极28长时间施加相对于源极31的电位为负偏压的栅极电压Vg(栅极电压Vg＜0：栅极负偏压)，也能够降低与漏电流Id的预定的电流量相对应的栅极电压Vg的相对于初始状态时的变化量ΔVg。由此，通过施加高温条件下的栅极负偏压，能够缩短栅极阈值电压Vth的特性不稳定的期间，即NBTI的期间。另外，即使在高温的条件下对栅电极28长时间施加栅极负偏压，也能够使漏极截止电流(漏电流)Idss的电流量接近于初始状态时。

栅极电压Vg的相对于初始状态时的变化量ΔVg是指从初始状态下的栅极电压Vg中减去在施加了栅极负偏压的状态下的栅极电压Vg而得到的值(差值)。通电时是指对栅电极28施加相对于源极31的电位为正偏压的栅极电压Vg(栅极电压Vg≥0：栅极正偏压)而使该栅极电压Vg增加，栅极电压Vg成为栅极阈值电压Vth以上的时候。漏电流Id在通电后开始流动，伴随着栅极电压Vg的增加而增加。初始状态是指未对栅电极28施加栅极负偏压的状态，即向栅电极28施加栅极负偏压的时间的总计为0(零)V的状态。

另外，p⁺型高浓度区51在边界区3中的半导体基板10的正面13a露出。并且，p⁺型高浓度区51从阶梯差13的倾斜部13b和角部13c遍及到作为阶梯差13的下段的面的半导体基板10的外侧部分的正面13a’露出。阶梯差13的角部13c是指作为阶梯差13的下段的面的半导体基板10的外侧部分的正面13a’与阶梯差13的倾斜部13b的边界。p⁺型高浓度区51在阶梯差13的角部13c处在第一方向X上与n^-型漂移区22和第一p⁺型区域37、第二p⁺型区域38接触，在第二方向Y上与第二p⁺型区域38接触。

p⁺型高浓度区51在第一方向X、第二方向Y上与JTE结构40的最内侧的p^-型区域41接触。p⁺型高浓度区51可以向比第一p⁺型区域37、第二p⁺型区域38更外侧的位置延伸。此时，p⁺型高浓度区51在第一p⁺型区域37、第二p⁺型区域38与JTE结构40的p^-型区域41之间与n^-型漂移区22接触。p⁺型高浓度区51的整个表面被由栅极绝缘膜27、层间绝缘膜29和场氧化膜44构成的绝缘膜覆盖。即，p⁺型高浓度区51可以与金属膜30直接接触。p⁺型高浓度区51经由p型基区延伸部23’(即p型基区23)与源极31电连接。

另外，p⁺型高浓度区51的杂质浓度比p型基区23的杂质浓度高。p⁺型高浓度区51具有使p型基区23低电阻化的功能。通过使p型基区23低电阻化，能够防止主要在因关断时的雪崩击穿而电场集中的边缘终端区2与边界区3的边界附近或者有源区1的端部产生的空穴电流向源极31被抽出时p型基区延伸部23’(即p型基区23)的电位上升的情况。这样，能够缓和施加于厚度薄的栅极绝缘膜27的电场，能够延长栅极绝缘膜27的寿命，或者防止栅极绝缘膜27的绝缘破坏。

在边界区3，在场氧化膜44上设置有由多晶硅(poly-Si：)构成的导电层52和例如由与源极31相同的材料形成的栅极浇道53(参照图2)。导电层52在省略图示的部分与全部的栅电极28电连接。导电层52被层间绝缘膜29覆盖。栅极浇道53经由在深度方向上贯穿层间绝缘膜29的第二接触孔29b与导电层52连接。导电层52和栅极浇道53呈大致矩形状地包围源区1的周围。栅极浇道53与栅极焊盘32(参照图1)连接。

虽然没有特别限定，但例如实施方式1的MOSFET为耐压1200V级的情况下，各部的尺寸和杂质浓度采用如下的值。n⁺型起始基板21的杂质浓度例如为1×10¹⁸/cm³左右。n^-型碳化硅外延层11的厚度t11例如为10μm。n^-型碳化硅外延层11(n^-型漂移区22)的杂质浓度例如为5×10¹⁵/cm³以上且2×10¹⁶/cm³左右。n型JFET区22’的杂质浓度例如为1×10¹⁷/cm³左右。

第一p⁺型区域37的厚度t1例如可以为0.5μm左右。第一p⁺型区域37例如到达从半导体基板10的正面13a起2μm左右的深度。第二p⁺型区域38的厚度t2例如可以为1μm左右。第二p⁺型区域38例如到达从半导体基板10的正面13a起2μm左右的深度。第一p⁺型区域37、第二p⁺型区域38的杂质浓度例如为1×10¹⁷/cm³以上且1×10¹⁹/cm³以下的程度，例如可以为1×10¹⁸/cm³左右。

p型碳化硅外延层12的厚度t12例如为1μm左右。p型碳化硅外延层12(p型基区23)的杂质浓度例如为1×10¹⁶/cm³以上且3×10¹⁸/cm³以下的程度，例如可以为1×10¹⁷/cm³左右。n⁺型源区24的杂质浓度例如为1×10²¹/cm³左右。p⁺型高浓度区51的厚度t3例如为0.5μm左右。p⁺型高浓度区51的杂质浓度例如为5×10¹⁸/cm³以上1×10²¹/cm³以下的程度。

接下来，对实施方式1的碳化硅半导体装置的动作进行说明。在对漏极33施加相对于源极31为正电压(源极-漏极电压)的状态下，对栅电极28施加小于栅极阈值电压Vth的栅极电压Vg。由此，由于成为p型基区23与n-型漂移区22之间的pn结被反向偏置的状态，所以源区1的反向耐压被确保，不流通漏电流Id。即，MOSFET维持关断状态。此时，例如通过对栅电极28施加栅极负偏压，能够可靠地关断MOSFET。

另一方面，如果在施加了源极-漏极电压的状态下对栅电极28施加栅极阈值电压Vth以上的栅极电压Vg，则在p型基区23的被n⁺型源区24与n^-型漂移区22所夹的沿着沟槽26的部分形成有n型的反转层(沟道)。这样，在n⁺型起始基板21、n^-型漂移区22、p型基区23的表面反转层和n⁺型源区24的路径流通，MOSFET成为导通状态。由此，通过控制栅极电压Vg，能够进行MOSFET的开关动作。

对实施方式1的碳化硅半导体装置的制造方法进行说明。图6、图7是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。首先，在n⁺型起始基板21的正面使n^-型碳化硅外延层11外延生长。接下来，通过光刻法和离子注入，在n^-型碳化硅外延层11的内部选择性地形成第一p⁺型区域37、第二p⁺型区域38。接下来，通过外延生长增加n^-型碳化硅外延层11的厚度，使n^-型碳化硅外延层11增厚到预定的厚度t11。

接下来，通过光刻法和离子注入，在n^-型碳化硅外延层11的表面层形成成为第二p⁺型区域38的p⁺型区域，从而使第二p⁺型区域38增厚到预定的厚度t2。n^-型碳化硅外延层11的除了第一p⁺型区域37、第二p⁺型区域38和在后续工序中形成的p^-型区域41、p^--型区域42和n型沟道截止区43以外的部分为n^-型漂移区22。接下来，在n^-型碳化硅外延层11的表面使p型碳化硅外延层12外延生长。

接下来，在边缘终端区2的整个区域除去p型碳化硅外延层12，在半导体基板10的正面13a形成使边缘终端区2比有源区1低的阶梯差13。由此，在边缘终端区2中的半导体基板10的正面13a’露出n^-型碳化硅外延层11。接下来，通过使用不同的氧化膜掩模来进行离子注入，从而在上述的预定区域分别选择性地形成n⁺型源区24、p⁺型接触区25、p⁺型高浓度区51、JTE结构40(p^-型区域41、p^--型区域42)和n型沟道截止区43。

n⁺型源区24、p⁺型接触区25、p⁺型高浓度区51、JTE结构40和n型沟道截止区43的形成顺序可以进行各种改变。另外，p⁺型高浓度区51可以与p⁺型接触区25同时形成。例如，在形成n⁺型源区24、JTE结构40和n型沟道截止区43之后形成p⁺型接触区25和p⁺型高浓度区51的情况下，首先，如图6所示，在半导体基板10的整个正面(即半导体基板10的正面13a、13a’和阶梯差13的倾斜部13b)堆积氧化膜61。

接下来，通过光刻法和蚀刻，除去氧化膜61的与p⁺型接触区25的形成区61a和p⁺型高浓度区51的形成区61b相对应的部分。接下来，将氧化膜61的剩余部分作为掩模，进行例如铝等p型杂质的离子注入62(图6)。通过该离子注入62而在有源区1的预定区域形成p⁺型接触区25，在边界区3的预定区域形成p⁺型高浓度区51(图7)。该离子注入62的条件可以与以往同样地，将最大加速能量设为350keV，将p型杂质的总剂量设为5.15×10¹⁵/cm²。

接下来，以例如1700℃左右的温度进行10分钟左右的用于使经离子注入的所有杂质活化的热处理(活化退火)。接下来，利用通常的方法，由沟槽26、栅极绝缘膜27和栅电极28形成沟槽栅极结构。可以在通过例如热氧化形成栅极绝缘膜27之后，进行用于改善栅极绝缘膜27与半导体部之间的界面特性的POA(Post Oxidation Anneal：后氧化退火)。然后，通过利用通常的方法形成场氧化膜44、层间绝缘膜29、金属膜30、导电层52、源极31、栅极焊盘32、栅极浇道53和漏极33，从而完成图1～图5所示的MOSFET。

接下来，对如上所述的在有源区1与p⁺型高浓度区51之间配置由p型碳化硅外延层12构成的p型基区延伸部23’的理由进行说明。首先，对现有的碳化硅半导体装置(参照图21～25，以下记为现有结构)的漏电流Id的增益曲线(参照图26)与初始状态相比向栅极电压Vg的负方向大幅移位的机制进行说明。推测漏电流Id的增益曲线的移位是以如下5个事项为要因而产生的。

第1个事项是，通过用于在p型碳化硅外延层112的内部形成p⁺型高浓度区151的p型杂质的离子注入而在p型碳化硅外延层112中产生点缺陷。第2个事项是，p型碳化硅外延层112中的点缺陷不仅在p⁺型高浓度区151的形成区扩散，还向比p⁺型高浓度区151靠外侧的位置在与半导体基板10的正面平行的方向(即包括第一方向X、第二方向Y的放射状)上扩散几μm的范围。

第3个事项是，通过用于形成栅极绝缘膜127的热氧化(包括POA)，p型碳化硅外延层112中的点缺陷在栅极绝缘膜127中成为空穴陷阱。第4个事项是，通过以半导体基板110成为高温(例如125℃以上的程度)的条件对利用包括这些事项的工艺制作的MOSFET的栅电极128施加栅极负偏压(例如栅极电压Vg＝-5V)，从而在p型基区123的与栅极绝缘膜127的界面蓄积空穴。

第5个事项是，蓄积在p型基区123的与栅极绝缘膜127的界面的空穴的一部分隧穿而被栅极绝缘膜127中的空穴陷阱捕获。由此，漏电流Id的增益曲线与初始状态相比大幅向栅极电压Vg的负方向移位。这5个事项在栅电极128与对栅电极128施加栅极电压Vg的栅极浇道153的电连接位置附近，即n⁺型源区124的外周附近显著体现。

由于上述5个事项在n⁺型源区124的外周附近显著体现，所以漏电流Id的增益曲线仅在漏电流Id的上升区域移位。因此，可以在第3个事项中以点缺陷不向栅极绝缘膜27中扩散的方式，对于列举了第2个事项的点缺陷的扩散长度，像本发明那样使p⁺型高浓度区51与n⁺型源区24充分地分离，在有源区1与p⁺型高浓度区51之间配置不存在结晶缺陷的p型碳化硅外延层12。

(实施例1)

接下来，对实施方式1的碳化硅半导体装置n的第一距离X1、第二距离Y1进行验证。图8是表示对实施例1的第一距离进行验证的结果的特性图。图8的横轴是第一方向X上的从p⁺型高浓度区51到n⁺型源区24的第一距离X1，纵轴是在观察了栅极正偏压的经时变化的预定时间内产生的栅极正偏压的变化量ΔVg的最大值。首先，制作多个具备上述的实施方式1的碳化硅半导体装置的结构的沟槽栅极结构的n沟道型MOSFET(以下记为实施例1)。实施例1的各试样的第一距离X1各不相同。将p⁺型高浓度区51’的铝剂量设为5.15×10¹⁵/cm²。

针对这些实施例1的各试样，使其分别在200℃的高温气氛下且将源极31和漏极33接地的状态下，以预定的施加时间对栅电极28施加-5V的栅极电压Vg(栅极负偏压)。然后，通过以任意的施加时间对栅电极28施加栅极负偏压，分别在室温气氛下对栅电极28施加栅极正偏压而使其通电并对该栅极正偏压进行测定，观察1000小时的栅极正偏压的从初始状态时起的经时变化。施加于栅电极28的栅极负偏压的施加时间在从0小时(初始状态)到1000小时为止，以预定时间增加。

分别在漏电流Id的电流量成为额定电流的千分之一的电流量Id1/I0(＝10^-3)的第一测定点(相当于图26的符号171)和漏电流Id的电流量成为第一测定点的漏电流Id1的电流量的百万分之一的电流量Id2/I0(＝10^-9)的第二测定点(相当于图26的符号172)观察该栅极正偏压的从初始状态时起的经时变化。然后，将比较了与第一测定点、第二测定点处的漏电流Id的电流量相对应的栅极正偏压的相对于初始状态时的变化量ΔVg的最大值而得的结果示于图8。在图8中，将第一距离X1设为0.0μm的试样相当于p⁺型高浓度区151与n⁺型源区124接触的现有结构(参照图21～图25)。

根据图8所示的结果，确认了在第一测定点、第二测定点处，通过将第一方向X上从p⁺型高浓度区51到n⁺型源区24的第一距离X1设为0.6μm以上，能够比现有结构降低与漏电流Id的电流量相对应的栅极正偏压的相对于初始状态时的变化量ΔVg。降低栅极正偏压的相对于初始状态时的变化量ΔVg是指减小栅极正偏压的相对于初始状态时的变化量ΔVg的绝对值。具体而言，如果将该第一距离X1设为0.6μm以上，例如，即使是与第一测定点相比栅极正偏压接近于栅极阈值电压Vth的第二测定点，也能够使与漏电流Id的电流量相对应的栅极正偏压的相对于初始状态时的变化量ΔVg从现有结构的-1.45V(由符号71表示的数据点的试样)降低到-0.8V左右(由符号72的圆包围的数据点的试样)。

虽然省略了图示，但是即使将在第二方向Y上从p⁺型高浓度区51到最外侧的沟槽26为止的第二距离Y1设为0.6μm以上的情况下，也得到与图8所示的结果同样的结果。

如上所说明，根据实施方式1，在第一方向上与n⁺型源区分离地、或者在第二方向上与最外侧的沟槽分离地、或者与这两方分离地配置构成有源区与边缘终端区之间的边界区的p⁺型高浓度区。在第一方向上被p⁺型高浓度区与n⁺型源区所夹的部分、或者在第二方向上被p⁺型高浓度区与最外侧的沟槽所夹的部分、或者这两个部分是p型碳化硅外延层的在半导体基板的正面露出的部分。由此，p型基区延伸部的与栅极绝缘膜邻接的部分是不存在结晶缺陷的p型碳化硅外延层。因此，能够抑制在栅极绝缘膜的热氧化时在栅极绝缘膜产生由结晶缺陷引起的空穴陷阱。

通过这样抑制栅极绝缘膜内的空穴陷阱的产生，从而在高温条件下对栅电极施加栅极负偏压时，能够抑制空穴蓄积于p型基区的与栅极绝缘膜的界面。由此，即使在高温条件下为了维持关断状态而对栅电极施加栅极负偏压，也能够降低与漏电流的预定的电流量相对应的栅极正偏压的相对于初始状态时的变化量。另外，在对栅电极施加0V以下的栅极电压而维持关断状态时，能够使漏极截止电流的电流量接近于初始状态时。因此，能够抑制漏电流的增益曲线与初始状态相比向栅极电压的负方向移位，能够提高基于栅极电压控制的电流控制性。

(实施方式2)

接下来，对实施方式2的碳化硅半导体装置的结构进行说明。图9是表示从半导体基板的正面侧看实施方式2的碳化硅半导体装置的一部分的布局的俯视图。在图9中示出用以图1的顶点B、B’为对角顶点的矩形框包围的半导体基板10的角部附近的有源区1与边界区3的边界附近的状态。与半导体基板10相对应的顶点B和顶点B’的位置与实施方式1相同。图9的切割线C-C’处的截面结构是图4的将符号X1替换为X1’而得到的结构。图9的切割线D-D’处的截面结构与图5相同。

实施方式2的碳化硅半导体装置与实施方式1的碳化硅半导体装置的不同之处在于以下2点。第一个不同点是使第一方向X上的从p⁺型高浓度区51到n⁺型源区24的第一距离X1’比第二方向Y上的从p⁺型高浓度区51到最外侧的沟槽26的第二距离Y1宽(X1’＞Y1)。第二个不同点是以第一距离X1’、第二距离Y1的条件均满足的方式配置p⁺型高浓度区51。可以将第一距离X1’设为例如9.35μm以上的程度，将第二距离Y1设为例如0.6μm以上的程度。

(实施例2)

接下来，对实施方式2的碳化硅半导体装置的第一距离X1’、第二距离Y1进行验证。图10是表示对实施例2的第一距离进行验证的结果的特性图。图10的横轴是第一方向X上的从p⁺型高浓度区51到n⁺型源区24的第一距离X1’，纵轴是在观察了栅极正偏压的经时变化的预定时间内产生的栅极正偏压的变化量ΔVg的最大值。首先，制作多个具备上述的实施方式2的碳化硅半导体装置的结构的沟槽栅极结构的n沟道型MOSFET(以下记为实施例2)。

实施例2的各试样的第一距离X1’各不相同。将实施例2的所有试样的第二距离Y1均设为1.6μm。实施例2的各试样的额定电流与实施例1相同。p⁺型高浓度区51的剂量与实施例1相同。然后，针对这些实施例2的各试样，与实施例1同样地在第一测定点、第二测定点分别观察栅极正偏压的从初始状态时起的经时变化，将对与漏电流Id的预定的电流量相对应的栅极正偏压的相对于初始状态时的变化量ΔVg的最大值进行了比较的结果示于图10。

根据图10所示的结果，确认了在实施例2中，在将第二距离Y1设为1.6μm，将第一距离X1’设为9.35μm以上的试样中，即使在与第一测定点相比栅极正偏压接近于栅极阈值电压Vth的第二测定点，也能够将第二测定点处的与漏电流Id的电流量相对应的栅极正偏压的相对于初始状态时的变化量ΔVg降低到-0.75V(由符号73表示的数据点的试样)～-0.4V的程度(由符号74的圆包围的数据点的试样)。

如上所述，如果第二距离Y1为0.6μm以上，则得到与漏电流Id的预定的电流量相对应的栅极正偏压的相对于初始状态时的变化量ΔVg的降低的效果(参照图9)。因此，可知在实施例2中，如果第一距离X1’为9.35μm以上，且第二距离Y1为0.6μm以上，则与图10所示的结果同样地，能够将第二测定点处的与漏电流Id的电流量相对应的栅极正偏压的相对于初始状态时的变化量ΔVg降低到-0.4V左右。

如上所说明，根据实施方式2，即使在第一距离比第二距离宽的情况下，也能够得到与实施方式1同样的效果。

(实施方式3)

接下来，对实施方式3的碳化硅半导体装置的结构进行说明。图11是表示从半导体基板的正面侧看实施方式3的碳化硅半导体装置的一部分的布局的俯视图。在图11中示出由以图1的顶点B、B’为对角顶点的矩形框包围的半导体基板10的角部附近的有源区1与边界区3的边界附近的状态。与半导体基板10相对应的顶点B和顶点B’的位置与实施方式1相同。图11的切割线C-C’和切割线D-D’处的截面结构分别是图4、图5的将符号51替换为51’而得到的结构。

实施方式3的碳化硅半导体装置与实施方式1的碳化硅半导体装置的不同之处在于降低构成边界区3的p⁺型高浓度区51’的剂量。从p⁺型高浓度区51’到n⁺型源区24的第一距离X1例如为0.6μm以上的情况下，p⁺型高浓度区51’的剂量例如以铝为掺杂剂可以为6.4×10¹⁴/cm²以下的程度。

在p⁺型高浓度区51’的剂量例如以铝为掺杂剂且设为3.4×10¹⁴/cm²以下的程度的情况下，p⁺型高浓度区51’可以与现有结构(参照图21～图25)同样地与n⁺型源区24接触。

(实施例3)

接下来，对实施方式3的碳化硅半导体装置的p⁺型高浓度区51’的剂量进行验证。图12是表示对实施例3的p⁺型高浓度区的剂量进行了验证的结果的特性图。图12的横轴是第一方向X上的从p⁺型高浓度区51’到n⁺型源区24的第一距离X1，纵轴是在观察了栅极正偏压的经时变化的预定时间内产生的栅极正偏压的变化量ΔVg的最大值。首先，制作多个具备上述的实施方式3的碳化硅半导体装置的结构的沟槽栅极结构的n沟道型MOSFET(以下记为实施例3)。

实施例3的各第一试样81与实施例1同样地，第一距离X1为0.6μm以上且各不相同。根据上述的漏电流Id的增益曲线的移位的机制，推测漏电流Id的增益曲线的移位还取决于点缺陷密度。因此，将实施例3的各第一试样81的p⁺型高浓度区51’的铝剂量设为实施例1的p⁺型高浓度区51的铝剂量(＝5.15×10¹⁵/cm²)的1/8(＝6.4×10¹⁴/cm²)。实施例3的各第一试样81的额定电流与实施例1相同。

此外，将使p⁺型高浓度区51’与n⁺型源区24接触的结构(即第一距离X1＝0μm)，且p⁺型高浓度区51’的铝剂量设为实施例1的p⁺型高浓度区51的铝剂量的1/15(＝3.4×10¹⁴/cm²)的试样作为实施例3的第二试样82。实施例3的第二试样82的除了第一距离X1和p⁺型高浓度区51的剂量以外的构成与实施例3的第一试样81相同。

针对这些实施例3的各第一试样81、第二试样82，与实施例1同样地在第一测定点、第二测定点分别观察栅极正偏压的从初始状态时的经时变化，将对第一测定点、第二测定点处的与漏电流Id的电流量相对应的栅极正偏压的相对于初始状态时的变化量ΔVg的最大值进行了比较的结果示于图12。在图12中，将实施例1的结果(参照图8)作为“第一测定点、第二测定点”，将实施例3的第一试样81、第二试样82的结果作为“第一测定点、第二测定点(剂量降低)”。

根据图12所示的结果，在现有结构中，第二测定点处的与漏电流Id的电流量相对应的栅极正偏压的相对于初始状态时的变化量ΔVg为-1.45V(数据点71)。与此相对，确认了即使是第一距离X1为0μm的实施例3的第二试样82，也能够将第二测定点处的与漏电流Id的电流量相对应的栅极正偏压的相对于初始状态时的变化量ΔVg降低到-0.095V。另外，在将第一距离X1设为0.6μm以上的实施例3的第一试样81中，确认了通过将p⁺型高浓度区51’的剂量设为实施例1的p⁺型高浓度区51的剂量的1/8的剂量，从而能够将第二测定点处的与漏电流Id的电流量相对应的栅极正偏压的相对于初始状态时的变化量ΔVg降低到-0.090V～0.098V。

如上所说明，根据实施方式3，即使在降低了p⁺型高浓度区的剂量的情况下，也能够得到与实施方式1、2同样的效果。

(实施方式4)

接下来，对实施方式4的碳化硅半导体装置的结构进行说明。图13是表示从半导体基板的正面侧看实施方式4的碳化硅半导体装置的一部分的布局的俯视图。在图13中示出由以图1的顶点B、B’为对角顶点的矩形框包围的半导体基板10的角部附近的有源区1与边界区3的边界附近的状态。与半导体基板10相对应的顶点B和顶点B’的位置与实施方式1相同。图13的切割线C-C’处的截面结构是图4的将符号51、X1分别替换为51’、X1’而得到的结构。图13的切割线D-D’处的截面结构是图5的将符号51替换为51’而得到的结构。

实施方式4的碳化硅半导体装置与实施方式2的碳化硅半导体装置的不同之处在于使构成边界区3的p⁺型高浓度区51’的剂量比实施方式2低。即，实施方式4的碳化硅半导体装置是在实施方式2的碳化硅半导体装置的构成中适用实施方式3中的p⁺型高浓度区51’的条件。在将第一距离X1’设为例如9.35μm以上的程度，将第二距离Y1设为例如0.6μm以上的程度的情况下，p⁺型高浓度区51’的剂量可以是例如以铝为掺杂剂且为1.03×10¹⁵/cm²以下的程度。

(实施例4)

接下来，对实施方式4的碳化硅半导体装置的p⁺型高浓度区51’的剂量进行验证。图14是表示对实施例4的p⁺型高浓度区的剂量进行了验证的结果的特性图。图14的横轴是第一方向X上的从p⁺型高浓度区51’到n⁺型源区24的第一距离X1’，纵轴是在观察了栅极正偏压的经时变化的预定时间内产生的栅极正偏压的变化量ΔVg的最大值。首先，制作多个具备上述的实施方式4的碳化硅半导体装置的结构的沟槽栅极结构的n沟道型MOSFET(以下记为实施例4)。

实施例4的第一试样83的第一距离X1’与实施例2的数据点73的试样与相同。将实施例4的第一试样83的第二距离Y1设为1.6μm。将实施例4的第一试样83的p⁺型高浓度区51’的剂量设为实施例2的p⁺型高浓度区51的剂量(＝5.15×10¹⁵/cm²)的1/8的剂量(＝6.4×10¹⁴/cm²)。实施例4的第一试样83的额定电流与实施例2相同。用于形成p⁺型高浓度区51’的离子注入62的掺杂剂与实施例2相同。

此外，将p⁺型高浓度区51’的剂量为实施例2的p⁺型高浓度区51的剂量的1/5(＝1.03×10¹⁵/cm²)的试样作为实施例4的第二试样84。实施例4的各第二试样84与实施例2的数据点74的各试样各不相同。实施例4的第二试样84的除了第一距离X1’和p⁺型高浓度区51’的剂量以外的构成与实施例4的第一试样83相同。

针对这些实施例4的各第一试样83、第二试样84，与实施例2同样地在第一测定点、第二测定点分别观察栅极正偏压的相对于初始状态时的经时变化，将对第一测定点、第二测定点处的与漏电流Id的电流量相对应的栅极正偏压的相对于初始状态时的变化量ΔVg的最大值进行了比较的结果示于图14。在图14中，将实施例2的结果(参照图10)作为“第一测定点、第二测定点”，将实施例4的第一试样83、第二试样84的结果作为“第一测定点、第二测定点(剂量降低)”。

根据图14所示的结果，确认了在第二试样84中，将第二测定点处的与漏电流Id的电流量相对应的栅极正偏压的相对于初始状态时的变化量ΔVg从到实施例2中得到最大降低效果的-0.4V左右(由符号74的圆包围的数据点的试样)降低到-0.085V～0.098V的程度。

如上所说明，根据实施方式4，即使在将实施方式3的p⁺型高浓度区的条件适用于实施方式2的碳化硅半导体装置的构成的情况下，也能够得到与实施方式1、2同样的效果。

(实施方式5)

接下来，对实施方式5的碳化硅半导体装置的结构进行说明。图15是表示从半导体基板的正面侧看实施方式5的碳化硅半导体装置的一部分的布局的俯视图。在图15中示出由以图1的顶点B、B’为对角顶点的矩形框包围的半导体基板10的角部附近的有源区1与边界区3的边界附近的状态。与半导体基板10相对应的顶点B和顶点B’的位置与实施方式1相同。图15的切割线D-D’处的截面结构与图5相同。图16是表示图15的切割线E-E’处的截面结构的截面图。

实施方式5的碳化硅半导体装置与实施方式2的碳化硅半导体装置的不同之处在于，在第一方向X上从有源区1向外侧延伸的沟槽26不到达p⁺型高浓度区51。即，沟槽26的端部在第一方向X上在p型基区延伸部23’的被p⁺型高浓度区51与n⁺型源区24所夹的部分终止。沟槽26在第一方向X上从有源区1向外侧延伸的长度可以进行各种改变，以沟槽26不到达p⁺型高浓度区51的方式，使从p⁺型高浓度区51到n⁺型源区24的第一距离X11延长使沟槽26在第一方向X向外侧延伸的量即可。

可以在实施方式5的碳化硅半导体装置的构成应用实施方式4的p⁺型高浓度区的条件。

如上所说明，根据实施方式5，无论在第一方向上从有源区向外侧延伸的沟槽的终端位置如何，均能够得到与实施方式1～4同样的效果。

(实施方式6)

接下来，对实施方式6的碳化硅半导体装置的结构进行说明。图17是表示从半导体基板的正面侧看实施方式6的碳化硅半导体装置的一部分的布局的俯视图。在图17中示出由以图1的顶点B、B’为对角顶点的矩形框包围的半导体基板10的角部附近的有源区1与边界区3的边界附近的状态。与半导体基板10相对应的顶点B和顶点B’的位置与实施方式1相同。图15的切割线C-C’处的截面结构与图4相同。图18是表示图17的切割线F-F’处的截面结构的截面图。

实施方式6的碳化硅半导体装置与实施方式1的碳化硅半导体装置的不同之处在于在p型基区延伸部23’的在半导体基板10的正面13a露出的部分配置第二p⁺型接触区(第五半导体区)25’。具体而言，在p型基区延伸部23’的在第一方向X上被p⁺型高浓度区51与n⁺型源区24所夹的部分，或者在第二方向Y上被p⁺型高浓度区51与最外侧的沟槽26所夹的部分，或者这两个部分选择性地设置有第二p⁺型接触区25’。

在图17中示出仅在p型基区延伸部23’的在第二方向Y上被p⁺型高浓度区51与最外侧的沟槽26所夹的部分设置以预定间隔在第一方向X上分散设置的第二p⁺型接触区25’的状态。虽然省略图示，但是在p型基区延伸部23’的在第一方向X上被p⁺型高浓度区51与n⁺型源区24所夹的部分配置第二p⁺型接触区25’的情况下，例如以与有源区1的p⁺型接触区(以下记为第一p⁺型接触区)25相同的预定间隔在第一方向X上分散地配置第二p⁺型接触区25’即可。

第二p⁺型接触区25’可以与p⁺型高浓度区51接触。第二p⁺型接触区25’的条件(杂质浓度和/或尺寸等)与第一p⁺型接触区25相同。第二p⁺型接触区25’在边界区3中在深度方向Z上贯穿层间绝缘膜29的第三接触孔29c露出。在第三接触孔29c露出有各不相同的第二p⁺型接触区25’。第二p⁺型接触区25’与第一p⁺型接触区25同样地在第三接触孔29c形成与金属膜30之间显示欧姆性的接触。

源极31经由第三接触孔29c的内部的金属膜30与第二p⁺型接触区25’电连接，经由第二p⁺型接触区25’与p型基区延伸部23’电连接。通过设置第二p⁺型接触区25’，从而与漏电流Id的预定的电流量相对应的栅极电压Vg的相对于初始状态时的变化量ΔVg的降低效果略微减少，但是由于p型基区延伸部23’的p型杂质浓度升高而低电阻化，所以能够提高雪崩耐量。因此，以使与漏电流Id的预定电流量相对应的栅极电压Vg的相对于初始状态时的变化量ΔVg和雪崩耐量均达到预定值的方式适当配置第二p⁺型接触区25’即可。

也可以将实施方式6的第二p⁺型接触区的构成适用于实施方式2～5的碳化硅半导体装置的构成。

如上所说明，根据实施方式6，即使在p型基区延伸部的在半导体基板的正面露出的部分配置第二p⁺型接触区的情况下，也能够得到与实施方式1～5同样的效果。另外，根据实施方式6，通过在p型基区延伸部设置第二p⁺型接触区，从而使p型基区延伸部低电阻化。由此，能够使在关断时因雪崩击穿而从边缘终端区朝向有源区侧流通的空穴电流(以下记为雪崩电流)也流通于从第二p⁺型接触区经由第三接触孔朝向源极的路径。因此，能够提高雪崩耐量。

(实施方式7)

接下来，对实施方式7的碳化硅半导体装置的结构进行说明。图19是表示从半导体基板的正面侧看实施方式7的碳化硅半导体装置的布局的俯视图。实施方式7的碳化硅半导体装置与实施方式1的碳化硅半导体装置的不同之处在于沟槽26’的一个端部在有源区1终止。例如，在第一方向X上呈条纹状延伸的沟槽26’的组可以是以在第一方向X上相邻的方式在有源区1相互分离地配置有2组。

沟槽26’的一个端部在有源区1的例如中央部终止，另一个端部在边界区3终止。有源区1的中央部成为由p⁺型高浓度区构成的无效区域4。有源区1的除了无效区域4以外的区域为有效区域。无效区域4是不作为MOSFET发挥功能的区域，有效区域是作为MOSFET发挥功能的区域。无效区域4的p⁺型高浓度区的形成方法与边界区3的p⁺型高浓度区相同。

在沟槽26’的在有源区1的内部终止的一个端部附近H，也与实施方式1同样地与n⁺型源区分离地配置有无效区域4的p⁺型高浓度区。第一方向X上从无效区域4的p⁺型高浓度区到n⁺型源区的距离的条件与第一方向X上从边界区3的p⁺型高浓度区到n⁺型源区的第一距离相同。沟槽26’的在边界区3终止的另一个端部附近的构成与实施方式1相同。

也可以将实施方式7的沟槽的构成应用于实施方式2～6的碳化硅半导体装置的构成。

如上所说明，根据实施方式7，通过以与n⁺型源区分离的方式在构成沟槽栅极结构的沟槽的端部配置p⁺型高浓度区，从而能够得到与实施方式1～6同样的效果。

(实施例5)

接下来，对实施方式3的碳化硅半导体装置的漏极截止电流(漏电流)Idss进行验证。漏极截止电流Idss是指在将栅极-源极间短路的状态(即栅极电压Vg＝0V的状态)下施加源极-漏极电压Vd时的漏电流Id。首先，制作具备上述的实施方式3的碳化硅半导体装置的结构的沟槽栅极结构的n沟道型MOSFET(以下记为实施例5)。

实施例5是将第一距离X1充分延长到0.6μm左右，使p⁺型高浓度区51’的铝剂量比现有结构低且为6.4×10¹⁴/cm²，将栅极阈值电压Vth降低到3V。针对该实施例5，测定栅极电压Vg为0V且源极-漏极电压Vd为600V时的漏极截止电流Idss。另外，作为比较，也与实施例5相同的条件对现有结构(参照图21～图25)测定漏极截止电流Idss。

在现有结构中，确认了漏极截止电流Idss随着时间经过大幅偏差100pA～100μA的范围。与此相对，在实施例5中，漏极截止电流Idss的随着时间经过的变化为100pA～1nA的程度。即，确认了即使降低p⁺型高浓度区51’的铝剂量，也能够将漏极截止电流Idss减小到不引起问题的等级。

对于实施方式4的碳化硅半导体装置，也得到与实施例5相同的效果。

(实施例6)

接下来，对因上述的实施方式2的碳化硅半导体装置的关断时产生的雪崩击穿从边缘终端区2朝向有源区1侧流通的空穴电流(雪崩电流)Iav的电流量进行验证。图20是表示归一化为实施例6的第一距离的雪崩电流Iav/I0(I0为额定电流)之间的关系的特性图。图20的横轴是第一方向X上的从p⁺型高浓度区51到n⁺型源区24的第一距离X1’，纵轴为归一化雪崩电流Iav/I0。

首先，制作多个具备上述的实施方式2的碳化硅半导体装置的结构的沟槽栅极结构的n沟道型MOSFET(以下记为实施例6)。实施例6的各试样分别将第一距离X1’设为0μm、9.35μm和26μm。针对这些实施例6的各试样，测定在关断时因雪崩击穿而产生的雪崩电流Iav。将其结果示于图20。在图20中，第一距离X1’为0.0μm的试样相当于现有结构。

根据图20所示的结果，在实施例6中，归一化雪崩电流Iav/I0虽然从现有结构的3.16(由符号75的圆包围的数据点的试样)降低到2.84(由符号76的圆包围的数据点的试样)，但是为额定电流的2倍以上，是实际使用上不带来问题的等级。

虽然省略图示，但是对于实施方式1、3～7的碳化硅半导体装置也得到与实施例6同样的效果。

以上，本发明不限于上述的各实施方式，在不脱离本发明的主旨的范围内可以进行各种改变。例如，在上述的各实施方式中，以MOSFET为例进行了说明，但是也能够适用于具有沟槽栅极结构的例如IGBT等MOS型碳化硅半导体装置。另外，本发明使导电型(n型，p型)反转也同样成立。

工业上的可利用性

如上，本发明的碳化硅半导体装置对于变频器等电力变换装置和/或各种工业用机械等电源装置和/或汽车的点火器等中使用的功率半导体装置有用，特别是适用于n沟道型碳化硅半导体装置。