阅读说明：本技术 在自旋轨道矩电极和自由层之间具有用于改进性能的***层的自旋轨道矩器件 (Spin-orbit torque device with an intervening layer between the spin-orbit torque electrode and the free layer for improved performance ) 是由 A·史密斯 I·扬 K·奥乌兹 S·马尼帕特鲁尼 C·维甘德 K·奥布莱恩 T·拉赫曼 于 2019-05-28 设计创作，主要内容包括：讨论了用于SOT电极和自由磁性层之间的垂直自旋轨道矩(SOT)存储器件的插入层,采用这种插入层的存储器件和计算平台,以及形成它们的方法。插入层主要是钨,并改善了自由磁性层中的热稳定性和垂直磁各向异性。(An insertion layer for a perpendicular Spin Orbit Torque (SOT) memory device between an SOT electrode and a free magnetic layer, memory devices and computing platforms employing such insertion layers, and methods of forming the same are discussed. The insertion layer is mainly tungsten and improves thermal stability and perpendicular magnetic anisotropy in the free magnetic layer.)

在自旋轨道矩电极和自由层之间具有用于改进性能的***层 的自旋轨道矩器件

背景技术

垂直自旋轨道矩(pSOT)器件包括与诸如磁隧道结(MTJ)的磁性结耦合的SOT电极。例如，MTJ包括由隧道势垒隔开的自由磁体和固定磁体，使得固定磁体和自由磁体具有垂直磁各向异性(PMA)(即，衬底和/或MTJ层的平面外)并且使得自由磁***于SOT电极上。MTJ用于切换和检测存储器的状态。当自由磁体和固定磁体的磁化方向平行时，MTJ电阻处于低状态，并且当磁化方向反平行时，MTJ电阻处于高状态。通过改变自由磁体的磁化方向同时保持固定磁体的磁化方向固定(顾名思义)而将相对磁化方向提供给或写入存储器。

具有pSOT存储器件的非易失性嵌入式存储器(例如，片上嵌入式存储器)可以实现能量和计算效率。然而，仍然存在开发合适的pSOT器件的挑战，特别是具有带有允许pSOT器件经受住后端处理(例如，在高于410℃的温度下)的性质的SOT电极的那些pSOT器件。特别地，提供在后端处理之后具有增大的热稳定性、保持性和PMA的pSOT存储器件将是有利的。

关于这些和其他考虑因素，需要目前的改进。随着pSOT器件在各种环境中的实现变得更加普遍，这些改进变得至关重要。

具体实施方式

现在参考附图描述一个或多个实施例或实施方式。虽然讨论了具体的配置和布置，但应该理解，这仅是出于说明性目的而进行的。相关领域的技术人员将认识到，在不脱离本说明书的精神和范围的情况下，可以采用其他配置和布置。对于相关领域的技术人员来说显而易见的是，本文描述的技术和/或布置也可以用于除本文所述之外的各种其他系统和应用中。

在以下具体实施方式中参考构成其一部分的附图，其中相似的附图标记在全文中可以表示相似的部分以指示相应或类似的元件。应当理解，为了图示的简单和/或清楚，附图中示出的元件不一定按比例绘制。例如，为清楚起见，一些元件的尺寸可能相对于其他元件被夸大。此外，应该理解，在不脱离所要求保护的主题的范围的情况下，可以利用其他实施例并且可以进行结构和/或逻辑上的改变。还应注意，方向和参考，例如，上、下、顶部、底部、上方、下方等可用于便于对附图和实施例的讨论，并且不旨在限制所要求保护的主题的应用。因此，以下具体实施方式不应被视为限制性意义和由所附权利要求及其等同物限定的所要求保护的主题的范围。

在以下说明中，阐述了许多细节，然而，对于本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践本发明。在某些情况下，众所周知的方法和设备以方框图形式而不是详细地示出，以避免使本发明难以理解。贯穿本说明书对“实施例”或“在一个实施例中”的提及意味着结合该实施例描述的特定特征、结构、功能或特性包括在本发明的至少一个实施例中。因此，贯穿本说明书在各个部分出现的短语“在实施例中”不一定是指本发明的相同实施例。此外，特定特征、结构、功能或特性可以在一个或多个实施例中以任何合适的方式组合。例如，第一实施例可以与第二实施例组合，只要两个实施例未被指定为相互排斥。

术语“耦合”和“连接”及其派生词可以在本文中用于描述部件之间的结构关系。应该理解，这些术语并不旨在作为彼此的同义词。而是，在特定实施例中，“连接”可用于指示两个或更多个元件彼此直接物理或电接触。“耦合”可用于指示两个或更多个元件彼此直接或间接(在它们之间具有其他居间元件)物理或电接触，和/或两个或更多个元件彼此协作或交互(例如，如处于因果关系中)。

本文使用的术语“在……上方”、“在……下方”、“在……之间”、“在……上”等是指一个材料层或部件相对于其他层或部件的相对位置。例如，设置在另一层上方或下方的一层可以与另一层直接接触，或者可以具有一个或多个居间层。此外，设置在两层之间的一层可以与两层直接接触，或者可以具有一个或多个居间层。相反，第二层“上”的第一层与第二层直接接触。类似地，除非另有明确说明，否则设置在两个特征之间的一个特征可以与相邻特征直接接触，或者可以具有一个或多个居间特征。此外，术语“基本上”、“接近”、“大约”、“附近”、以及“约”通常指代在目标值的+/-10％内。本文使用的术语“层”可以包括单一材料或多种材料。

本文使用的关于磁体的术语“自由”或“非固定”是指磁化方向可以在施加外部场或力(例如，奥斯特场、自旋矩等)时沿其易轴改变的磁体。相反，本文使用的关于磁体的术语“固定”或“钉扎”是指磁化方向沿着轴钉扎或固定并且不会由于施加外部场(例如，电场、奥斯特场、自旋矩等)而改变的磁体。如本文所用，垂直磁化的磁体(或垂直磁体，或具有垂直磁各向异性(PMA)的磁体)是指具有基本垂直于磁体或器件的平面的磁化的磁体。例如，磁体的磁化在z方向上相对于器件的x-y平面在90度(或270度)+/-20度的范围内。此外，术语“器件”通常是指根据该术语的使用的上下文的装置。例如，器件可以指层或结构的叠层，单个结构或层，具有有源和/或无源元件的各种结构的连接等。通常，器件是具有沿着x-y-z笛卡尔坐标系的x-y方向的平面和沿z方向的高度的三维结构。器件的平面也可以是包括该器件的装置的平面。

下面相关于垂直自旋轨道矩器件说明垂直自旋轨道矩材料叠层、装置、器件、系统、计算平台和方法，该器件在自旋轨道矩电极和自由磁性材料层之间具有用于改进性能的主要为钨的层。

如上所述，特别是在后端处理之后，提供具有改善的热稳定性、保持性和垂直磁各向异性(PMA)的垂直自旋轨道矩(pSOT)器件可以是有利的。在一些实施例中，pSOT器件包括SOT电极或电极层以及SOT电极层上的主要为钨的层。SOT电极包括提供高自旋轨道耦合SOC的任何合适材料，例如Ta、Pt、Hf、HfO、Co或IrMn中的一种或多种。SOT电极可以是单个材料层或多个材料的层。如所讨论的，主要为钨的层位于SOT电极层上。如本文所用，术语“主要”表示主要成分是层或材料中最大比例的成分。在一些实施例中，钨层是纯的或几乎纯的钨(例如，大于99％的钨或更多)。pSOT器件还包括磁性结，该磁性结包括自由磁性材料层，使得自由磁性材料层位于主要为钨的层上。例如，磁性结可以是包括由隧道势垒层隔开的自由磁性材料层和固定磁性材料层的MTJ，使得自由磁性材料层位于主要为钨的层上。自由和固定磁体层具有PMA，其特征在于易磁化轴，其基本上垂直于固定磁体层和自由磁体层的平面(并且与它们的厚度一致)。这种PMA可以与面内磁各向异性形成对比，面内磁各向异性相对于层的平面平行或在面内。基于材料选择、这些材料的层的厚度和/或层与它们各自的邻接材料的界面来提供或建立固定和自由磁体层的垂直磁各向异性。

SOT电极和自由磁性材料层之间的所讨论的主要为钨的层改善了器件性能。例如，在没有主要为钨的层的情况下，SOT电极层可以充当硼吸收剂(特别是在使用钽的示例中)，其引起硼从使用Co、Fe和B的磁性材料层扩散，尤其是在较高温度下，例如用于后端处理的那些(例如大于410℃)。包含主要为钨的***层消除或减少了这种B扩散，从而保持了磁性材料层的组成，以便改善保持性和热稳定性。主要为钨的***层提供了超过其他SOT电极材料的额外益处，例如拓扑绝缘体，例如易于在大衬底(例如，300mm晶圆)上的制造和低成本。此外，主要为钨的***层提供有利于形成自由磁体层的表面拓扑和材料结构。

图1A示出了根据本公开内容的至少一些实施方式布置的具有钨***层的垂直自旋轨道矩存储器件100的横截面图，图1B示出了根据本公开内容的至少一些实施方式布置的垂直自旋轨道矩存储器件100的俯视图。如图所示，图1A的横截面图是沿图1B的俯视图的A-A平面截取的，使得图1A的视图沿x-z平面。如图所示，垂直自旋轨道矩(pSOT)存储器件100在衬底150上方或上，并且pSOT存储器件100包括电极结构101，其包括SOT电极层102和主要是钨的钨***层103。此外，pSOT存储器件100包括用于电极结构101上的磁隧道结(MTJ)器件104的材料叠层124。例如，关于材料叠层124示出的任何数量的材料层可以被表征为用于MTJ器件104的材料叠层。如图所示，在一些实施例中，MTJ器件104是垂直MTJ(pMTJ)器件。在实施例中，材料叠层124包括自由磁性材料层112、隧道势垒层114、固定磁性材料层116、可选的合成反铁磁(SAF)层118和顶部电极层120。

如图所示，自由磁性材料层112位于钨***层103上。在一些实施例中，自由磁性材料层112包括具有垂直磁各向异性(PMA)的铁磁材料(例如，如关于其中的箭头所示的在z方向上)。自由磁性材料层112可包括单个自由磁性材料或通过居间金属耦合层磁耦合的自由磁性材料叠层。隧道势垒层114位于自由磁性材料层112上或上方(并且位于自由磁性材料层112和固定磁性材料层116之间)。固定磁性材料层116位于隧道势垒层114上或上方。固定磁性材料层116可包括单个固定磁性材料或通过居间金属耦合层磁耦合的固定磁性材料叠层。可选的合成反铁磁(SAF)层118位于固定磁性材料层116上或上方。在实施例中，SAF层118是多层叠层，包括在第一磁性层和第二磁性层之间的非磁性层。在一些实施例中，第一和第二磁性层均包括金属，例如但不限于钴、镍、铂或钯。在实施例中，第一和第二磁性层之间的非磁性层是或包括钌。在实施例中，第一和第二磁性层之间的非磁性层是钌，其厚度在0.4到1nm的范围内。电极层120(例如，顶部电极或端电极)在SAF层118上或上方。

衬底150可以包括用于形成pSOT存储器件100和/或下层器件的任何合适的材料。在实施例中，衬底150包括合适的半导体材料，例如但不限于单晶硅、多晶硅和绝缘体上硅(SOI)。在一些实施例中，衬底150包括电介质层。在实施例中，衬底150包括半导体材料，例如锗、硅锗或合适的III-N族或III-V族化合物。诸如MOSFET晶体管和存取晶体管之类的逻辑器件可以在衬底150内或衬底150上。诸如存取晶体管的逻辑器件可以与诸如SOT存储器件的存储器件集成以形成嵌入式存储器。在一些实施例中，包括pSOT存储器件100和逻辑MOSFET晶体管的嵌入式存储器被组合以形成功能集成电路，例如片上系统。

在操作中，电极结构101向流过电极结构101的电子提供自旋轨道耦合(SOC)，如本文进一步讨论的。这种SOC至少由SOT电极层102提供。SOT电极层102可以是提供SOC的任何合适的一种或多种材料，例如Ta、Pt、Hf、HfO、Co或IrMn。SOT电极层102可以是纯的或几乎纯的这种材料层(例如，99重量％)或这种材料的多层叠层。在实施例中，SOT电极层102是钽。在实施例中，SOT电极层102是β相钽(即，四方钽，β-Ta)。在实施例中，SOT电极层102是铂。在实施例中，是铪。在实施例中，SOT电极层102是氧化铪，使得SOT电极层102包括Hf和O。在实施例中，SOT电极层102是钴。在实施例中，SOT电极层102是铱锰，使得SOT电极层102包括Ir和Mn。这种材料可以响应于电流产生自旋轨道矩。例如，IrMn是一种合金材料，其可以响应于电流产生自旋轨道矩，并且还可以用作反铁磁材料，其中自旋域是反铁磁有序的。

SOT电极层102可以具有任何合适的膜厚度b，如图1A所示。如本文所用，术语膜厚度表示特定材料或膜的厚度(例如，在z方向上)，并且可以表征为材料或膜的平均厚度、中值厚度、最大厚度、最小厚度等。这种膜厚度可以与例如膜的长度和宽度或直径形成对比，膜的长度和宽度或直径通常是大至少一个数量级的尺寸。例如，材料或膜可能不具有完全一致的厚度，尽管这些材料或膜通常具有基本均匀的厚度(例如，在目标值的+/-10％内)。这种膜厚度可以与例如膜的长度和宽度或直径形成对比，膜的长度和宽度或直径通常是大至少一个数量级的尺寸。在实施例中，SOT电极层102具有不小于2nm且不大于20nm的膜厚度。此外，钨***层103可以在器件的操作中提供额外的SOC。

钨***层103位于SOT电极层102上并且主要是钨(即，***层103中具有最大比例的成分是钨)。在一些实施例中，钨***层103是纯的或几乎纯的钨。在实施例中，钨***层103的钨按重量计不小于95％(例如，钨***层103中钨的质量分数不小于95％)。在实施例中，钨***层103的钨按重量计不小于99％。在实施例中，钨***层103的钨按重量计不小于99.9％。在SOT电极层102是或包括钽(例如β相钽)的实施例中，钨***层103的值得注意之处在于它不含钽。特别地，钨***层103可以在SOT电极层102上提供无钽厚度。钨***层103可以表征为钨保护层、钨包覆层等。

钨***层103可以具有任何合适的厚度a，如图1A所示。在实施例中，钨***层103具有不小于0.05nm的厚度。值得注意的是，SOT电极层102和自由磁性材料层112之间不小于0.05nm的厚度可以停止或减少硼从自由磁性材料层112扩散到SOT电极层102中，以改善PMA和热稳定性。在实施例中，钨***层103具有不小于0.05nm且不大于0.8nm的厚度。在实施例中，钨***层103的厚度在0.05到0.8nm的范围内(例如，不小于0.05nm且不大于0.8nm)。在实施例中，钨***层103具有不大于1nm的厚度。在实施例中，钨***层103的厚度在0.05到1nm的范围内(例如，不小于0.05nm且不大于1nm)。在实施例中，钨***层103的厚度在0.05到1.5nm的范围内(例如，不小于0.05nm且不大于1.5nm)。值得注意的是，如所讨论的，薄的磁性材料层112(即，具有不大于0.8nm、1nm或1.5nm的厚度)可以停止或减少硼的扩散，同时有利地在SOT电极层102和自由磁性材料层112之间留下较小的距离。在实施例中，钨***层103具有不大于2nm的厚度。在实施例中，钨***层103的厚度在0.05到5nm的范围内(例如，不小于0.05nm且不大于5nm)。在实施例中，钨***层103的厚度在0.05到2nm的范围内(例如，不小于0.05nm且不大于2nm)。在实施例中，钨***层103具有约2nm的厚度(例如，不小于1nm且不大于3nm)。在实施例中，钨***层103具有约1nm的厚度(例如，不小于0.05nm且不大于1.5nm)。在实施例中，钨***层103的钨按重量计不小于99％，并且具有不小于0.5nm的膜厚度。在实施例中，钨***层103的钨按重量计不小于99％，并且具有不小于0.5nm且不大于2nm的膜厚度。在实施例中，钨***层103的钨按重量计不小于99％，并且具有不小于0.5nm且不大于1.5nm的膜厚度。在实施例中，钨***层103具有约3nm的厚度(例如，不小于2.8nm且不大于3.2nm)。在实施例中，钨***层103具有不小于0.5nm且不大于1.5nm的厚度。

值得注意的是，钨***层103包括位于SOT电极层102和自由磁性材料层112之间的区域或部分113以及位于在SOT电极层102和自由磁性材料层112之间的区域的横向外部(例如，在x-y平面中)且在SOT电极层102上的区域或部分123。例如，部分113位于SOT电极层102和自由磁性材料层112之间，使得部分113横向位于自由磁性材料层112的侧壁尺寸内(如钨***层103中的垂直阴影线所示)。如相关于图1B所示，部分123在自由磁性材料层112和材料叠层124外部或从自由磁性材料层112和材料叠层124(其中仅示出了端电极层120的顶部)暴露。例如，部分123不在自由磁性材料层112下方并且延伸到SOT电极层102的外边缘。

包含钨***层103，特别是部分113，为pSOT器件100的制造和操作提供了各种益处。例如，pSOT器件100需要具有如至少由SOT电极层102提供的SOC的SOT电极(例如，底部电极)。包含钨***层103还使pSOT器件100更好地处理后端处理(例如，在高于410℃的温度下)，因为钨***层103是扩散阻挡层，特别地，阻止自由磁性材料层112中的硼扩散到SOT电极层102。例如，SOT电极层102可以是作为硼吸收剂的材料，否则就会降低自由磁性材料层112的性能。即，在钨***层103和自由磁性材料层112之间的界面处的钨减少或消除了高温下的硼扩散，从而提高了自由磁性材料层112的热稳定性。由此，钨***层103提供了自由磁性材料层112的改善的热稳定性。此外，包含钨***层103使得自由磁性材料层112更易于生长且改进了自由磁性材料层112的PMA。例如，在相同厚度下，相比于其它材料(例如相关于SOT电极层102所讨论的)，自由磁性材料层112当沉积在钨***层103上时具有更高的磁矩和更高的矫顽力。

如关于指示自由磁性材料层112和固定磁性材料层116中的磁矩的箭头所示，在一些实施例中，材料叠层124提供垂直磁系统，使得磁性材料层112、116的易磁化轴在衬底150的平面外的z方向上。固定磁性材料层116可以由适于保持固定磁化方向的任何材料或材料叠层构成，而自由磁性材料层112可以由相对于固定磁性材料层116磁性更软的(例如，磁化可以更容易地旋转到平行和反平行状态的)任何材料或材料叠层构成。固定磁性材料层116可以表征为固定/钉扎磁体，固定/钉扎磁体层或固定/钉扎磁性叠层。

在一些实施例中，材料叠层124基于CoFeB/MgO系统，包括由CoFeB构成的固定磁性材料层116，由MgO构成的隧道势垒层114，以及由CoFeB构成的自由磁性材料层112。即，在一些实施例中，固定磁性材料层116包括Co、Fe和B中的一种或多种，隧道势垒层114包括Mg和O中的一种或多种，并且自由磁性材料层112包括Co、Fe和B中的一种或多种。在一些实施例中，所有CoFeB层具有体心立方(BCC)(001)面外纹理(texture)，使得本文中的纹理指的是材料叠层124的层内的结晶取向的多数分布。在一些实施例中，CoFeB磁性材料层112、116是富铁合金，用于增加磁垂直度。例如，富铁合金是具有比钴更多的铁的合金。其他磁性材料系统可用于固定磁性材料层116和/或自由磁性材料层112，例如Co、Fe、Ni系统。

如所讨论的，在一些实施例中，自由磁性材料层112是CoFeB。在一些实施例中，自由磁性材料层112的厚度在1到2.5nm的范围内。例如，厚度小于2.5nm的自由磁性材料层112表现出PMA。在一些实施例中，自由磁性材料层112的厚度在0.6至1.6nm的范围内。此外，界面PMA可以由自由磁性材料层112与隧道势垒层114之间的铁-氧杂化提供。在实施例中，磁性材料层112包括诸如CoB、FeB、CoFe或CoFeB的磁性材料。在一些实施例中，磁性材料层112包括Co_100-x-yFe_xB_y，其中X和Y各自表示原子百分比，进一步地其中X在50和80之间并且Y在10和40之间，并且进一步地其中X和Y之和小于100。

在一些实施例中，固定磁性材料层116的厚度在0.1到1nm的范围内。在一些实施例中，自由磁性材料层112的厚度小于固定磁性材料层116的厚度。在实施例中，固定磁性材料层116由单层CoFeB构成。在实施例中，固定磁性材料层116的厚度在2到3nm的范围内。如所讨论的，固定磁性材料层116和自由磁性材料层112具有PMA，并且当自由磁性材料层112中的磁化方向与固定磁性材料层116中的磁化方向反平行(相反)时，材料叠层124处于高电阻状态，当自由磁性材料层112中的磁化方向平行于固定磁性材料层116中的磁化方向时(如图所示)，材料叠层124处于低电阻状态。如本文进一步讨论的，状态的变化受到影响。在实施例中，固定磁性材料层116包括诸如CoFe或CoFeB的合金。在实施例中，固定磁性材料层116是Co_100-x-yFe_xB_y，其中X和Y各自表示原子百分比，进一步地其中X在50和80之间并且Y在10和40之间，并且进一步地其中X和Y之和小于100。

隧道势垒层114是允许多数自旋的电流通过同时阻止少数自旋的电流的任何一种或多种材料(例如，自旋过滤器)。在一些实施例中，隧道势垒层114是或包括氧化镁(MgO)，并且隧道势垒层114至少包括镁和氧。在一些实施例中，隧道势垒层114是或包括镁铝氧化物(MgAlO)，并且隧道势垒层114至少包括镁、铝和氧。在一些实施例中，隧道势垒层114是或包括氧化铝(Al₂O₃)。隧道势垒层114可以提供用于固定磁性材料层116的固相外延的结晶结构(例如，具有(001)纹理的BCC)。隧道势垒层114可以被表征为势垒层、隧道层或氧化物层。在一些实施例中，不使用隧道势垒层114。隧道势垒层114可以具有在例如0.3nm至2nm范围内的任何合适的厚度。

电极层120可包括任何合适的导电材料。在实施例中，电极层120由适于电接触材料叠层124的SAF层118的材料或材料叠层构成。在一些实施例中，电极层120是形貌平滑的电极。在实施例中，电极层120由与钽层交错的钌层构成。在实施例中，电极层120是氮化钛。在实施例中，电极层120的厚度在100到200nm的范围内。在实施例中，电极层120具有不小于100nm的厚度。在实施例中，电极层120包括钌、钽、氮化钽或氮化钛中的一种或多种。在实施例中，电极层120包括适于提供用于蚀刻材料叠层124以形成pSOT存储器件100的硬掩模的材料。电极层120可以表征为电极、端电极、金属电极等。

参考图1B，包括SOT电极层102和钨***层103的电极结构101可以横向延伸超过MTJ器件104，使得钨***层103的部分123暴露。如本文进一步讨论的，可以在MTJ器件104两侧经由电极结构101与pSOT器件100接触并与MTJ器件104的电极层120接触(例如，pSOT器件100是三端器件)。可以在MTJ器件104的相对侧上与电极结构101接触，其中两个接触都在钨***层103上(例如，两个接触都在MTJ器件104的侧面)，两个接触都在SOT电极层102上(例如，两个接触在电极结构101相对于MTJ器件104的相对侧上)，或者钨***层103和SOT电极层102中的每一个上一个接触(例如，一个接触在MTJ器件104侧面，一个接触在电极结构101相对于MTJ器件104的相对侧上)。

在实施例中，MTJ器件104大致位于电极结构101的中心(如图所示)。在说明性实施例中，电极结构101在x-y平面中具有矩形轮廓，并且MTJ器件104在x-y平面中具有圆形轮廓。在其他实施例中，MTJ器件104在x-y平面中具有正方形、矩形或椭圆形轮廓。电极结构101可以是x-y平面中的任何合适的尺寸和形状。在实施例中，电极结构101的长度L在100nm至500nm的范围内，宽度W在10nm至50nm的范围内。在实施例中，MTJ器件104具有最宽的横截面直径d，其与宽度W(例如，在10nm至50nm的范围内)相似或基本相似。

图2A示出了根据本公开内容的至少一些实施方式布置的具有厚度不同的钨***层103的垂直自旋轨道矩存储器件200的横截面图，图2B示出了垂直自旋轨道矩存储器件200的俯视图。如图所示，图2A的横截面图是沿图2B的俯视图的B-B平面截取的，使得图2A的视图沿x-z平面。在本文中，相似的材料和部件用相似的附图标记来标记。值得注意的是，对于pSOT存储器件100，垂直自旋轨道矩(pSOT)存储器件200具有包括钨***层203的电极结构201，钨***层203具有在SOT电极层102和自由磁性材料层112之间的第一膜厚度a，和在SOT电极层102上方及自由磁性材料层112外部的第二膜厚度c，使得第一膜厚度a大于第二膜厚度c。pSOT存储器件200的类似部件可以具有如相关于本文所讨论的任何pSOT存储器件(例如pSOT存储器件100、300)所讨论的任何特性(例如，材料、尺寸等)。

如图所示，钨***层203位于SOT电极层102上。钨***层203主要是钨，如本文中关于钨***层103所讨论的。在一些实施例中，钨***层203是纯的或几乎纯的钨。在实施例中，钨***层203的钨按重量计不小于95％。在实施例中，钨***层203的钨按重量计不小于99％。在实施例中，钨***层203的钨按重量计不小于99.9％。在一些实施例中，钨***层203的值得注意之处在于其不含钽，使得其在SOT电极层102上提供无钽厚度a和c。

如图所示，钨***层203包括位于SOT电极层102和自由磁性材料层112之间的区域或部分213以及位于在SOT电极层102和自由磁性材料层112之间的区域或部分(即，部分213)的外部且在SOT电极层102上的区域或部分223(或多个区域或部分)。在实施例中，部分213位于SOT电极层102和自由磁性材料层112之间，使得部分213横向位于自由磁性材料层112的侧壁尺寸内。在一些实施例中，部分213可以从这样的侧壁尺寸横向延伸任何距离，例如1至5nm。在这样的实施例中，钨***层203同样在SOT电极层102和自由磁性材料层112之间具有第一膜厚度，并且在自由磁性材料层112外部的SOT电极层102上方具有第二膜厚度，使得第一膜厚度大于第二膜厚度。例如，横向厚度c横向位于自由磁性材料层112的侧壁和SOT电极层102的外边缘之间。如图2B所示，部分223在自由磁性材料层112和材料叠层124外部或从自由磁性材料层112和材料叠层124(其中仅示出了端电极层120的顶部)暴露。

钨***层203的第一膜厚度a可以是关于厚度a讨论的任何膜厚度，如关于钨***层103所描述的。钨***层203的第二膜厚度c可以是钨***层203的小于第一膜厚度a的任何合适的值。在实施例中，第二膜厚度c在第一膜厚度a的40％至60％的范围内，50％是特别有利的。在实施例中，第二膜厚度c在第一膜厚度a的20％至50％的范围内。在实施例中，第二膜厚度c在第一膜厚度a的10％至30％的范围内。如本文进一步讨论的，可以在材料叠层124的图案化蚀刻期间提供小于第一膜厚度a的第二膜厚度c。在实施例中，第二膜厚度c在0.25至3.5nm的范围内(例如，不小于0.25nm且不大于3.5nm)。在实施例中，第一膜厚度a不小于0.5nm，第二膜厚度c小于0.5nm。在实施例中，第二膜厚度c在0.25至1nm的范围内(例如，不小于0.25nm且不大于1nm)。在实施例中，第二膜厚度c约为1nm(例如，不小于0.5nm且不大于1.5nm)。在实施例中，第二膜厚度c约为0.5nm(例如，不小于0.25nm且不大于0.9nm)。在实施例中，第二膜厚度c约为1.8nm(例如，不小于1.2nm且不大于2.4nm)。

图3A示出了根据本公开内容的至少一些实施方式布置的在自由磁性材料层112内具有钨***层303的垂直自旋轨道矩存储器件300的横截面图，图3B示出了根据本公开内容的至少一些实施方式布置的垂直自旋轨道矩存储器件300的俯视图。如图所示，图3A的横截面图是沿图3B的俯视图的C-C平面截取的，使得图3A的视图沿x-z平面。在本文中，相似的材料和部件用相似的附图标记来标记。值得注意的是，对于pSOT存储器件100，垂直自旋轨道矩(pSOT)存储器件300包括在SOT电极层102和自由磁性材料层112之间的钨***层303，并且在自由磁性材料层112外部的SOT电极层102上方不存在钨***层303。pSOT存储器件300的类似部件可以具有如相关于本文所讨论的任何pSOT存储器件(例如pSOT存储器件100、200)所讨论的任何特性(例如，材料、尺寸等)。

如图3A所示，钨***层303位于SOT电极层102上并位于SOT电极层102和自由磁性材料层112之间，并且不存在于自由磁性材料层112外部的SOT电极层102上。如图所示，在实施例中，钨***层303完全在自由磁性材料层112的侧壁尺寸内。在一些实施例中，钨***层303延伸超过自由磁性材料层112的侧壁尺寸任何距离，例如1至5nm。在这样的实施例中，钨***层303位于SOT电极层102和自由磁性材料层112之间，并且不存在于自由磁性材料层112外部的SOT电极层102上。如图所示，暴露区域304延伸到SOT电极层102的外边缘。

钨***层303主要是钨，如本文中关于钨***层103所讨论的。在一些实施例中，钨***层303是纯的或几乎纯的钨。在实施例中，钨***层303的钨按重量计不小于95％。在实施例中，钨***层303的钨按重量计不小于99％。在实施例中，钨***层303的钨按重量计不小于99.9％。在一些实施例中，钨***层303的值得注意之处在于其不含钽，使得其在SOT电极层102和自由磁性材料层112之间提供无钽厚度a。

如图所示，钨***层303位于SOT电极层102和自由磁性材料层112之间，并且不存在于SOT电极层102的暴露区域304中。如所讨论的，在实施例中，钨***层303位于SOT电极层102和自由磁性材料层112之间，使得钨***层303横向位于自由磁性材料层112的侧壁尺寸内。在其他实施例中，钨***层303横向延伸超过自由磁性材料层112的侧壁尺寸。如图3B所示，SOT电极层102在钨***层303外部的区域304中从自由磁性材料层112和材料叠层124(其中仅示出了端电极层120的顶部)暴露。

钨***层303的膜厚度a可以是关于厚度a讨论的任何膜厚度，如关于钨***层103所描述的。在实施例中，钨***层303具有不小于0.05nm的厚度。如所讨论的，SOT电极层102和自由磁性材料层112之间不小于0.05nm的厚度可以停止或减少硼从自由磁性材料层112扩散到SOT电极层102中，以改善PMA和热稳定性。在实施例中，钨***层303具有不大于1nm的厚度。在实施例中，钨***层303具有不大于2nm的厚度。在实施例中，钨***层303的厚度在0.05到5nm的范围内(例如，不小于0.05nm且不大于5nm)。在实施例中，钨***层303的厚度在0.05到2nm的范围内(例如，不小于0.05nm且不大于2nm)。在实施例中，钨***层303具有约2nm的厚度(例如，不小于1nm且不大于3nm)。在实施例中，钨***层303具有约1nm的厚度(例如，不小于0.05nm且不大于1.5nm)。在实施例中，钨***层303具有不小于0.05nm且不大于0.8nm的厚度。在实施例中，钨***层303具有不小于0.05nm且不大于1nm的厚度。在实施例中，钨***层303具有不小于0.05nm且不大于1.5nm的厚度。在实施例中，钨***层303的钨按重量计不小于99％，并且具有不小于0.05nm的膜厚度。在实施例中，钨***层303的钨按重量计不小于99％，并且具有不小于0.05nm且不大于2nm的膜厚度。在实施例中，钨***层303的钨按重量计不小于99％，并且具有不小于0.05nm且不大于1.5nm的膜厚度。在实施例中，钨***层303具有约3nm的厚度(例如，不小于2.8nm且不大于3.2nm)。在实施例中，钨***层303具有不小于0.05nm且不大于1nm的厚度。

图4A、4B和4C示出了根据本公开内容的至少一些实施方式布置的用于切换垂直自旋轨道矩存储器件的机制。图4A-4C示出了pSOT存储器件300，其中SOT电极层102在z维度上扩展，并且为了清楚或呈现，去除了衬底150、可选的SAF层118和电极层120。然而，关于图4A-4C讨论的切换机制可以用本文讨论的任何pSOT存储器件实现，例如pSOT存储器件100或pSOT存储器件200。如图所示，pSOT存储器件300包括SOT电极层102、钨***层303、自由磁性材料层112、隧道势垒层114和固定磁性材料层116。

如图4A所示，自由磁性材料层112的磁化412与固定磁性材料层116的磁化416对准并在与之平行的方向上，使得磁化412和磁化416都在负z方向上。在另一个实施例中，磁化412和磁化416都在正z方向上。如所讨论的，当自由磁性材料层112的磁化412与固定磁性材料层116的磁化416对准并在与之平行的方向上时，pSOT存储器件300处于低电阻状态。

图4B示出了pSOT存储器件300从图4A的低电阻状态切换到高电阻状态。在实施例中，通过在z方向上在SOT电极层102中引入极化自旋扩散电流408并且可选地通过在钨***层303与自由磁性材料层112之间的界面402处或附近在自由磁性材料层112中在x方向上的交换偏置422的辅助，来引起图4B中的自由磁性材料层112的磁化412的方向相对于图4A中的自由磁性材料层112的磁化412的方向的反转。在一些实施例中，类似于极化自旋扩散电流408的极化自旋扩散电流也由钨***层303提供。在一些实施例中，电流403(例如，自旋转移矩电流i_STTM)也可以通过pSOT存储器件300提供。

在实施例中，通过在端子B处相对于接地端子C施加正电压，使电荷电流404(例如，i)在负x方向上穿过SOT电极层102。响应于电荷电流404，电子电流405沿正x方向流动。电子电流405包括具有两个相反自旋取向的电子，具有在y方向上定向的自旋的I型电子406和具有在负y方向上定向的自旋的II型电子407。在实施例中，构成电子电流405的电子在SOT电极层102中经历由SOT电极层102中的原子核与电子电流405中的电子之间的自旋轨道相互作用引起的自旋相关散射现象。旋转相关散射现象导致：I型电子406，其自旋在y方向上定向(例如，进入图4B的页面)，向上或在z方向上朝向自由磁性材料层112偏转；和II型电子407，其自旋在负y方向上定向(例如，离开图4B的页面)，向下或在负z方向上远离自由磁性材料层112(并且朝向衬底150，未示出)偏转。I型电子406和II型电子407的分离在SOT电极层102中(以及可选地在钨***层303、钨***层203、钨***层103中)引起极化自旋扩散电流408。在实施例中，极化自旋扩散电流408向上或在z方向上朝向自由磁性材料层112扩散，这在自由磁性材料层112的磁化412上引起自旋霍尔矩。可选地，可以在x方向上通过交换偏置422在自由磁性材料层112的磁化412上施加矩。如图所示，自旋霍尔矩或自旋霍尔矩和来自交换偏置422的矩的组合切换自由磁性材料层112的磁化412(例如，切换到正Z方向)。

这种现象也可以在钨***层303中发生，以产生类似于极化自旋扩散电流408的极化自旋扩散电流。此外，在pSOT存储器件100、200的实施方式中，来自钨***层103、203的这种极化自旋扩散电流会更明显。

如上所述，在一些实施例中，i_STTM电流403在负Z方向上通过pSOT存储器件300(通过在端子A处相对于接地端子C施加正电压)。例如，流过pSOT存储器件300的i_STTM电流403在自由磁性材料层112的磁化412上施加矩。这种自旋转移矩可以帮助自由磁性材料层112中的磁化412从负z方向翻转到正z方向。

如所讨论的，当自由磁性材料层112的磁化412与固定磁性材料层116的磁化416未对准并且在与之平行的方向上时，pSOT存储器件300处于高电阻状态。例如，当磁化412处于正z方向并且磁化416处于负z方向时，pSOT存储器件300处于高电阻状态，反之亦然。

图4C示出了pSOT存储器件300从图4B的高电阻状态切换到低电阻状态。在实施例中，由SOT电极层102中的自旋扩散电流408的方向的反转及可选地由来自交换偏置422在x方向上的矩引起自由磁性材料层112的磁化412的方向从正z方向到负z方向的反转。在一些实施例中，还可以通过pSOT存储器器件300提供电流403(例如，i_STTM)。

例如，如关于图4B所讨论的，通过在端子B处相对于接地端子C施加负电压，使电荷电流404(例如，i)在正x方向上穿过SOT电极层102。响应于此，电子电流405在负x方向上流动，并包括在SOT电极层102中经历自旋相关散射现象的I型电子406和II型电子407，如所讨论的，其在SOT电极层102中(并且可选地在钨***层303，钨***层203，钨***层103中)引起极化自旋扩散电流408。在实施例中，极化自旋扩散电流408向上或在z方向上朝向自由磁性材料层112扩散，这在自由磁性材料层112的磁化412上引起自旋霍尔矩。可选地，可以在x方向上通过交换偏置422在自由磁性材料层112的磁化412上施加矩。如图4C所示，自旋霍尔矩或自旋霍尔矩和来自交换偏置422的矩的组合切换自由磁性材料层112的磁化412(例如，切换到负Z方向)。

因此，pSOT存储器件300在低电阻状态(当磁化412与磁化416对准并且在与磁化416平行的方向上)和高电阻状态(当磁化412与磁化416未对准并且在与磁化416平行的方向上)之间切换。可以通过感测电路检测这种电阻状态。由于自由磁层不需要电力来保持磁化的相对取向，因此pSTTM是非易失性存储器。

图5示出了根据本公开内容的至少一些实施方式布置的用于制造垂直自旋轨道矩存储器件结构的示例性过程500的流程图。例如，可以实施过程500以制造如本文所讨论的任何pSOT存储器件100、200、300和/或包括这种pSOT存储器件的存储器件。在所示实施方式中，过程500可以包括如操作501-512所示的一个或多个操作。然而，本文的实施例可以包括附加操作，省略某些操作，或者脱离所提供的顺序执行操作。在实施例中，过程500用于在衬底150上方制造垂直自旋轨道矩存储器件结构，如本文关于图6A-6G进一步讨论的。

过程500开始于操作501，其中可以接收衬底用于处理。衬底可以包括任何合适的衬底，例如硅晶圆等。例如，衬底可以包括关于衬底150讨论的任何衬底和/或器件。在一些实施例中，衬底包括下方器件，例如晶体管和/或电互连等。在实施例中，接收并处理包括导电互连601的衬底150，如关于图6A-6G所讨论的。

处理可以在操作502-508处继续，其可以共同表征为设置或沉积操作513。在操作502-508中的每一个处，指示的层(操作502处的SOT电极层、操作503处的主要为钨的层、操作504处的自由磁性材料层、操作505处的隧道势垒层、操作506处的固定磁性材料层、操作507处的可选SAF层，以及操作508处的端电极层)被设置在先前操作中设置的一层或多层上方或上(或者在操作502处设置的SOT电极层的接收衬底上方)。

可以使用诸如沉积技术的任何合适的一种或多种技术来设置每个指示的层。在实施例中，使用物理气相沉积(溅射沉积)技术沉积一个、一些或所有层。可以理解，这些层可以沉积在先前操作处设置的层上(或者在操作502处设置的SOT电极层的接收衬底上)，或者一个或多个居间层可以位于当前操作处设置的层和在前操作处设置的层之间。此外，在一些实施例中，一些层是可选的，并且可以省略这样的层。在实施例中，在操作513处设置的层原位沉积(例如，处于在操作之间不移动或改变的适当位置)，而不将这些层在这种沉积之间暴露于大气环境。例如，可以使用顺序原位物理气相沉积来沉积在操作513处设置的层。

例如，在操作502处，使用诸如沉积技术(例如，物理气相沉积)的任何合适的一种或多种技术将SOT电极层设置在操作501处接收的衬底上或上方。端电极层可具有本文关于SOT电极层102所讨论的任何特性。例如，端电极可包括以2至10nm范围中的厚度沉积的Pt、Hf、HfO、Co或IrMn中的一种或多种。

在操作503，使用诸如沉积技术(例如，物理气相沉积)的任何合适的一种或多种技术将钨***层设置在SOT电极层上。钨***层可以具有本文关于钨***层103所讨论的任何特性。例如，钨***层可以是以关于膜厚度a讨论的任何厚度沉积的纯的或几乎纯的钨(例如，不小于95重量％，不小于99重量％或者不小于99重量％)。

在操作504处，使用诸如沉积技术(例如，物理气相沉积)的任何合适的一种或多种技术将自由磁性材料层设置在钨***层上。自由磁性材料层可具有本文关于自由磁性材料层112所讨论的任何特性。在实施例中，沉积自由磁性材料层包括在钨***层上沉积非晶CoFeB层。然而，可以将关于自由磁性材料层112讨论的任何合适的材料设置在钨***层上。在操作505处，使用诸如沉积技术(例如，物理气相沉积)的任何合适的一种或多种技术将隧道势垒层设置在自由磁体层上或上方。隧道势垒层可以具有本文关于隧道势垒层114所讨论的任何特性。在实施例中，沉积隧道势垒层包括在自由磁性材料层(例如，非晶CoFeB)上方或上沉积电介质材料层。在实施例中，沉积隧道势垒层包括沉积MgO层。在一些实施例中，可以省略隧道势垒层。在操作506处，使用诸如沉积技术(例如，物理气相沉积)的任何合适的一种或多种技术将固定磁性材料层设置在隧道势垒层上或上方，或者设置在自由磁性材料层上或上方。固定磁性材料层可以具有本文关于固定磁性材料层116所讨论的任何特性。在实施例中，沉积固定磁性材料层包括在隧道势垒层(例如，电介质材料层)上方沉积非晶CoFeB层。例如，所讨论的非晶CoFeB自由和固定磁性材料层可以稍后被退火以将它们转换为多晶CoFeB。

在操作502处，可以使用诸如沉积技术(例如，物理气相沉积)的任何合适的一种或多种技术将可选的SAF结构层(例如，第一磁性层、非磁性层和第二磁性层)设置在固定磁性材料层上或上方。SAF结构层可具有本文关于合成反铁磁层118所讨论的任何特性。在操作508处，使用诸如沉积技术(例如，物理气相沉积)的任何合适的一种或多种技术将端电极层设置在SAF结构层上或上方或设置在固定磁性材料层上或上方。端电极层可具有本文关于电极层120所讨论的任何特性。

处理在操作509处从操作513继续，其中图案化在操作513处沉积的层。如所讨论的，在一些实施例中，可以跳过操作513中所示的一个或多个层。使用任何合适的一种或多种技术(例如光刻操作等)图案化在操作509接收的层。在实施例中，提供光致抗蚀剂图案，将在操作508处设置的端电极层和图案化的端电极层用作硬掩模以图案化下面的层。操作509生成图案化层，包括图案化的端电极层，图案化的SAF层(如果实施的话)，图案化的固定磁性材料层，图案化的隧道势垒层(如果实施的话)和图案化的自由磁性材料层。例如，这种图案化可以包括蚀刻操作。

在一些实施例中，这种图案化不图案化或不相当大地图案化下面的主要为钨的层。这些实施例提供了如本文所述的pSOT存储器件100。在一些实施例中，这种图案化确实对主要为钨的层的暴露部分进行图案化(例如，通过蚀刻)。由此，图案化为主要为钨的层提供SOT电极层和自由磁性材料层之间的第一膜厚度，以及SOT电极层上方和自由磁性材料层外部的小于第一膜厚度的第二膜厚度。这些实施例提供如本文所述的pSOT存储器件200。在其他实施例中，所述图案化图案化并去除(例如，通过蚀刻)主要为钨的层的暴露部分。由此，图案化去除暴露部分并且在第一电极层和自由磁性材料层之间提供主要为钨的层，并且在图案化的自由磁性材料层外部的第一电极层上不存在主要为钨的层。这些实施例提供如本文所述的pSOT存储器件300。

处理在操作510处继续，其中图案化主要为钨的层(如果存在)和SOT电极层。使用任何合适的一种或多种技术(例如光刻操作等)图案化在操作510处接收的层。在实施例中，提供光致抗蚀剂图案，并使用蚀刻技术图案化下面的层。例如，图案化主要为钨的层(如果存在)和SOT电极层以在电极结构的x-y平面中提供轮廓(例如，矩形)，使得在操作509处图案化的材料叠层在图案化轮廓上。

处理在操作511处继续，其中对图案化层进行退火并且可以根据需要将磁场施加到图案化层以生成磁性结器件结构。这种退火以任何合适的温度和持续时间进行，以设定势垒层及图案化的固定和自由磁性材料层的晶体结构和/或从图案化的固定和自由磁性材料层中的一个或多个驱动硼。在实施例中，退火将非晶CoFeB磁性材料层转换为多晶CoFeB。在实施例中，退火操作的最高温度在约350至400℃的范围内。此外，施加的磁场以任何合适的场强施加，例如1至5特斯拉，持续任何合适的持续时间。这种磁场施加可以建立一层或多层自由磁性材料层或固定磁性材料层的磁性。退火和磁场施加可以单独执行或至少部分同时执行。此外，在一些实施例中，在关于操作操作508所讨论的设置(例如，通过沉积)端电极层之后(例如，紧接在之后)，且在关于操作509、510所讨论的图案化之前，实施这种退火处理。在设置端电极层之后的这种退火处理可以在图案化之前实现上述结晶度。

处理在操作512继续并完成，其中执行高温pSOT器件和/或金属氧化物半导体(MOS)晶体管集成电路(IC)处理，例如在至少400℃的温度下，或者在一些实施例中，在大于400℃的温度下。可以执行任何标准微电子制造工艺，例如光刻、蚀刻、薄膜沉积、平坦化(例如，CMP)等，以完成实现本文所讨论的任何钨***层(例如钨***层103、203、303)的pSOT器件的互连。例如，可以在端电极和电极结构(例如，主要为钨的层(如果存在的话)，或SOT电极层)上提供接触。

图6A、6B、6C、6D、6E、6F和6G示出了根据本公开内容的至少一些实施方式布置的当执行特定制造操作时示例性垂直自旋轨道矩存储器件结构的侧视图。如图6A所示，垂直自旋轨道矩存储器件结构600包括衬底150。例如，衬底150可以是任何衬底，例如本文所讨论的任何衬底，例如衬底晶圆。在一些实施例中，衬底150是或包括半导体材料，诸如单晶硅衬底、绝缘体上硅等。如图所示，在实施例中，衬底150包括导电互连601，导电互连601包括诸如氮化钽的势垒层601A和诸如铜、钨或钌的填充金属601B。在实施例中，使用镶嵌或双镶嵌工艺制造导电互连601。导电互连601可以由电介质层或材料围绕。在实施例中，导电互连601用于与如本文所示的电极结构电接触。

图6B示出了在设置SOT电极层603、钨***层604、自由磁性材料层605(例如，非晶CoFeB)、隧道势垒层606、固定磁性材料层607(例如，非晶CoFeB)、可选的SAF层608和端电极层609之后的类似于垂直自旋轨道矩存储器件结构600的垂直自旋轨道矩存储器件结构602。所示的层使用任何合适的一种或多种技术形成，例如沉积技术，包括物理气相沉积或关于操作513或本文其他部分所讨论的任何其他操作。如图所示，所示的层可以以块状方式在衬底150上方并且以水平方式(例如，沿着衬底101的x-y平面)形成。如所讨论的，SAF层608和/或隧道势垒层606是可选的，并且在一些实施例中可以不设置。在实施例中，固定磁性材料层607设置在自由磁性材料层605上。在实施例中，端电极层609设置在固定磁性材料层607上。

图6C示出了在图案化自由磁性材料层605、隧道势垒层606、固定磁性材料层607、SAF层608和端电极层609以提供或形成图案化的自由磁性材料层615、图案化的隧道势垒层616、图案化的固定磁性材料层617、图案化的SAF层618和图案化的端电极层619之后的类似于垂直自旋轨道矩存储器件结构602的垂直自旋轨道矩存储器件结构610。在实施例中，使用光刻技术在端电极层609上方提供图案化的抗蚀剂层，并且可以使用蚀刻技术来图案化所示的层。在实施例中，抗蚀剂层的图案转移到端电极层609作为图案化的端电极层619，然后将其用作硬掩模以图案化其他层。例如，端电极层609和/或图案化的端电极层619可以表征为硬掩模层。如图6C所示，在一些实施例中，未图案化或蚀刻(或未相当大地图案化或蚀刻)钨***层604。在这样的实施例中，可以制造pSOT存储器件100。

图6D示出了在图案化自由磁性材料层605、隧道势垒层606、固定磁性材料层607、SAF层608和端电极层609以提供或形成图案化的自由磁性材料层615、图案化的隧道势垒层616、图案化的固定磁性材料层617、图案化的SAF层618和图案化的端电极层619(如关于图6C所讨论的)之后，并且进一步地在图案化(例如，蚀刻)钨***层604以形成图案化的钨***层621之后的类似于垂直自旋轨道矩存储器件结构602的垂直自旋轨道矩存储器件结构620。如图所示，图案化的钨***层621包括具有关于钨***层203的部分213和部分223所讨论的任何特性的部分622和一个或多个部分623。值得注意的是，具有第一膜厚度的部分622位于图案化的自由磁性材料层615和SOT电极层603之间，并且具有小于第一膜厚度的第二膜厚度的部分623位于SOT电极层603上方并且在图案化的自由磁性材料层615外部。例如，垂直自旋轨道矩存储器件620可用于制造pSOT存储器件200。

图6E示出了在图案化自由磁性材料层605、隧道势垒层606、固定磁性材料层607、SAF层608和端电极层609以提供或形成图案化的自由磁性材料层615、图案化的隧道势垒层616、图案化的固定磁性材料层617、图案化的SAF层618和图案化的端电极层619(如关于图6C所讨论的)之后，并且进一步地在图案化(例如，蚀刻)钨***层604以形成图案化的钨***层625之后的类似于垂直自旋轨道矩存储器件结构602的垂直自旋轨道矩存储器件结构624。如图所示，图案化的钨***层625位于图案化的自由磁性材料层615和SOT电极层603之间并且留下SOT电极层603在图案化的自由磁性材料层615外部的部分626被暴露，使得那里不存在钨***层625。例如，垂直自旋轨道矩存储器件624可用于制造pSOT存储器件300。

图6F示出了在图案化钨***层604和SOT电极层603之后并且在一个或多个退火操作和可选的磁场施加以提供SOT电极层102、钨***层103、自由磁性材料层112、隧道势垒层114、固定磁性材料层116、合成反铁磁(SAF)层118和电极层120之后的类似于垂直自旋轨道矩存储器件结构610的垂直自旋轨道矩存储器件结构627。值得注意的是，垂直自旋轨道矩存储器件结构627具有与pSOT存储器件100相同的部件。

可以使用任何合适的一种或多种技术来执行钨***层604和SOT电极层603的图案化。在实施例中，使用光刻技术在钨***层604和SOT电极层603(以及包括图案化的自由磁性材料层615、图案化的隧道势垒层616、图案化的固定磁性材料层617、图案化的SAF层618和图案化的端电极层619的材料叠层)上方提供图案化的抗蚀剂层，可以使用蚀刻技术图案化钨***层604和SOT电极层603。

以任何合适的温度和持续时间执行所讨论的退火操作。在实施例中，退火操作的最高温度在350至400℃的范围内。这种退火操作可以使隧道势垒层114中的MgO结晶和/或使隧道势垒层114的晶体结构与相邻的CoFeB磁性材料层匹配和/或从固定磁性材料层116和自由磁性材料层112中的一个或多个中驱动硼。此外，施加的磁场处于任何合适的场强，例如1至5特斯拉，持续任何合适的持续时间。这种磁场施加建立了一层或多层固定磁性材料层116和自由磁性材料层112的磁性。在实施例中，退火和磁场施加可以至少部分地同时执行，使得在存在1至5特斯拉磁场的情况下执行退火。例如，退火持续时间和磁场施加持续时间可以至少部分地重叠。在其他实施例中，退火和磁场施加可以单独执行。

关于图6F所示和所述的经讨论的图案化、退火和磁场施加可以应用于垂直自旋轨道矩存储器件结构620，以生成类似于pSOT存储器件100的垂直自旋轨道矩存储器件结构，或应用于垂直自旋轨道矩存储器件结构624以生成类似于pSOT存储器件200的垂直自旋轨道矩存储器件结构。在垂直自旋轨道矩存储器件结构620的实施例中，对图案化的钨***层621和SOT电极层603进行图案化以形成钨***层203和SOT电极层102。在垂直自旋轨道矩存储器件结构624的实施例中，图案化SOT电极层603以形成SOT电极层102。

图6G示出了在电介质层629内形成触点630、631之后的类似于垂直自旋轨道矩存储器件结构627的垂直自旋轨道矩存储器件结构628。如图所示，触点630提供与电极层120的电接触和耦合，触点631经由钨***层103提供与电极结构101的电接触和耦合。在其他实施例中，触点631经由钨***层203提供与电极结构201的电接触和耦合，或经由SOT电极层102提供与电极结构301的电接触和耦合。如图所示，经由触点630、触点631和导电互连601在垂直自旋轨道矩存储器件结构628中提供三个端子。在另一个实施例中，没有提供导电互连601，并且经由相对于触点631与材料叠层124相对的到电极结构101的另一触点提供第三端子。可以使用任何合适的一种或多种技术形成触点630、631和电介质层629。在实施例中，施加块状电介质层并使用光刻技术图案化，并且使用金属沉积技术填充图案化开口以形成触点630、631和电介质层629。在实施例中，在金属填充之后执行平坦化技术。

图7示出根据本公开内容的至少一些实施方式布置的集成到存储器架构中的示例性垂直自旋轨道矩(pSOT)存储器件100。尽管关于垂直自旋轨道矩(pSOT)存储器件100进行了说明，但是可以在关于图7所示的架构内实现本文所讨论的任何垂直自旋轨道矩存储器件，例如垂直自旋轨道矩存储器件200或垂直自旋轨道矩存储器件300。如图所示，pSOT存储器件100具有与第一晶体管700耦合的第一端子，与第二晶体管720耦合的第二端子，以及与位线742耦合的第三端子。在实施例中，第一晶体管700和第二晶体管720在衬底701上方和/或内。

在实施例中，第一晶体管700和第二晶体管720是在衬底701上和/或内制造的金属氧化物半导体场效应晶体管(MOSFET或简称MOS晶体管)。在各种实施方式中，第一晶体管700和第二晶体管720可以是平面晶体管、非平面晶体管或其组合。非平面晶体管包括诸如双栅极晶体管和三栅极晶体管的FinFET晶体管以及诸如纳米带和纳米线晶体管的环绕或全环栅晶体管。在实施例中，第一晶体管700和第二晶体管720是水平设置在同一平面上的三栅极晶体管，如图7所示。尽管第一晶体管700和第二晶体管720形成在公共衬底701上，但它们通过电介质层750电隔离。

在实施例中，第一晶体管700具有源极区702、漏极区704和栅极706。第一晶体管700还包括在栅极706上并且电耦合到栅极706的栅极触点714，在源极区702上并且电耦合到源极区702的源极触点716，以及在漏极区704上并且电耦合到漏极区704的漏极触点718，如图7所示。在实施例中，第二晶体管720具有源极区724、漏极区722和栅极726。第二晶体管720还包括在栅极726上并且电耦合到栅极726的栅极触点734，在源极区724上并且电耦合到源极区724的源极触点736，以及在漏极区722上并且电耦合到漏极区722的漏极触点738。

在实施例中，pSOT存储器件100包括SOT电极层102、钨***层103、自由磁性材料层112、势垒层114、固定磁性材料层116、合成反铁磁层118和端电极120。如所讨论的，钨***层103主要是钨，可以是纯的或几乎纯的钨。如图所示，pSOT存储器件100还可以包括侧壁电介质层719。在实施例中，SOT电极层102与电介质层750相邻。

在实施例中，SOT电极层102的一部分与第二晶体管720的漏极触点738电接触。pSOT触点728在pSOT存储器件100的端电极120上并且与pSOT存储器件100的端电极120电耦合。在实施例中，互连金属化结构740在***层103上并且与***层103电耦合。在说明性实施例中，pSOT存储器件100的垂直自旋轨道矩材料叠层124横向位于漏极触点738和互连金属化结构740之间。在一些实施例中，垂直自旋轨道矩材料叠层124横向更靠近漏极触点738而不是互连金属化结构740。在其他实施例中，垂直自旋轨道矩材料叠层124横向更靠近互连金属化结构740而不是漏极触点738。在一些实施例中，垂直自旋轨道矩材料叠层124大致在互连金属化结构740与漏极触点738之间的横向上的中间。如所讨论的，在一些实施例中，图7的架构可以实现垂直自旋轨道矩存储器件200或垂直自旋轨道矩存储器件300。值得注意的是，当实现垂直自旋轨道矩存储器件200时，互连金属化结构740着落在***层103的较薄部分上，并且当实现垂直自旋轨道矩存储器件300时，互连金属化结构740着落在SOT电极层102上。

在说明性实施例中，互连金属化结构740连接到存储器阵列的位线(BL)742。在实施例中，BL 742连接到第二自旋轨道矩存储器件(未示出)的自旋轨道矩触点。在实施例中，pSOT触点728电连接到第一晶体管700的漏极触点718(由虚线780表示)。在实施例中，当连接到第一晶体管700的漏极触点718时，pSOT触点728使得电流能够流过垂直自旋轨道矩材料叠层124。在实施例中，第一晶体管的源极触点716和第二晶体管720的源极触点736电连接到共享源极线(SL)782。在实施例中，第一晶体管700的栅极触点714电连接到第一字线(WL₁)741，并且第二晶体管720的栅极触点734电连接到第二字线(WL₂)743，其中WL₁ 741和WL₂ 743可独立编程。

在实施例中，当以使得电荷电流流过SOT电极层102和/或***层103的方式对第二晶体管720加电时，在SOT电极层102和/或***层103中的一个或两个中产生自旋霍尔电流，如本文所讨论的。自旋霍尔电流对自由磁性材料层112的磁化施加矩。在实施例中，来自自旋霍尔电流的矩传递将改变自由磁性材料层112中的磁化方向。在实施例中，通过适当地偏置第一晶体管700和第二晶体管720，可以在pSOT存储器件100中实现写入和擦除操作。可以通过在SL 782和BL 742之间施加0.1-0.2V之间的偏置电压并且通过WL₂ 743上施加适当的栅极电压偏置以对第一晶体管700加电来实现pSOT存储器件100的读取操作。

在实施例中，衬底701提供用于制造集成电路的表面。在实施例中，衬底701包括合适的半导体材料，例如但不限于单晶硅、多晶硅和绝缘体上硅(SOI)。在一些实施例中，衬底701包括其他半导体材料，例如锗、硅锗或合适的III-V族或III-N族化合物。衬底701还可以包括半导体材料、金属、掺杂剂和通常在半导体衬底中发现的其他材料。

在实施例中，第一晶体管700包括由至少两层形成的栅极叠层，侧壁间隔物708之间的栅极电介质层710和栅电极层712。栅极电介质层710可以包括一层或层的叠层，包括氧化硅、二氧化硅(SiO₂)和/或高k电介质材料中的一种或多种。高k电介质材料可包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可以在栅极电介质层中使用的高k材料的示例包括但不限于氧化铪、铪硅氧化物、氧化镧、氧化镧铝、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物、和铌酸锌铅。

第一晶体管700的栅电极层712位于栅极电介质层710上，并且可以由至少一种P型功函数金属或N型功函数金属构成，这取决于晶体管是PMOS还是NMOS晶体管。在一些实施方式中，栅电极层712可由两个或更多个金属层的叠层组成，其中一个或多个金属层为功函数金属层且至少一个金属层为导电填充层。对于PMOS晶体管，可用于栅电极层712的金属包括钌、钯、铂、钴、镍和导电金属氧化物。对于NMOS晶体管，可用于栅电极层712的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金，以及这些金属的碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。

源极区702和漏极区704位于与第一晶体管700的栅极叠层相邻的衬底701内。使用注入/扩散工艺或蚀刻/沉积工艺形成源极区702和漏极区704。在前一工艺中，可以将诸如硼、铝、锑、磷或砷的掺杂剂离子注入到衬底中以形成源极区702和漏极区704。激活掺杂剂并使它们进一步扩散到衬底中的退火工艺通常在离子注入工艺之后。在后一工艺中，可首先蚀刻衬底以在源极区和漏极区的位置处形成凹槽。然后可以执行外延沉积工艺以用用于制造源极区702和漏极区704的材料填充凹槽。在一些实施方式中，源极区702和漏极区704使用硅合金(例如硅锗或碳化硅)来制造。外延沉积的硅合金可原位掺杂有掺杂剂，例如硼、砷或磷。在进一步的实施例中，源极区702和漏极区704使用一种或多种替代半导体材料来形成，例如锗或合适的III-V族材料。

在实施例中，第二晶体管720还包括具有至少两层的栅极叠层，侧壁间隔物748之间的栅极电介质层730和栅电极层732。第二晶体管720及其部件可具有相关于第一晶体管700讨论的任何特性，与第一晶体管700相似或基本相似。

图8示出了根据本公开内容的至少一些实施方式布置的系统800，其中移动计算平台805和/或数据服务器机器806采用具有主要为钨的***层的垂直自旋轨道矩器件。数据服务器机器806可以是任何商业服务器，例如，包括设置在机架内并且联网在一起用于电子数据处理的任何数量的高性能计算平台，其在示例性实施例中包括封装器件850。例如，器件850(例如，存储器或处理器)可包括具有主要为钨的***层的垂直自旋轨道矩器件(例如，pSOT存储器件100、200、300中的任何一个)。在实施例中，器件850包括非易失性存储器，该非易失性存储器包括具有主要为钨的***层的垂直自旋轨道矩器件，例如本文所讨论的任何垂直自旋轨道矩器件结构和/或材料层叠层。如下所述，在一些示例中，器件850可以包括诸如SOC 860的片上系统(SOC)，其相关于移动计算平台805示出。

移动计算平台805可以是配置用于电子数据显示、电子数据处理、无线电子数据传输等中的每一个的任何便携式设备。例如，移动计算平台805可以是平板电脑、智能电话、膝上型电脑等中的任何一种，并且可以包括显示屏(例如，电容、电感、电阻或光学触摸屏)、芯片级或封装级集成系统810和电池815。虽然关于移动计算平台805进行了说明，但在其他示例中，可以在台式计算平台、汽车计算平台、物联网平台等中实现芯片级或封装级集成系统810和电池815。

无论是布置在扩展视图820中示出的集成系统810内还是作为数据服务器机器806内的独立封装器件，SOC 860都可以包括存储器电路和/或处理器电路840(例如，RAM、微处理器、多核微处理器、图形处理器等)、PMIC 830、控制器835和射频集成电路(RFIC)825(例如，包括宽带RF发射器和/或接收器(TX/RX))。如图所示，可以通过存储器电路和/或处理器电路840采用具有主要为钨的***层的一个或多个垂直自旋轨道矩器件，例如本文所讨论的任何垂直自旋轨道矩器件结构和/或材料层叠层。在一些实施例中。RFIC 825包括数字基带和模拟前端模块，模拟前端模块还包括发射路径上的功率放大器和接收路径上的低噪声放大器。在功能上，PMIC830可以执行电池功率调节，DC-DC转换等，并且因此具有耦合到电池815的输入，以及向其他功能模块提供电流供应的输出。如图8中进一步所示，在示例性实施例中，RFIC 825具有耦合到天线(未示出)的输出，以实现多种无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其衍生物、以及指定为3G、4G、5G及之后的任何其他无线协议。存储器电路和/或处理器电路840可以为SOC 860提供存储器功能，为SOC 860提供高级控制、数据处理等。在替代实施方式中，每个SOC模块可以集成到耦合到封装衬底、中介层或板的单独IC上。

图9示出了根据本公开内容的至少一些实施方式布置的计算设备900的功能框图。计算设备900或其部分可以经由例如数据服务器机器806或移动计算平台805中的一个或两个来实现，并且还包括托管多个部件(例如但不限于处理器901(例如，应用处理器)和一个或多个通信芯片904、905)的主板902。处理器901可以物理地和/或电耦合到主板902。在一些示例中，处理器901包括封装在处理器901内的集成电路管芯。通常，术语“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，以将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。

在各种示例中，一个或多个通信芯片904、905也可以物理地和/或电耦合到主板902。在进一步的实施方式中，通信芯片904可以是处理器901的一部分。取决于其应用，计算设备900可以包括可以或可以不物理地和电气地耦合到主板902的其他部件。这些其他部件可以包括但不限于易失性存储器(例如，DRAM)907、908、非易失性存储器(例如，ROM)910、图形处理器912、闪存、全球定位系统(GPS)设备913、罗盘914、芯片组906、天线916、功率放大器909、触摸屏控制器911、触摸屏显示器917、扬声器915、相机903、电池918，如图所示，以及其他部件，例如数字信号处理器、加密处理器、音频编解码器、视频编解码器、加速度计、陀螺仪和大容量储存设备(例如硬盘驱动器、固态驱动器(SSD)、光盘(CD)、数字通用盘(DVD))等。

通信芯片904、905可以实现无线通信，用于往来于计算设备900传送数据。例如，通信芯片904、905提供无线接口以允许处理器901与另一设备(未示出)通信。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片904、905可以实现多种无线标准或协议中的任何一种，包括但不限于本文其他部分描述的那些。如所讨论的，计算设备900可以包括多个通信芯片904、905。例如，第一通信芯片可以专用于近距离无线通信，例如Wi-Fi和蓝牙，第二通信芯片可以专用于远距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。例如，计算设备900的任何部件可包括或利用具有主要为钨的***层的一个或多个垂直自旋轨道矩器件，例如本文所讨论的任何垂直自旋轨道矩器件结构和/或材料层叠层。

虽然已经参考各种实施方式描述了本文阐述的某些特征，但是该描述并不旨在以限制意义来解释。因此，对于本公开内容所属领域的技术人员而言显而易见的本文描述的实施方式的各种修改以及其他实施方式被认为属于本公开内容的精神和范围内。将认识到，本发明不限于如此描述的实施例，而是可以在不脱离所附权利要求的范围的情况下通过修改和变更来实现。例如，以上实施例可以包括如下面进一步提供的特征的特定组合。

以下示例涉及其他实施例。

在一个或多个第一实施例中，一种垂直自旋轨道矩(pSOT)器件包括第一电极层，包括在主要为钨的层上的自由磁性材料层的磁性结，和固定磁性材料层上方的第二电极层。

在一个或多个第二实施例中，进一步对于第一实施例，主要为钨的层的钨按重量计不小于99％，并且具有不小于0.05nm的膜厚度。

在一个或多个第三实施例中，进一步对于第一或第二实施例，膜厚度不大于2nm。

在一个或多个第四实施例中，进一步对于第一至第三实施例中的任何一个，主要为钨的层在第一电极层和自由磁性材料层之间具有第一膜厚度，在第一电极层上方并且在自由磁性材料层外部具有第二膜厚度，其中，第一膜厚度大于第二膜厚度。

在一个或多个第五实施例中，进一步对于第一至第四实施例中的任何一个，第一膜厚度不小于0.5nm，第二膜厚度小于0.5nm。

在一个或多个第六实施例中，进一步对于第一至第五实施例中的任何一个，主要为钨的层位于第一电极层和自由磁性材料层之间，并且不存在于自由磁性材料层外部的第一电极层上方。

在一个或多个第七实施例中，进一步对于第一至第六实施例中的任何一个，第一电极层包括Ta、Pt、Hf、O、Co、Ir或Mn中的至少一种。

在一个或多个第八实施例中，进一步对于第一至第七实施例中的任何一个，第一电极层包括β相钽，并且主要为钨的层在电极层和自由磁性材料层之间具有不小于0.05nm且不大于1nm的膜厚度。

在一个或多个第九实施例中，进一步对于第一至第八实施例中的任何一个，磁性结还包括固定磁性材料层及在自由和固定磁性材料层之间的隧道势垒层，自由和固定磁性材料层各自包括Co、Fe和B，隧道势垒层包含Mg和O，并且主要为钨的层所包括的钨按重量计不小于99％，并且在第一电极层和自由磁性材料层之间具有不小于0.05nm且不大于2nm的膜厚度。

在一个或多个第十实施例中，进一步对于第一至第九实施例中的任何一个，pSOT器件还包括在固定磁性材料层和第二电极层之间的合成反铁磁(SAF)结构。

在一个或多个第十一实施例中，一种装置包括衬底上方的晶体管，该晶体管包括漏极触点、源极触点和栅极触点，以及根据第一至第十实施例中的任何一个的pSOT。

在一个或多个第十二实施例中，一种系统包括：处理器；耦合到处理器的存储器，存储器包括根据第一到第十实施例中的任何一个的pSOT器件；以及允许处理器与另一设备通信的无线接口。

在一个或多个第十三实施例中，一种形成垂直自旋轨道矩(pSOT)材料叠层的方法包括在衬底上方沉积第一电极层，在第一电极层上沉积主要为钨的层，在主要为钨的层上方沉积第一非晶CoFeB层，在第一非晶CoFeB层上方沉积第一电介质材料层，在第一电介质材料层上方沉积第二非晶CoFeB层，并对pSOT材料叠层进行退火以将第一和第二非晶CoFeB层转换为多晶CoFeB。

在一个或多个第十四实施例中，进一步对于第十三实施例，沉积主要为钨的层包括将具有不小于99％钨的主要为钨的层沉积为不小于0.05nm且不大于1.5nm的膜厚度。

在一个或多个第十五实施例中，进一步对于第十三或第十四实施例，该方法还包括使用第二电极层作为硬掩模来图案化第一非晶CoFeB层、第一电介质材料层和第二非晶CoFeB层，其中，所述图案化包括蚀刻主要为钨的层的暴露部分，以提供在第一电极层和自由磁性材料层之间具有第一膜厚度及在第一电极层上方和自由磁性材料层外部具有小于第一膜厚度的第二膜厚度的主要为钨的层。

在一个或多个第十六实施例中，进一步对于第十三至第十五实施例中的任何一个，使用第二电极层作为硬掩模来图案化第一非晶CoFeB层，第一电介质材料层，第二非晶CoFeB层和主要为钨的层，其中，所述图案化包括蚀刻主要为钨的层的暴露部分以去除暴露部分，并在第一电极层和自由磁性材料层之间但不在图案化的自由磁性材料层外部的第一电极层上方提供主要为钨的层。

虽然已经参考各种实施方式描述了本文阐述的某些特征，但是该描述并不旨在以限制意义来解释。因此，对本公开内容所属领域的技术人员而言显而易见的本文描述的实施方式的各种修改以及其他实施方式被认为属于本公开内容的精神和范围内。