阅读说明：本技术 超大规模集成电路工艺的后道互连寄生电容电阻的建模方法 (Modeling method for back-end interconnection parasitic capacitance resistance of super-large-scale integrated circuit process ) 是由 禚越 田明 王昌锋 李相龙 刘人华 孙亚宾 李小进 石艳玲 廖端泉 曹永峰 于 2019-09-25 设计创作，主要内容包括：本发明公开了一种超大规模集成电路工艺的后道互连寄生电容电阻的建模方法,互连技术文档(ITF)是表征晶体管制备过程中工艺波动的文件,包含不同金属层数、不同线宽、不同间距和不同密度条件下的厚度尺寸与线宽尺寸等波动因素。该方法在提取后道寄生电容的波动参数部分,结合Raphael工具仿真数据与晶圆测试中值,通过StarRC工具校准提取出电容相关厚度与线宽尺寸波动参数。在提取后道寄生电阻的波动参数部分,将在寄生电容提取过程中得到的厚度与线宽尺寸波动代入到寄生电阻的提取中,然后对电阻的电阻率值进行计算、校准拟合。结果显示,本发明对于后道电容电阻的波动尺寸因素实现了一致性匹配,有效降低了后道电容电阻的StarRC抽取值与晶圆测试中值的误差。(The invention discloses a modeling method of a back-end interconnection parasitic capacitance resistor of a super-large-scale integrated circuit process, wherein an interconnection technology document (ITF) is a file for representing process fluctuation in a transistor preparation process and comprises fluctuation factors such as thickness sizes, line width sizes and the like under the conditions of different metal layer numbers, different line widths, different intervals and different densities. According to the method, in the part of extracting fluctuation parameters of the subsequent parasitic capacitance, the fluctuation parameters of the capacitance related thickness and the line width size are extracted through the StarRC tool calibration by combining Raphael tool simulation data and a wafer test median value. And substituting the fluctuation of the thickness and the line width obtained in the parasitic capacitance extraction process into the extraction of the parasitic resistance in the fluctuation parameter part of the extracted subsequent parasitic resistance, and then calculating, calibrating and fitting the resistivity value of the resistance. The result shows that the method realizes the consistency matching of the fluctuation size factor of the subsequent capacitance resistor, and effectively reduces the error between the StarRC extraction value of the subsequent capacitance resistor and the wafer test median value.)

超大规模集成电路工艺的后道互连寄生电容电阻的建模方法

技术领域

本发明属于互补金属氧化物半导体(CMOS)超大集成电路(VLSI)中的制备工艺与工艺波动参数表征提取领域，具体涉及一种超大规模集成电路工艺的后道互连寄生电容电阻的建模方法。

背景技术

集成电路版图寄生参数提取(Layout Parasitic Extraction，LPE)是集成电路设计与验证的关键步骤，其提取的对象主要分为两类：一是针对前端工艺，识别并抽取版图中可能存在的寄生有源器件，如寄生场效应管等；另一类则是针对后端工艺，识别并抽取版图中互连线等效的寄生电阻、寄生电容等。集成电路版图寄生参数提取的相关工具通过读取版图的几何参数和波动参数，计算寄生元器件值，输出SPICE等格式的网表文件，供集成电路仿真软件进行电路仿真。随着工艺代不断更新，纳米级集成电路中互连线延时逐渐增大，已超过半导体器件延时成为影响集成电路时序主要因素。因此精准拟合多层互连线延迟对正确评估高端芯片的性能至关重要，参数提取方法的准确与否很大程度影响电路仿真的准确性，因此互连线寄生参数的提取准确性则日益关键。随着集成电路进入纳米时代，集成电路关键尺寸越来越小，集成电路互连线的特征尺寸也进一步减小。这种尺寸持续缩小使得互连线的许多工艺参数包括金属互连线电阻率、电介质层介电常数等的都在不断增大。同时，集成电路互连线更加易于受半导体芯片制造中的工艺波动影响。

传统的互连线RC寄生参数抽取方法通常将工艺参数(例如金属层厚度、电介质层厚度等)的典型值在互连技术文档一一定义，以此为基础生成抽取规则。人们在后道提取寄生电容与寄生电阻的情况下，会分别根据硅片的实测数据与StarRC的计算数据进行寄生电阻与寄生电容波动的提取。因此，采用传统的方法，在同一套工艺条件下，获取了基于寄生电容的厚度尺寸波动与线宽尺寸波动及基于寄生电阻的厚度尺寸波动与线宽尺寸波动，而寄生电容的厚度尺寸波动与寄生电阻的厚度尺寸波动往往不同，也就产生了寄生电阻电容的波动不匹配的问题。

发明内容

本发明的目的是针对目前的超大规模集成电路工艺的后道互连寄生电容电阻的建模方法,对其中对参数提取流程的改进，提出了一种新的建模方法，克服了原有方法的电容电阻波动尺寸参数不匹配的问题，同时依据本方法提取的互连技术文档，在StarRC抽取仿真数据与硅片测量数据实现了更好的匹配。

实现本发明目的的具体技术方案是：

一种超大规模集成电路工艺的后道互连寄生电容电阻的建模方法,其特征在于，该方法包括以下具体步骤：

步骤1：设计提取后道金属互连层的同层寄生与邻层寄生的测试结构，制造后道金属互连层寄生电容电阻的测试结构，对金属互连层的测试结构进行电容电阻的电学特性的测量，测量得到的数据称为晶圆测试中值；

步骤2：提取后道互连寄生电容部分的工艺波动参数

通过使用RaphaelRC2工具还原金属互连层的测试结构，结合透射电子显微镜切片收集后道互连工艺波动信息参考，调整厚度尺寸波动与线宽尺寸波动在不同的线宽和间距时的工艺波动大小，写入RaphaelRC2文件，对同层间寄生电容结构、临层间寄生电容结构进行仿真求解电容值；记录金属互连层的尺寸工艺波动和金属间介质层厚度的工艺波动，写入互连技术文档；

步骤3：使用StarRC对互连技术文档进行电容抽取并与晶圆测试中值进行对比

对于偏差大于10％的测试结构，再次对该测试结构对应的工艺尺寸波动进行校准拟合，重复步骤2，将StarRC抽取的电容数据与晶圆测试中值之间的误差降低到至多10％，确定金属互连层的尺寸工艺波动和金属间介质层厚度的工艺波动；

步骤4：提取后道互连寄生电阻部分的工艺波动参数

直接采用步骤3在修正寄生电容过程中得到的厚度尺寸波动和线宽尺寸波动参数，将具有不同金属线宽和间距的电阻结构的晶圆测试中值作为电阻建模的目标值，再代入电阻的尺寸信息、金属厚度尺寸波动和线宽尺寸波动数值，计算得出考虑波动因素修正后的电阻率，写入互连技术文档；

步骤5：使用StarRC对互连技术文档进行电阻抽取并与晶圆测试中值进行对比

对于偏差大于10％的测试结构，再次对该测试结构对应的的电阻率波动进行校准拟合，重复步骤4，将StarRC抽取的电阻数据与晶圆测试中值之间的误差降低到至多10％，确定金属互连层的尺寸工艺波动和金属电阻率的工艺波动。

所述方法在得到晶圆测试中值后，不采用对电容和电阻两种寄生进行分别波动参数提取的方式，而是优先对后道互连电容的波动参数进行提取。

将步骤3得到的后道金属互连层电容提取得到的厚度尺寸波动和线宽尺寸波动直接应用到后道寄生电阻的波动参数提取中。

步骤4所述的计算得出考虑波动因素修正后的电阻率，具体包括：

依照式(1)计算金属方块电阻：

R_square＝R_es*(WIDTH-2*ETCH)/L (1)

式(1)中，R_square是金属方块电阻，R_es是关键测试用例的实际测试数据，WIDTH是关键测试用例的金属线宽，ETCH是线宽尺寸波动，L是关键测试用例的金属长度；

依照式(2)计算波动后修正的电阻率：

RHO＝R_square*T*(1-THICKNESS) (2)

式(2)中，RHO是金属电阻率，T是金属层厚度，THICKNESS是厚度尺寸波动。

步骤5所述对电阻率波动进行校准拟合时，不修改厚度尺寸波动与线宽尺寸波动，将计算得到的电阻率作为参数进行StarRC抽取值与晶圆测试中值的对比校准，以寄生电容提取出的厚度尺寸波动和线宽尺寸波动及校准过的电阻率来表征后道互连寄生电阻的波动。

本发明的一种超大规模集成电路工艺的后道互连寄生电容电阻的建模方法，所述方法在得到晶圆测试中值后，不采用独立对电容和电阻两种寄生进行建模的方式，而是优先对后道互连电容进行建模。根据后道互连电容提取得到的厚度尺寸波动和线宽尺寸波动，将此结果代入到后道寄生电阻的建模中，通过计算电阻率并对电阻率进行计算和校准，以寄生电容提取出的厚度尺寸波动和线宽尺寸波动及校准过的电阻率来表征后道互连寄生电阻的波动，从而克服了原本独立提取寄生电容电阻建模时存在的电容尺寸波动与电阻尺寸波动不一致的问题。结果显示，在后道寄生电阻建模中，以此方法提取的波动因素写入互连技术文档，有效降低了后道寄生电阻的StarRC的仿真数据与晶圆测试中值的误差。

附图说明

图1为本发明流程图。

具体实施方式

以下结合附图及实施例对本发明进行详细描述。

实施例

本实施例包括以下具体步骤：

1、获取初始误差

根据工艺尺寸的大小，设计提取寄生电容寄生电阻的关键测试用例。通过直接交流测试(AC法)硅片上的可测性结构获得的晶圆测试中值，通过透射电子显微镜对关键测试用例的切片作为参照，提取厚度尺寸波动和线宽尺寸波动，同时用RaphaelRC2还原流片时采用的关键测试用例。

首先对寄生电容进行建模，对同层间寄生电容结构、临层间寄生电容结构等电容测试结构进行仿真。先对RahpaelRC2仿真数据与硅片测试数据进行对比。将Raphael提取的寄生电容厚度尺寸波动，线宽尺寸波动进行校准，写入到互连技术文档中，获取StarRC抽取的电容和电阻值与后道互连关键测试用例晶圆测试中值之间的误差。

2、寄生电容误差修正

根据StarRC抽取的电容值与测试值之间的差异，对误差的来源进行分析，进行波动尺寸的调整，使用Raphael RC2进行仿真，查看误差。

邻层寄生电容结构误差修正是针对两层金属之间的寄生电容，若两层金属邻层寄生电容结构的所有关键测试用例存在误差大于10％，对两层金属间介质层厚度和金属层厚度进行修正，再次使用Raphael RC2进行仿真，查看两层金属邻层寄生电容结构的所有关键测试用例误差是否小于10％；若误差都小于或等于10％，记录此前新修改的工艺波动值，写入互连技术文档；若存在误差大于10％的关键测试用例，则继续对两层金属间介质层厚度进行调整，降低误差大小。

邻层寄生电容结构误差修正后再次使用Raphael RC2进行仿真，对同层寄生电容结构仿真数据与测试数据偏差大于10％的关键测试用例，对此线宽和间距的线宽尺寸波动进行修改，查看误差是否小于10％；若误差小于或等于10％，记录此前新修改的工艺波动值，写入互连技术文档；若误差大于10％，则继续对线宽尺寸波动进行调整，降低误差大小。

在满足关键测试用例的误差要求后，将所有尺寸下的工艺波动修正后写入互连技术文档，使用StarRC抽取后道金属互连寄生电容和电阻值，并与测试值进行比较，对误差大于10％的关键测试用例，则重复Raphael误差修正的过程。

3、寄生电阻误差修正

根据寄生电容提取出的厚度尺寸波动与线宽尺寸波动，依照公式(1)计算方块电阻，公式(2)计算考虑波动因素后修正的电阻率：

R_square＝R_es*(WIDTH-2*ETCH)/L (1)

RHO＝R_square*T*(1-THICKNESS) (2)

公式(1)中，R_square是金属方块电阻，R_es是关键测试用例的实际测试数据，WIDTH是关键测试用例的金属线宽，ETCH是线宽尺寸波动，L是关键测试用例的金属长度。公式(2)中，RHO是金属电阻率，T是金属层厚度，THICKNESS是厚度尺寸波动。将厚度尺寸波动、线宽尺寸波动及电阻率写入互连技术文档，结合不同金属线宽和间距的寄生电阻通过开尔文电阻的晶圆测试中值与StarRC仿真数据，查看误差是否小于10％；若存在误差大于10％的关键测试用例，则继续对电阻率波动进行调整，降低误差大小。最后将所有误差降低至可接受范围，生成互连技术文档的后道部分。