阅读说明：本技术 驱动电路 (Driving circuit ) 是由 林志轩 黄绍璋 陈俊智 邱华琦 于 2018-06-25 设计创作，主要内容包括：本发明提供一种驱动电路,包括一检测电路、一第一控制电路、一第二控制电路以及一驱动晶体管。检测电路耦接于一第一电源端以及一第二电源端之间,并根据第一及第二电源端的电压产生一检测信号。第一控制电路根据检测信号产生一第一控制信号。第二控制电路根据检测信号产生一第二控制信号。驱动晶体管耦接于一输入输出垫与第二电源端之间。当检测信号为一第一位准时,驱动晶体管根据第一控制信号而导通。当检测信号为一第二位准时,驱动电路根据第二控制信号而动作。第一位准不同于第二位准。本发明的驱动电路具有静电放电保护。(The invention provides a driving circuit, which comprises a detection circuit, a first control circuit, a second control circuit and a driving transistor. The detection circuit is coupled between a first power end and a second power end and generates a detection signal according to the voltages of the first power end and the second power end. The first control circuit generates a first control signal according to the detection signal. The second control circuit generates a second control signal according to the detection signal. The driving transistor is coupled between an input/output pad and a second power source terminal. When the detection signal is at a first level, the driving transistor is turned on according to the first control signal. When the detection signal is at a second level, the driving circuit acts according to the second control signal. The first level is different from the second level. The driving circuit of the invention has electrostatic discharge protection.)

驱动电路

技术领域

本发明有关于一种驱动电路，特别是有关于一种具有静电放电(electrostaticdischarge；ESD)保护的驱动电路。

背景技术

因静电放电所造成的元件损害对集成电路产品来说已经成为最主要的可靠度问题之一。尤其是随着尺寸不断地缩小至深次微米的程度，金属氧化物半导体的栅极氧化层也越来越薄，集成电路更容易因静电放电现象而遭受破坏。

发明内容

本发明提供一种驱动电路，包括一检测电路、一第一控制电路、一第二控制电路以及一驱动晶体管。检测电路耦接于一第一电源端以及一第二电源端之间，并根据第一及第二电源端的电压产生一检测信号。第一控制电路根据检测信号产生一第一控制信号。第二控制电路根据检测信号产生一第二控制信号。驱动晶体管耦接于一输入输出垫与第二电源端之间。当检测信号为一第一位准时，驱动晶体管根据第一控制信号而导通。当检测信号为一第二位准时，驱动电路根据第二控制信号而动作。第一位准不同于第二位准。

本发明的驱动电路具有静电放电保护。

附图说明

图1为本发明的驱动电路的一可能示意图。

图2为本发明的电压产生电路的一可能示意图。

图3为本发明的控制电路的一可能实施例。

图4为本发明的驱动电路的另一可能示意图。

图5为本发明的控制电路的另一可能示意图。

附图标号

100、400：驱动电路；

110、410：检测电路；

111、411：电阻；

112、412：电容；

113、413：共同节点；

120、130、420、430：控制电路；

121、210、220、320、520：P型晶体管；

122：电压产生电路；

140、440：驱动晶体管；

141、441：二极管；

151、152、451、452：电源端；

153、453：输入输出垫；

160、460：核心电路；

310、421、510：N型晶体管；

330、530：反相器；

422：耦合元件；

SO：输出信号；

SG1、SG4：检测信号；

SG2、SG3、SG5、SG6：控制信号；

VO：输出电压。

具体实施方式

为让本发明的目的、特征和优点能更明显易懂，下文特举出实施例，并配合所附图式，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置为说明之用，并非用以限制本发明。另外，实施例中图式标号的部分重复，是为了简化说明，并非意指不同实施例之间的关联性。

图1为本发明的驱动电路的一可能示意图。如图所示，驱动电路100耦接电源端151、152以及一输入输出垫153。当电源端151接收到一高操作电压(如5V)并且电源端152接收到一低操作电压(如0V)时，驱动电路100操作于一正常模式。在正常模式下，驱动电路100根据核心电路160所产生的输出信号S_O，驱动耦接于输入输出垫153的一外部电路，如一阵列装置(array device)。

然而，当电源端152接收到一接地电压并且电源端151为一浮接状态时，驱动电路100进入一保护模式。在保护模式下，驱动电路100具有一释放能力，用以释放来自输入输出垫153或电源端152的静电放电电流。举例而言，当一正静电放电电压发生在输入输出垫153并且电源端152接地时，驱动电路100将一静电放电电流从输入输出垫153释放至电源端152。当一负静电放电电压发生在输入输出垫153并且电源端152接地时，驱动电路100将一静电放电电流从电源端152释放至输入输出垫153。

在本实施例中，驱动电路100包括一检测电路110、控制电路120、130以及一驱动晶体管140。检测电路110耦接于电源端151以及152之间，并根据电源端151与152的电压产生一检测信号S_G1。在一可能实施例中，当电源端152的电压为一接地电压并且电源端151为一浮接状态时，检测电路110设定检测信号S_G1为一第一位准(如低位准)。在另一可能实施例中，当电源端151接收一操作电压(如5V)，电源端152接收接地电压时，检测电路110设定检测信号S_G1为一第二位准(如高位准)。

本发明并不限定检测电路110的电路架构。在本实施例中，检测电路110包括一电阻111以及一电容112。电阻111耦接于电源端151与一共同节点113之间。电容112耦接于共同节点113与电源端152之间。在此例中，当电源端152接收到一接地电压并且电源端151为一浮接状态时，共同节点113的位准为一低位准，换言之，检测信号S_G1为低位准。在另一可能实施例中，当电源端151接收一第一操作电压(如5V)，并且电源端152接收一第二操作电压(如接地电压)时，共同节点113的位准为一高位准，换言之，检测信号S_G1为高位准。

控制电路120根据检测信号S_G1产生一控制信号S_G2。举例而言，当检测信号S_G1为第一位准(如低位准)时，控制电路120设定控制信号S_G2为一第三位准。在一可能实施例中，第三位准可能等于输入输出垫153的电平。然而，当检测信号S_G1为第二位准(如高位准)时，控制电路120停止提供控制信号S_G2。此时，控制信号S_G2可能为一浮接位准。

本发明并不限定控制电路120的电路架构。在一可能实施例中，控制电路120包括一P型晶体管121以及一电压产生电路122。P型晶体管121的栅极耦接共同节点113，其源极耦接输入输出垫153，其漏极耦接驱动晶体管140的栅极，其基体极接收一输出电压V_O。在一可能实施例中，输出电压V_O为一高电压。举例而言，输出电压V_O可能约略等于输入输出垫153的位准。

电压产生电路122用以产生一高电压予P型晶体管121的基体极，防止P型晶体管121产生漏电流。在一可能实施例中，电压产生电路122根据电源端151及输入输出垫153的电压产生输出电压V_O。举例而言，当电源端151的电压高于输入输出垫153的电压时，电压产生电路122输出电源端151的电压予P型晶体管121的基体极。当输入输出垫153的电压高于电源端151的电压时，电压产生电路122提供输入输出垫153的电压予P型晶体管121的基体极。本发明并不限定电压产生电路122的电路架构。稍后将利用图2说明电压产生电路122的一可能实施架构。

控制电路130根据检测信号S_G1产生一控制信号S_G3。在本实施例中，控制电路130耦接于检测电路110与核心电路160之间，并提供控制信号S_G3至驱动晶体管140的栅极。当检测信号S_G1为第二位准(如高位准)时，控制电路130将核心电路160所产生的输出信号S_O作为控制信号S_G3提供予驱动晶体管140。当检测信号S_G1为第一位准(如低位准)时，控制电路130停止将输出信号S_O作为控制信号S_G3。此时，控制信号S_G3可能为一浮接位准。

本发明并不限定控制电路130的电路架构。在一可能实施例中，控制电路130包括一传输门(transmission gate)。在此例中，当检测信号S_G1为高位准时，传输门导通，用以将输出信号S_O作为控制信号S_G3提供予驱动晶体管140。当检测信号S_G1为低位准时，传输门不导通，用以避免一静电放电电流进入核心电路160。在其它实施例中，如果核心电路160具有一保护电路，用以阻挡静电放电电压时，则可省略控制电路130。在此例中，核心电路160直接耦接驱动晶体管140。

另外，本发明并不限定核心电路160的电路架构。在一可能实施例中，当输出信号S_O为高位准时，控制信号S_G3也为高位准。当输出信号S_O为低位准时，控制信号S_G3也为低位准。在其它实施例中，输出信号S_O的位准相反于控制信号S_G3的位准。举例而言，当输出信号S_O为高位准时，控制信号S_G3为低位准。当输出信号S_O为低位准时，控制信号S_G3为高位准。

驱动晶体管140耦接于输入输出垫153与电源端152之间。当电源端152接收一接地电压并且电源端151为一浮接状态时，检测信号S_G1为低位准。当输入输出垫153的位准高于检测信号S_G1的位准时，P型晶体管121导通。此时，当输入输出垫153接收到一正静电放电电压时，控制信号S_G2为高位准。因此，驱动晶体管140被导通，用以将一静电放电电流从输入输出垫153释放至电源端152。然而，如果输入输出垫153接收到一负静电放电电压并且电源端152接收到一接地电压时，驱动晶体管140的寄生二极管141导通，用以释放一静电放电电流。

当电源端151接收一第一操作电压(如5V)并且电源端152接收一第二操作电压(如接地电压)时，检测信号S_G1为第二位准(如高位准)。此时，控制信号S_G2不被控制电路120所控制，并且驱动晶体管140根据控制信号S_G3而动作。举例而言，当控制信号S_G3为一第四位准时，驱动晶体管140不导通。当控制信号S_G3为一第五位准时，驱动晶体管140导通，用以提供一驱动电流(未显示)。由于驱动晶体管140的通道尺寸较大，故具有较大的驱动能力。在本实施例中，驱动晶体管140为一N型晶体管。驱动晶体管140的栅极耦接控制电路120及130，其源极耦接输入输出垫153，其漏极与基体极耦接电源端152。

图2为本发明的电压产生电路的一可能示意图。在本实施例中，电压产生电路122包括P型晶体管210及220。P型晶体管210的栅极耦接输入输出垫153，其源极耦接电源端151，其漏极与基体极耦接P型晶体管121的基体极。当输入输出垫153的电压低于电源端151的电压时，P型晶体管210导通，用以将电源端151的电压作为输出电压V_O。

P型晶体管220的栅极耦接电源端151，其源极耦接输入输出垫153，其漏极与基体极耦接P型晶体管121的基体极。在本实施例中，当电源端151的电压低于输入输出垫153的电压时，P型晶体管220导通，用以将输入输出垫153的电压作为输出电压V_O。

图3为本发明的控制电路130的一可能实施例。如图所示，控制电路130包括一N型晶体管310、一P型晶体管320以及一反相器330。N型晶体管310的栅极耦接反相器330的输入端并接收检测信号S_G1。N型晶体管310的漏极接收输出信号S_O，其源极耦接驱动晶体管140的栅极，其基体极耦接电源端152。在本实施例中，当检测信号S_G1为第二位准(如高位准)并且输出信号S_O为低位准时，N型晶体管310导通，用以将输出信号S_O作为控制信号S_G3提供予驱动晶体管140。然而，当检测信号S_G1为第一位准(如低位准)时，N型晶体管310不导通。

P型晶体管320的栅极耦接反相器330的输出端，其源极接收输出信号S_O，其漏极耦接驱动晶体管140的栅极，其基体极耦接电源端151。在本实施例中，当检测信号S_G1为第二位准(如高位准)并且输出信号S_O为高位准时，P型晶体管320导通，用以将输出信号S_O作为控制信号S_G3提供予驱动晶体管140。然而，当检测信号S_G1为第一位准(如低位准)时，P型晶体管320不导通。

图4为本发明的驱动电路的另一可能实施例。如图所示，驱动电路400耦接电源端451及452以及一输入输出垫453。当电源端451接收一高操作电压(如5V)，电源端452接收一低操作电压(如0V)时，驱动电路400操作在一正常模式。在正常模式下，驱动电路400根据核心电路460所产生的输出信号S_O驱动一负载(未显示)。然而，当电源端451接收一接地电压并且电源端452为一浮接状态时，驱动电路400操作在一保护模式。在保护模式下，当一静电放电事件发生在电源端451或输入输出垫453时，驱动电路400释放来自电源端451或是输入输出垫453的静电放电电流。

在本实施例中，驱动电路400包括一检测电路410、控制电路420及430以及一驱动晶体管440。检测电路410耦接于电源端451以及452之间，并根据电源端451与452的电压产生一检测信号S_G4。在一可能实施例中，当电源端451接收一第一操作电压(如5V)，电源端452接收一第二操作电压(如接地电压)时，检测电路410设定检测信号S_G4为一第一位准(如低位准)。在另一可能实施例中，当电源端451的电压为一接地电压并且电源端452为一浮接状态时，检测电路410设定检测信号S_G4为第二位准(如高位准)。

本发明并不限定检测电路410的电路架构。在一可能实施例中，检测电路410包括一电阻411以及一电容412。电阻411耦接于电源端452与一共同节点413之间。电容412耦接于共同节点413与电源端451之间。在此例中，当电源端451接收到一接地电压并且电源端452为一浮接状态时，共同节点413的位准为第二位准(如高位准)。因此，检测信号S_G4也为第二位准。在另一可能实施例中，当电源端451接收一第一操作电压(如5V)，并且电源端452接收一第二操作电压(如接地电压)时，共同节点413的位准为第一位准(如低位准)。在此例中，检测信号S_G4为第一位准。

控制电路420根据检测信号S_G4产生一控制信号S_G5。举例而言，当检测信号S_G4为第一位准时，如果输入输出垫453接收到一负静电放电电压时，控制电路420设定控制信号S_G5为一第三位准(如一低位准)。在一可能实施例中，第三位准可能等于输入输出垫453的电平。然而，当电源端451接收一第一操作电压(如5V)并且电源端452接收一第二操作电压(如接地电压)时，控制电路420停止提供控制信号S_G5。此时，控制信号S_G5可能为一浮接位准。

本发明并不限定控制电路420的电路架构。在一可能实施例中，控制电路420包括一N型晶体管421以及一耦合元件422。N型晶体管421的栅极耦接共同节点413，其源极耦接输入输出垫453，其漏极耦接驱动晶体管440的栅极，其基体极耦接电源端452。耦合元件422耦接于驱动晶体管440的栅极与输入输出垫453之间。在一可能实施例中，耦合元件422为一电容。当输入输出垫453接收到一负静电放电电压时，耦合元件422拉低控制信号S_G5的位准。在另一可能实施例中，N型晶体管421导通，也可拉低控制信号S_G5的位准。在一可能实施例中，控制信号S_G5约略等于输入输出垫453的位准。

控制电路430根据检测信号S_G4产生一控制信号S_G6。在本实施例中，控制电路430耦接于驱动晶体管440的栅极与检测电路410之间，并接收核心电路460所产生的输出信号S_O。在一可能实施例中，电源端452接地，故检测信号S_G4为第一位准(如低位准)。此时，如果静电放电事件未发生时，控制电路430将核心电路460所产生的输出信号S_O作为控制信号S_G6提供予驱动晶体管440。然而，当检测信号S_G4为第二位准(如高位准)并且静电放电事件发生在输入输出垫453时，控制电路430停止将输出信号S_O作为控制信号S_G6。此时，控制信号S_G6可能为一浮接状态。本发明并不限定控制电路430的电路架构。稍后将通过图5说明控制电路430的可能电路架构。另外，核心电路460的特性与图1的核心电路160的特性相似，故不再赘述。

驱动晶体管440耦接于输入输出垫453与电源端451之间。当电源端451接收一接地电压并且电源端452为一浮接状态时，控制信号S_G4为第一位准(如低位准)。此时，如果输入输出垫453接收到一负静电放电电压时，由于N型晶体管421的源极的电压低于N型晶体管421的栅极电压，故N型晶体管421导通，并且耦合元件422拉低控制信号S_G5的位准。由于控制信号S_G5为低位准，故导通驱动晶体管440，用以释放一静电放电电流。然而，如果输入输出垫453接收到一正静电放电电压并且电源端151接收到一接地电压时，驱动晶体管440的寄生二极管441导通，用以将一静电放电电流释放至地。

当电源端451接收一第一操作电压(如5V)并且电源端452接收一第二操作电压(如接地电压)时，N型晶体管421的栅极与基体极的电压约等于第二操作电压。因此N型晶体管421不导通。此时，控制信号S_G5为一浮动位准。在此例中，驱动晶体管440根据控制信号S_G6而动作。举例而言，当控制信号S_G6为一第四位准(如高位准)时，驱动晶体管440不导通。当控制信号S_G6为一第五位准(如低位准)时，驱动晶体管440导通。由于驱动晶体管440的通道尺寸较大，故具有较大的驱动能力。

在本实施例中，驱动晶体管440为一P型晶体管。驱动晶体管440的栅极耦接控制电路420及430，其漏极耦接输入输出垫453，其源极与基体极耦接电源端451。

图5为图4的控制电路430的一可能实施例。控制电路430包括一N型晶体管510、一P型晶体管520以及一反相器530。反相器530的输入端接收控制信号S_G4。反相器530的输出端耦接N型晶体管510的栅极。N型晶体管510的漏极接收输出信号S_O，其源极耦接驱动晶体管440的栅极，其基体极耦接电源端452。P型晶体管520的栅极耦接反相器530的输入端，其源极接收输出信号S_O，其漏极耦接驱动晶体管440的栅极，其基体极耦接电源端451。

当检测信号S_G4为第一位准(如低位准)时，N型晶体管510及P型晶体管520导通，用以将输出信号S_O作为控制信号S_G6提供予驱动晶体管440。当检测信号S_G4为第二位准(如高位准)时，N型晶体管510及P型晶体管520不导通。此时，控制信号S_G6可能为一浮动位准。

除非另作定义，在此所有词汇(包含技术与科学词汇)均属本发明所属技术领域中相关技术人员的一般理解。此外，除非明白表示，词汇于一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中相关技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰。举例来，本发明实施例的系统、装置或是方法可以硬件、软件或硬件以及软件的组合的实体实施例加以实现。因此本发明的保护范围当视权利要求所界定者为准。