阅读说明：本技术 软误差恢复锁存器 (Soft error recovery latch ) 是由 A·M·韦杰蒂 A·亚恩 于 2019-06-26 设计创作，主要内容包括：本公开的实施例涉及软误差恢复锁存器。提供了一种锁存器。锁存器包括多个存储节点,包括被配置为存储具有两个状态中的一个存储状态的数据位的多个数据存储节点、以及被配置为存储数据位的补码的多个互补数据存储节点。锁存器包括分别对应于多个存储节点的多个电源电压多依赖级。每个电源电压多依赖级具有耦合到存储节点的输出和分别耦合到多个存储节点中的至少两个其他存储节点的至少两个控制输入。电源电压多依赖级被配置为响应于分别存储在至少两个其他存储节点中的两个数据位的两个状态的变化,引起存储在存储节点中的数据位的状态从第一状态变为第二状态。(Embodiments of the present disclosure relate to soft error recovery latches. A latch is provided. The latch includes a plurality of storage nodes, including a plurality of data storage nodes configured to store a data bit having one of two states, and a plurality of complementary data storage nodes configured to store complements of the data bit. The latch includes a plurality of power supply voltage multi-dependent stages respectively corresponding to the plurality of storage nodes. Each supply voltage multi-dependency stage has an output coupled to a storage node and at least two control inputs respectively coupled to at least two other storage nodes of the plurality of storage nodes. The supply voltage multi-dependency stage is configured to cause a state of a data bit stored in the storage node to change from a first state to a second state in response to changes in two states of two data bits respectively stored in at least two other storage nodes.)

软误差恢复锁存器

技术领域

本公开涉及数据存储锁存器，并且具体地涉及对存储数据中出现的软误差具有恢复力的数据存储锁存器。

背景技术

在某些情况下，诸如锁存器的存储设备会遇到引起一个或多个存储数据位改变状态的误差。例如，作为误差的结果，存储的数据位可以将状态从逻辑0改变为逻辑1，反之亦然。由于辐射或粒子撞击等原因，可能会发生存储误差。在误差发生之后，它在电路或系统中传播，并且引起电路或系统发生故障或者以与其预期目的不同的方式操作。

在很多应用中，特别是诸如空间、汽车或医疗应用等关键应用中，误差容限很低。这是因为误差的传播会产生严重的不利的后果。

发明内容

提供了一种锁存器。锁存器是软误差恢复的，并且因此可以容忍一个存储位中的误差，而不会对锁存器的操作产生不利影响。锁存器可以通过采用冗余和依赖性来从一位误差中恢复。

如本文所述，对于每个数据位，锁存器将多个数据位存储在相应的多个存储节点中。一些存储节点存储数据位的副本复制，而其他存储节点存储数据位的补码。存储的数据位可以是逻辑0或逻辑1。例如，如果存储的数据位是逻辑0，则锁存器的一些存储节点存储逻辑0，并且锁存器的其他存储节点存储逻辑1(逻辑0的补码)。

对于每个存储节点，锁存器包括一个或多个多依赖级。多依赖级将存储节点链接到锁存器的两个或更多个其他存储节点。多依赖级使存储在存储节点中的数据位的状态取决于它所依赖的两个或更多个其他存储节点。除非两个或更多其他存储节点中的数据也发生变化，否则存储节点中的数据确实会发生变化。如果其他存储节点中仅一个存储节点的数据发生变化，则该变化不足以触发存储节点的数据的变化。

当(存储节点所依赖的)所有两个或更多个其他存储节点中的数据改变时，发生存储节点的数据的改变。如果少于所有其他存储节点改变状态，则该改变不足以触发数据变化。因此，锁存器对软误差具有恢复力。

附图说明

图1示出了锁存器的示意图；

图2示出了锁存器的示意图；以及

图3A和3B示出了触发器的示意图。

具体实施方式

图1示出了锁存器100a的示意图。锁存器100a包括耦合到第一输入级102a和第二输入级104a的存储器级101a。锁存器100a是存储一个或多个数据位的存储器设备。锁存器100a包括四个数据存储节点：第一数据存储节点106a、第二数据存储节点106b、第一互补数据存储节点106c和第二互补数据存储节点106d。数据存储节点106a-d耦合到第一输入级102a。在锁存器100a中，每个数据存储节点106a-d耦合到相关联的电源电压多依赖级108a-d和相关联的参考电压多依赖级110a-d。

具体地，锁存器100a包括分别用于第一数据存储节点106a和第二数据存储节点106b的第一电源电压多依赖级108a和第二电源电压多依赖级108b。锁存器100a包括分别用于第一互补数据存储节点106c和第二互补数据存储节点106d的第三电源电压多依赖级108c和第四电源电压多依赖级108d。锁存器100a还包括分别用于第一数据存储节点106a和第二数据存储节点106b的第一参考电压多依赖级110a和第二参考电压多依赖级110b、以及分别用于第三互补数据存储节点106c和第四互补数据存储节点106d的第三参考电压多依赖级110c和第四参考电压多依赖级110d。

电源电压多依赖级108a、108b、108c、108d分别选择性地将数据存储节点106a、106b、106c、106d耦合到电压源节点120。电压源节点120可以向锁存器100a提供电源电压(或轨电压)(V_dd)等。电源电压可以是表示逻辑1的电压电平。参考电压多依赖级110a、110b、110c、110d分别选择性地将数据存储节点106a、106b、106c、106d耦合到第二输入级104a。第二输入级104a选择性地将参考电压多依赖级110a-d耦合到参考电压节点(未示出)以提供用于选择性地将数据存储节点106a-d接地的参考电压(或接地电压)。参考电压可以是具有表示逻辑0的电压电平的零电压。

每个电源电压多依赖级108a-d包括两个级联晶体管。第一电源电压多依赖级108a、第二电源电压多依赖级108b、第三电源电压多依赖级108c和第四电源电压多依赖级108d分别包括第一晶体管112a、112b、112c、112d和第二晶体管114a、114b、114c、114d。第一参考电压多依赖级110a、第二参考电压多依赖级110b、第三参考电压多依赖级110c和第四参考电压多依赖级110d分别包括第一晶体管116a、116b、116c、116d和第二晶体管118a、118b、118c、118d。

在每个电源电压多依赖级108a-d中，第一晶体管112a-d具有耦合到级108a-d的数据存储节点106a-d的漏极和耦合到第二晶体管114a-d的漏极的源极。第一晶体管112a-d具有耦合到另一数据存储节点106a-d的栅极。第二晶体管114a-d具有耦合到电压源节点120的源极和耦合到与第一晶体管112a-d的栅极耦合到的数据存储节点106a-d不同的另一数据存储节点106a-d的栅极。

尽管电源电压多依赖级108a-d的第一晶体管112a-d和第二晶体管114a-d被示出为p沟道金属氧化物半导体场效应晶体管(MOSFET)，但是可以使用任何其他类型的晶体管。每个电源电压多依赖级108a-d可以具有在第二晶体管114a-d的源极处的数据输入、分别在第一晶体管112a-d和第二晶体管114a-d的栅极处的第一控制输入和第二控制输入、以及在第一晶体管112a-d的漏极处的输出。因此，电源电压多依赖级108a-d在数据存储节点106a-d处提供输出电压(级108a-d的输出)，该输出电压取决于第一晶体管112a-d和第二晶体管114a-d的栅极的电压(级108a-d的控制输入)以及电压源节点120处的源电压(级108a-d的输入)。

在第一电源电压多依赖级108a中，第一晶体管112a的漏极耦合到第一数据存储节点106a，第一晶体管112a的栅极耦合到第二互补数据存储节点106d，并且第二晶体管114a的栅极耦合到第一互补数据存储节点106c。在第二电源电压多依赖级108b中，第一晶体管112b的漏极耦合到第二数据存储节点106b，第一晶体管112b的栅极耦合到第一互补数据存储节点106c，并且第二晶体管114b的栅极耦合到第二互补数据存储节点106d。在第三电源电压多依赖级108c中，第一晶体管112c的漏极耦合到第一互补数据存储节点106c，第一晶体管112c的栅极耦合到第二数据存储节点106b，并且第二晶体管114c的栅极耦合到第一数据存储节点106a。在第四电源电压多依赖级108d中，第一晶体管112d的漏极耦合到第二互补数据存储节点106d，第一晶体管112d的栅极耦合到第一数据存储节点106a，并且第二晶体管114d的栅极耦合到第二数据存储节点106b。

多个数据存储节点106a-d的参考电压多依赖级110a-d被类似地配置为相应的电源电压多依赖级108a-d，不同之处在于，参考电压多依赖级110a-d的输入耦合到第二输入级104a而不是电压源节点120。

每个参考电压多依赖级110a-d包括第一晶体管116a-d和第二晶体管118a-d。第一晶体管116a-d具有耦合到数据存储节点106a-d的漏极和耦合到第二晶体管118a-d的漏极的源极。第二晶体管的源极耦合到第二输入级104a。第一晶体管116a-d和第二晶体管118a-d的栅极分别耦合到两个数据存储节点106a-d，这两个数据存储节点106a-d彼此不同并且不同于第一晶体管116a-d的漏极耦合到的数据存储节点106a-d。

第一参考电压多依赖级110a的第一晶体管116a和第二晶体管118a的栅极分别耦合到第二互补数据存储节点106d和第一互补数据存储节点106c。第二参考电压多依赖级110b的第一晶体管116b和第二晶体管118b的栅极分别耦合到第一互补数据存储节点106c和第二互补数据存储节点106d。第三参考电压多依赖级110c的第一晶体管116c和第二晶体管118c的栅极分别耦合到第二数据存储节点106b和第一数据存储节点106a。第四参考电压多依赖级110d的第一晶体管116d和第二晶体管118d的栅极分别耦合到第一数据存储节点106a和第二数据存储节点106b。

第一数据存储节点106a和第二数据存储节点106b存储副本(或相同)数据位(分别表示为“MA”和“MB”)。第一互补数据存储节点106c和第二互补数据存储节点106d存储被存储在第一数据存储节点106a和第二数据存储节点106b中的数据位的补码(分别表示为“MAn”和“MBn”)。例如，如果MA和MB是逻辑1，则MAn和MBn是逻辑0，反之亦然。

电源电压多依赖级108a-d和参考电压多依赖级110a-d的布置使得数据存储节点106a-d能够依赖于锁存器100a。该依赖性确保了仅当节点106a-d所依赖的节点的对应状态也改变时，节点106a-d的状态才改变。

例如，第一数据存储节点106a(“MA”)的状态取决于第一互补数据存储节点106c和第二互补数据存储节点106d(“MAn”和“MBn”)的状态。当第一数据存储节点106a存储逻辑1时，第一互补数据存储节点106c和第二互补数据存储节点106d都存储逻辑0。为了使第一数据存储节点106a的状态从逻辑1变为逻辑0，第一互补数据存储节点106c和第二互补数据存储节点106d的状态应当从逻辑0变为逻辑1。互补数据存储节点106c、106d中的一个的状态的变化不足以引起第一数据存储节点106a的状态改变。增加的冗余减少了由于辐射或粒子撞击等因素而改变存储在锁存器中的数据的可能性，并且增加了锁存器100a在处理这样的事件时的鲁棒性。

在操作期间，第一输入级102a将具有逻辑1状态的数据位输出到两个数据存储节点106a-d用于存储，诸如第一数据存储节点106a和第二数据存储节点106b或者第一互补数据存储节点106c和第二互补数据存储节点106d。第二输入级104a将具有互补状态(逻辑0)的数据位输出到两个数据存储节点106a-d用于存储，诸如第一数据存储节点106a和第二数据存储节点106b或者第一互补数据存储节点106c和第二互补数据存储节点106d。因此，对于一个数据位，锁存器存储四位；两位具有与数据位相同的状态并且是数据位的副本，而两位具有互补状态或相反状态。

在通过第一输入级102a和第二输入级104a将数据存储或馈送到锁存器100a中之后，除非两个其他数据存储节点的状态改变，否则数据存储节点106a-d的状态不会改变。例如，最初，第一数据存储节点106a(MA)存储逻辑0，其中第一互补数据存储节点106c和第二互补数据存储节点106d(MAn和MBn)存储互补逻辑1。结果，第一电源电压多依赖级108a的第一晶体管112a和第二晶体管114a截止，并且第一数据存储节点106a与电压源节点120解耦。相反，第一参考电压多依赖级110a的第一晶体管116a和第二晶体管118a导通，并且第一数据存储节点106a耦合到提供参考电压的第二输入级104a。将第一数据存储节点106a耦合到第二输入级104a引起存储在第一数据存储节点106a(MA)中的数据保持在逻辑0。

如果第一互补数据存储节点106c和第二互补数据存储节点106d(MAn和MBn)中的一个将状态从逻辑1改变为逻辑0(例如，作为软误差的结果)，则该改变不足以改变第一数据存储节点106a(MA)的状态。如果第一互补数据存储节点106c(MAn)将状态从逻辑1改变为逻辑0，则第一电源电压多依赖级108a的第二晶体管114a导通。然而，因为第一晶体管112a保持截止，所以第一电源电压多依赖级108a整体关闭，并且第一数据存储节点106a(MA)保持与电压源节点120解耦。第一互补数据存储节点106c(MAn)的状态变化引起第一参考电压多依赖级110a的第二晶体管118a截止，从而将第一数据存储节点106a(MA)与第二输入级104a解耦。在第一数据存储节点106a(MA)与电压源节点120和第二输入级104a解耦的情况下，第一数据存储节点106a(MA)保持其逻辑状态为1。第一互补数据存储节点106c(MAn)的状态的软误差不影响第一数据存储节点106a(MA)的存储数据。

表1示出了第一数据存储节点106a和第二数据存储节点106b(MA、MB)以及第一互补数据存储节点106c和第二互补数据存储节点106d(Man、MBn)的依赖性。

节点	依赖性
		MA	MAn、MBn
MB	MAn、MBn
		MAn	MA、MB
MBn	MA、MB

表1

级108a-d、110a-d操作以在没有软误差的情况下将数据存储节点106a-d耦合到电压源节点120或第二输入级104a。当数据存储节点106a-d存储逻辑1时，它耦合到电压源节点120，并且当数据存储节点106a-d存储逻辑0时，它耦合到第二输入级104a。当发生软误差时，级108a-d、110a-d操作以将数据存储节点106a-d与电压源节点120和第二输入级104a两者解耦。一旦与电压源节点120和第二输入级104a解耦，数据存储节点106a-d就在软误差发生之前保持其状态。如果数据存储节点106a-d所依赖的两个节点的状态改变，则级108a-d、110a-d操作以改变数据存储节点106a-d的状态。

图2示出了锁存器100b的示意图。锁存器100b包括存储器级101a以及耦合到存储器级101a的第一输入级102b和第二输入级104b。锁存器100b具有与参考图1描述的锁存器100a类似的结构。然而，在图2的锁存器100b中，数据存储节点106a-d耦合到第二输入级104b而不是第一输入级102b。第二输入级104b操作以选择性地将第一数据存储节点106a和第二数据存储节点106b(SA、SB)或者第一互补数据存储节点106c和第二互补数据存储节点106d(San、SBn)耦合到参考电压节点。因此，第一数据存储节点106a和第二数据存储节点106b或者第一互补数据存储节点106c和第二互补数据存储节点106d被设置为存储逻辑0(或处于去断言或去激活状态)。

当数据存储节点106a-d存储逻辑0时，其互补节点106a-d存储逻辑1，这导致相关联的参考电压多依赖级110a-d及其晶体管116a-d、118a-d导通。因此，参考电压多依赖级110a-d的输入(第二晶体管118a-d的源极)耦合到参考电压节点122。参考电压节点122向锁存器100b提供参考电压或地电压。

锁存器100b在电源电压多依赖级108a-d的输入处耦合到第一输入级102b。具体地，电源电压多依赖级108a-d的第二晶体管114a-d的源极耦合到第一输入级102b。第一输入级102b选择性地向电源电压多依赖级108a-d提供电源电压。

图3A和3B示出了触发器124的示意图。触发器124包括主级126a和从级126b。主级126a包括数据级128、第一输入级102a、第一锁存器100a和第二输入级104a。从级126b包括第一输入级102b、第二锁存器100b、第二输入级104b和输出级130。

数据级128包括背靠背布置的两个反相二极管132a、132b，由此第一反相二极管132a的阴极耦合到第二反相二极管132b的阳极。第一反相二极管132a在其阳极处接收数据位(表示为“D”)，并且在其阴极处输出数据位的补码(表示为“DN”)。第二反相二极管132b在其阳极处接收数据位的补码，并且在其阴极处输出数据位(表示为“DB”)。

主级126a的第一输入级102a包括第一数据晶体管134a和第二数据晶体管134b、第一互补数据晶体管134c和第二互补数据晶体管134d、以及第一时钟晶体管136a、第二时钟晶体管136b、第三时钟晶体管136c和第四时钟晶体管136d。数据晶体管134a、134b、134c、134d分别具有与时钟晶体管136a、136b、136c、136d的级联布置。根据级联布置，数据晶体管134a-d具有耦合到电压源节点120的源极和耦合到时钟晶体管136a-d的源极的漏极。时钟晶体管136a-d的栅极用于接收时钟信号(表示为“CP”)。第一数据晶体管134a和第二数据晶体管134b的栅极耦合到第一反相二极管132a的阴极。第二互补数据晶体管134c和第二互补数据晶体管134d的栅极耦合到第二反相二极管132b的阴极。

时钟晶体管136a、136b、136c、136d的漏极分别耦合到第一数据存储节点106a和第二数据存储节点106b以及第一互补数据存储节点106c和第二互补数据存储节点106d。

第二输入级104a包括第一互补数据晶体管138a和第二互补数据晶体管138b、第一数据晶体管138c和第二数据晶体管138d、以及第一时钟晶体管140a和第二时钟晶体管140b。晶体管138a、138b、138c、138d的漏极分别耦合到参考电压多依赖级110a-d的第二晶体管118a-d的源极。晶体管138a、138b、138c、138d的源极耦合到参考电压节点122。第一互补数据晶体管138a和第二互补数据晶体管138b的栅极耦合到第一反相二极管132a的阴极。第一数据晶体管138c和第二数据晶体管138d的栅极耦合到第二反相二极管132b的阴极。

第一时钟晶体管140a具有耦合到第一互补数据晶体管138a的漏极的漏极、耦合到第二数据晶体管138d的漏极的源极、和用于接收时钟信号(“CP”)的栅极。第二时钟晶体管140a具有耦合到第二互补数据晶体管138b的漏极的漏极、耦合到第一数据晶体管138c的漏极的源极、和用于接收时钟信号(“CP”)的栅极。

在触发器124的从级126b中，第一输入级102b包括第一主数据晶体管142a、第二主数据晶体管142b、第三主数据晶体管142c和第四主数据晶体管142d以及第一时钟晶体管144a和第二时钟晶体管144b。主数据晶体管142a-d的源极耦合到电压源节点120。主数据晶体管142a、142b、142c、142d的漏极分别耦合到电源电压多依赖级108a、108b、108c、108d的第二晶体管114a、114b、114c、114d的源极。主数据晶体管142a、142b、142c、142d的栅极分别耦合到主级126a的第一锁存器100a的数据存储节点106a、106b、106c、106d。

第一时钟晶体管144a具有耦合到第一电源电压多依赖级108a的第二晶体管114a的源极的源极、耦合到第四电源电压多依赖级108d的第二晶体管114d的源极的漏极、和用于接收时钟信号(CP)的栅极。第二时钟晶体管144b具有耦合到第二电源电压多依赖级108b的第二晶体管114b的源极的源极、耦合到第三电源电压多依赖级108c的第二晶体管114c的源极的漏极、和用于接收时钟信号(CP)的栅极。

从级126b的第二输入级104b包括第一数据晶体管146a和第二数据晶体管146b、第一互补数据晶体管146c和第二互补数据晶体管146d、以及第一时钟晶体管148a、第二时钟晶体管148b、第三时钟晶体管148c和第四时钟晶体管148d。数据晶体管146a、146b、146c、146d分别具有与时钟晶体管148a、148b、148c、148d的级联布置。根据级联布置，数据晶体管136a-d具有耦合到参考电压节点122的源极和耦合到时钟晶体管148a-d的源极的漏极。时钟晶体管148a-d的栅极用于接收时钟信号(表示为“CP”)。时钟晶体管148a、148b、148c、148d的漏极分别耦合到第一数据存储节点106a和第二数据存储节点106b以及第二锁存器100b的第一互补数据存储节点106c和第二互补数据存储节点106d。

第一数据晶体管146a的栅极耦合到主级126a的第一锁存器100a的第一互补数据存储节点106c，第二数据晶体管146b的栅极耦合到主级126a的第一锁存器100a的第二互补数据存储节点106d，第一互补数据晶体管146c的栅极耦合到第二数据存储节点106b，并且第二互补数据晶体管146d的栅极耦合到第一数据存储节点106a。

输出级130包括具有级联布置的第一晶体管150a、第二晶体管150b、第三晶体管150c和第四晶体管150d。第一晶体管150a具有耦合到电压源节点120的源极、耦合到第二晶体管150b的源极的漏极和耦合到第二锁存器100b的第二互补数据存储节点106d的栅极。第二晶体管150b具有耦合到输出节点152的漏极和耦合到第二锁存器100b的第一互补数据存储节点106c的栅极。第三晶体管150c具有耦合到输出节点152的漏极、耦合到第四晶体管150d的漏极的源极和耦合到第二锁存器100b的第一互补数据存储节点106c的栅极。第四晶体管150d具有耦合到第二锁存器100b的第二互补数据存储节点106d的栅极和耦合到参考电压节点122的源极。

主锁存器126a是单相有源低锁存器。当时钟信号(CP)为低时，第一输入级102a和第二输入级104a将数据馈送到第一锁存器100a中。当时钟信号(CP)为低时，第一输入级102a的时钟晶体管136a-d导通。因此，取决于数据位(D)是逻辑0还是逻辑1，第一数据存储节点106a和第二数据存储节点106b或者第一互补数据存储节点106c和第二互补数据存储节点106d耦合到电压源节点120以存储逻辑1。

当数据位(D)是逻辑1时，第一数据晶体管134a和第二数据晶体管134b导通，并且逻辑1被传递到第一数据存储节点106a和第二数据存储节点106b(MA和MB)。如本文所述，第一互补数据存储节点106c和第二互补数据存储节点106d(MAn和MBn)依赖于第一数据存储节点106a和第二数据存储节点106b(MA和MB)。

同时，第二输入级104a的第一数据晶体管138c和第二数据晶体管138d导通，并且第一互补数据晶体管138a和第二互补数据晶体管138b不导通。因此，参考电压节点122的参考电压被传递到第二晶体管118c、118d的源极，并且经由第三参考电压多依赖级110c和第四参考电压多依赖级110d被传递到第一互补数据存储节点106c和第二互补数据存储节点106d(MAn和MBn)，第一互补数据存储节点106c和第二互补数据存储节点106d因此转换为存储逻辑0。当数据位(D)是逻辑0时，第一输入级102a和第二输入级104a以类似的方式操作以引起逻辑0被存储在第一数据存储节点106a和第二数据存储节点106b(MA和MB)中并且引起逻辑1被存储在第一互补数据存储节点106c和第二互补数据存储节点106d(MAn和MBn)中。

当时钟信号(CP)转变为逻辑0时，第一输入级102a关闭。第二输入级104a在参考电压多依赖级110a-d的第二晶体管118a-d的源极处提供参考电压。第一锁存器100a将所存储的数据保留在数据存储节点106a-d中。

在从锁存器126b中，第二输入级104b关闭同时时钟信号(CP)为低。第一输入级102b向电源电压多依赖级108a-d的第二晶体管114a-d的源极提供电源电压。第二锁存器102b将先前存储的数据保留在数据存储节点106a-d中。

当时钟信号(CP)转变为高时，时钟晶体管148a-d变为导通。取决于存储在第一数据存储节点106a和第二数据存储节点106b(MA和MB)以及主锁存器126a的第一锁存器100a的第一互补数据存储节点106c和第二互补数据存储节点106d(MAn和MBn)中的数据的逻辑状态，第一数据晶体管146a和第二数据晶体管146b或者第一互补数据晶体管146c和第二互补数据晶体管146d导通。

当主锁存器126a在第一数据存储节点106a和第二数据存储节点106b(MA和MB)中存储逻辑1时，第二输入级104b将逻辑0传递到从锁存器126b的第一互补数据存储节点106c和第二互补数据存储节点106d(SAn和SBn)。如本文所述，第一数据存储节点106a和第二数据存储节点106b(SA和SB)依赖于第一互补数据存储节点106c和第二互补数据存储节点106d(SAn和SBn)。因此，逻辑1从第一输入级102b被馈送到第一数据存储节点106a和第二数据存储节点106b(SA和SB)。

因此，当时钟信号(CP)变为高时，存储在主锁存器126a的数据存储节点106a-d中的数据被传递到从锁存器126b的数据存储节点106a。作为高电平有效锁存器的从锁存器126b在时钟信号(CP)从低转变为高的时刻存储被存储在主锁存器126a中的数据。当时钟信号(CP)转变回低时，从锁存器126b保持它在时钟信号(CP)为高时存储的数据。

输出级130基于存储在第一互补数据存储节点106c和第二互补数据存储节点106d(SAn和SBn)中的数据的状态输出逻辑1或逻辑0。当互补数据存储节点106c、106d(SAn和SBn)都是逻辑0时，输出级130在输出节点152处输出逻辑1。相反，当互补数据存储节点106c、106d(SAn和SBn)都是逻辑1时，输出级130在输出节点152处输出逻辑0。如果第一互补数据存储节点106c和第二互补数据存储节点106d(SAn和SBn)具有不同的状态，则输出级130保持先前的输出(即，在第一互补数据存储节点106c和第二互补数据存储节点106d(SAn和SBn)中的数据状态之间的不一致之前提供的输出)。

可以组合上述各种实施例以提供另外的实施例。根据以上详细描述，可以对实施例进行这些和其他改变。通常，在所附权利要求中，所使用的术语不应当被解释为将权利要求限制于说明书和权利要求中公开的特定实施例，而是应当被解释为包括所有可能的实施例以及这样权利要求有权享有的等同物的全部范围。因此，权利要求不受本公开的限制。