一种灵敏放大器半缓冲器
阅读说明：本技术 一种灵敏放大器半缓冲器 (Semi-buffer of sensitive amplifier ) 是由 李永福 张云芳 马策 王国兴 连勇 于 2021-07-01 设计创作，主要内容包括：本发明涉及电子器件的技术领域,公开了一种灵敏放大器半缓冲器,包括传输模块和握手信号产生模块,所述传输模块用于数据传输,所述握手信号产生模块用于根据传输的数据,生成握手信号,采用或非门结构,其输入端与传输模块的输出端连接,其输出端设置为握手信号Lack。本发明的SAHB仅使用了11个晶体管,与现有SAHB的33个晶体管相比减小了面积；没有使用数据信号的逻辑互补信号,降低了信号的复杂度,提高了运算速度。(The invention relates to the technical field of electronic devices, and discloses a sense amplifier half buffer which comprises a transmission module and a handshake signal generation module, wherein the transmission module is used for data transmission, the handshake signal generation module is used for generating handshake signals according to transmitted data, a NOR gate structure is adopted, the input end of the NOR gate structure is connected with the output end of the transmission module, and the output end of the NOR gate structure is set as a handshake signal Lack. The SAHB of the invention only uses 11 transistors, thus reducing the area compared with the 33 transistors of the prior SAHB; and a logic complementary signal of a data signal is not used, so that the complexity of the signal is reduced, and the operation speed is improved.)
技术领域
本发明涉及电子器件的技术领域，具体涉及一种灵敏放大器半缓冲器。
背景技术
目前的数字电路主要分为同步和异步两种设计方法。由于同步电路较为简单，因而目前应用更为广泛。但是同步电路也有一些缺点：时钟信号持续翻转造成巨大功耗；需要严格的时序约束，难度较高；在面对工艺、电压、温度(Power-Voltage-Temperature,PVT)扰动时可能发生错误等。
而异步电路则能克服这些缺点：异步电路具有更放松的时序约束；面对PVT扰动有更好的鲁棒性；由于没有全局时钟信号，信号反转更少，功耗更低；系统性能取决于平均路径延迟而非关键路径延迟，具有更高的性能潜力。
异步电路数据通信依靠异步传输协议，可根据时序方法分为三种类型：1)延迟不灵敏(delay-insensitive,DI)；2)数据捆绑(bundled-data,BD)；3)准延时不灵敏(Quasi-Delay-Insensitive，QDI)/时间流水线(timed-pipeline,TP)/单轨(single-track,ST)。对于DI电路，由于它们不假设门、线延迟，导致电路仅包含缓冲单元和C-Muller单元，所以并不实用。对于BD电路，它们的实现依赖于与同步电路类似的捆绑门、线延迟，因此在设计上有一定挑战性。对于TP和ST电路，它们需要时序约束，较为复杂。而QDI电路无需对逻辑门和信号线进行时序约束，设计简单；根据实际工作负载和操作条件检测数据的完成情况，最为实用；适应未知的PVT变化，鲁棒性较强。
在QDI电路中，有PCHB(Precharged Half Buffer，预充电半缓冲器)和SAHB(SenseAmplifier Half-Buffer，灵敏放大器半缓冲器)等电路类型。PCHB标准单元采用异步QDI协议，在LCD和功能块F之间的线叉(wire fork)是等时的假设下工作。PCHB有功耗低、鲁棒性强等优点，并且已经成功商业化实现，但它也有面积大、速度不够快、不适合亚阈值操作等缺点。
现有的SAHB是异步QDI四相协议，其示意图如图1所示。SAHB与PCHB相比具有面积小、能耗低等优点，但缺点也很明显：已有的SAHB由两部分组成，即运算块和放大块，因而面积不够小；其上拉网络由nMOS组成，且串联的晶体管数目比较大，因此速度不够快。
发明内容
本发明提供了一种可灵敏放大器半缓冲器，解决了现有灵敏放大器半缓冲器的面积大、速度慢等问题。
本发明可通过以下技术方案实现：
一种灵敏放大器半缓冲器，包括传输模块和握手信号产生模块，所述传输模块用于数据传输，所述握手信号产生模块用于根据传输的数据，生成握手信号，采用或非门结构，其输入端与传输模块的输出端连接，其输出端设置为握手信号Lack，
所述传输模块包括多个握手信号晶体管和多个逻辑晶体管，所述握手信号晶体管包括：第一握手信号晶体管M1、第二握手信号晶体管M4、第三握手信号晶体管M7；所述逻辑晶体管包括：第一逻辑晶体管M2、第二逻辑晶体管M3、第三逻辑晶体管M5、第四逻辑晶体管M6；
其中，第一逻辑晶体管M2的栅极设置为输入数据A.F端口，源极与第一握手信号晶体管M1的漏极相连，漏极与第二握手信号晶体管M4的漏极、第三逻辑晶体管M5的漏极及输出端Q.T相连，同时还与第四逻辑晶体管M6的栅极连接；
第二逻辑晶体管M3的栅极设置为输入数据A.T端口，源极与第一握手信号晶体管M1的漏极相连，漏极与第四逻辑晶体管M6的漏极、第三握手信号晶体管M7的漏极及输出端Q.F相连，同时还与第三逻辑晶体管M5的栅极连接；
第三逻辑晶体管M5的栅极与输出端Q.F相连，源极接地，漏极与第一逻辑晶体管M2的漏极、第二握手信号晶体管M4的漏极相连；
第四逻辑晶体管M6的栅极与输出端Q.T相连，源极接地，漏极与第二逻辑晶体管M3的漏极、第三握手信号晶体管M7的漏极相连；
第一握手信号晶体管M1的栅极与握手信号Rack相连，源极与电源VDD相连，漏极与第一逻辑晶体管M2的源极、第二逻辑晶体管M3的源极相连；
第二握手信号晶体管M4的栅极与握手信号Rack相连，源极接地，漏极与第一逻辑晶体管M2的漏极、第三逻辑晶体管M5的漏极相连；
第三握手信号晶体管M7的栅极与握手信号Rack相连，源极接地，漏极与第二逻辑晶体管M3的漏极、第四逻辑晶体管M6的漏极相连；
所述握手信号Rack设置为同一线路上相邻的上一个异步模块的握手输出信号。
进一步，所述握手信号产生模块包括第四握手信号晶体管M8、第五握手信号晶体管M9、第六握手信号晶体管M10、第七握手信号晶体管M11，其输入端与输出端Q.T和Q.F连接。
本发明有益的技术效果在于：
本发明的SAHB仅使用了11个晶体管，与现有SAHB的33个晶体管相比减小了面积；没有使用数据信号的逻辑互补信号，降低了信号的复杂度，提高了运算速度。
附图说明
图1是本发明的现有灵敏放大器半缓冲器的总体电路结构示意图；
图2是本发明的灵敏放大器半缓冲器的总体电路结构示意图；
图3是本发明的逻辑晶体管M2、M3、M5、M6组成灵敏放大器的等效电路示意图。
具体实施方式
下面结合附图及较佳实施例详细说明本发明的具体实施方式。
如图2所示，本发明提供了一种灵敏放大器半缓冲器，包括传输模块和握手信号产生模块，所述传输模块用于数据传输，其输入端除了连接待传输的输入数据，还连接同一线路上相邻的上一个异步模块的握手输出信号；所述握手信号产生模块用于根据传输的数据，生成握手信号，采用或非门结构，其输入端与传输模块的输出端连接，其输出端设置为握手信号Lack，具体如下：
所述传输模块包括多个握手信号晶体管和多个逻辑晶体管，所述握手信号晶体管包括：第一握手信号晶体管M1、第二握手信号晶体管M4、第三握手信号晶体管M7；所述逻辑晶体管包括：第一逻辑晶体管M2、第二逻辑晶体管M3、第三逻辑晶体管M5、第四逻辑晶体管M6；
其中，第一逻辑晶体管M2的栅极设置为输入数据A.F端口，源极与第一握手信号晶体管M1的漏极相连，漏极与第二握手信号晶体管M4的漏极、第三逻辑晶体管M5的漏极及输出端Q.T相连，同时还与第四逻辑晶体管M6的栅极连接；
第二逻辑晶体管M3的栅极设置为输入数据A.T端口，源极与第一握手信号晶体管M1的漏极相连，漏极与第四逻辑晶体管M6的漏极、第三握手信号晶体管M7的漏极及输出端Q.F相连，同时还与第三逻辑晶体管M5的栅极连接；
第三逻辑晶体管M5的栅极与输出端Q.F相连，源极接地，漏极与第一逻辑晶体管M2的漏极、第二握手信号晶体管M4的漏极相连；
第四逻辑晶体管M6的栅极与输出端Q.T相连，源极接地，漏极与第二逻辑晶体管M3的漏极、第三握手信号晶体管M7的漏极相连；
第一握手信号晶体管M1的栅极与握手信号Rack相连，源极与电源VDD相连，漏极与第一逻辑晶体管M2的源极、第二逻辑晶体管M3的源极相连；
第二握手信号晶体管M4的栅极与握手信号Rack相连，源极接地，漏极与第一逻辑晶体管M2的漏极、第三逻辑晶体管M5的漏极相连；
第三握手信号晶体管M7的栅极与握手信号Rack相连，源极接地，漏极与第二逻辑晶体管M3的漏极、第四逻辑晶体管M6的漏极相连；
所述握手信号Rack设置为同一线路上相邻的上一个异步模块的握手输出信号。
由此可见，第一逻辑晶体管M2、第二逻辑晶体管M3的栅极组成输入数据的双轨信号A.T和A.F，其中第一逻辑晶体管M2为A.F，第二逻辑晶体管M3为A.T。第三逻辑晶体管M5、第四逻辑晶体管M6的栅极连接了输出数据的双轨信号Q.T和Q.F，其中第三逻辑晶体管M5为Q.F，第四逻辑晶体管M6为Q.T。第一握手晶体管M1、第二握手晶体管M4、第三握手晶体管M7的栅极为上一异步模块的握手输出信号的输入端。
该握手信号产生模块包括第四握手信号晶体管M8、第五握手信号晶体管M9、第六握手信号晶体管M10、第七握手信号晶体管M11，其输入端与输出端Q.T和Q.F连接。
本发明的灵敏放大器半缓冲器SAHB也遵守四相握手协议，包括两个交替的操作：求值和复位。在复位时，输入握手信号Rack＝1，表示输入数据无效，即为空，即输入端A.T＝A.F＝0。此时上拉逻辑中的第一握手信号晶体管M1关闭，上拉电路不通；下拉逻辑中的第二握手信号晶体管M4和第三握手信号晶体管M7打开，输出信号Q.T＝Q.F＝0，同时通过握手信号产生模块中的或非门得到输出握手信Lack＝1，表示输出为空。
在求值时，输入握手信号Rack＝0，输入数据有效，即不为空。此时上拉逻辑中的第一握手信号晶体管M1打开，下拉逻辑中的第二握手信号晶体管M4和第三握手信号晶体管M7关闭，逻辑晶体管M2、M3、M5、M6组成灵敏放大器，等效电路如图3所示。
当输入数据为1时，即输入端A.T＝1，输入端A.F＝0时，第一逻辑晶体管M2打开，第二逻辑晶体管M3关闭，输出端Q.T被拉高到1，从而第四逻辑晶体管M6打开，使输出端Q.F保持为0；输出端Q.F为0使第三逻辑晶体管M5保持关闭，从而保证输出端Q.T不会被拉低到1，此时输出握手信号Lack＝0，表示输出数据有效。
当输入数据为0，即输入端A.T＝0，输入端A.F＝1时，第一逻辑晶体管M2关闭，第二逻辑晶体管M3打开，输出端Q.F被拉高到1，从而第三逻辑晶体管M5打开，使输出端Q.T保持为0；输出端Q.T为0使第四逻辑晶体管M6保持关闭，从而保证输出端Q.F不会被拉低到1，此时输出握手信号Lack＝0，表示输出数据有效。
如图1所示的现有SAHB包含两个模块：计算块和敏感放大器块。计算块包含输入的确认信号Rack和逻辑部分，上拉部分和下拉部分全部使用nMOS晶体管，以减少寄生电容。计算块的逻辑部分与组合电路的逻辑相似，Rack信号用以控制输出；敏感放大器块的上拉部分由输入信号和Rack信号共同控制，当数据有效且Rack信号为0时将下半部分的敏感放大器接到电源VDD，对输出进行放大。
而本发明的SAHB考虑将计算块和敏感放大器块合并以减少面积，并将计算块的上拉部分换成pMOS晶体管以加快输出速度。将现有SAHB标准单元计算块的上拉电路替换为pMOS晶体管，下拉电路替换成的敏感放大器的下半部分，上拉电路与下拉电路共同组成敏感放大器，放大器的工作与否由握手信号Rack控制。当握手信号Rack为0时，放大器应当起到放大并锁存输出的作用；当确认信号Rack＝1时，放大器应当被断开，而通向VSS的电路应打开，将输出拉低。
因此，本发明的SAHB仅使用了11个晶体管，与现有SAHB的33个晶体管相比减小了面积；没有使用数据信号的逻辑互补信号，降低了信号的复杂度，提高了运算速度。
此外要说明的时，本发明不仅限于缓冲器，可将第一逻辑晶体管M2和第二逻辑晶体管M3替换为其他逻辑电路的上拉逻辑，如与非、或非等，即可成为使用SAHB逻辑的异步逻辑单元。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，因此，本发明的保护范围由所附权利要求书限定。
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