阅读说明：本技术 3d存储器件及其制造方法 (3D memory device and method of manufacturing the same ) 是由 刘思敏 杨川 严龙翔 吴智鹏 许波 彭爽爽 谢柳群 殷姿 刘力恒 于 2019-10-23 设计创作，主要内容包括：本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：衬底；栅叠层结构,位于所述衬底上方,包括交替堆叠的多个栅极导体和多个层间绝缘层；多个沟道柱和多个通道孔,贯穿所述栅叠层结构；掺杂区,位于所述通道孔底部且形成于所述衬底内；第一导电层,覆盖所述通道孔的内壁并与所述掺杂区接触；以及芯部,位于所述通道孔内部以及所述掺杂区的上方,其中,所述芯部为掺杂了一定浓度杂质原子的掺杂多晶硅,调节所述杂质原子的掺杂浓度以实现对所述3D存储器件的表面翘曲程度的连续调节。通过改变3D存储器件的栅线缝隙中芯部掺杂的杂质原子的掺杂浓度来连续调节晶圆在X方向或Y方向的翘曲程度,解决晶圆翘曲的问题。(The application discloses a 3D memory device and a method of manufacturing the same. The 3D memory device includes: a substrate; a gate stack structure over the substrate, including a plurality of gate conductors and a plurality of interlayer insulating layers alternately stacked; a plurality of channel pillars and a plurality of via holes penetrating the gate stack structure; the doped region is positioned at the bottom of the channel hole and is formed in the substrate; a first conductive layer covering an inner wall of the via hole and contacting the doped region; and the core part is doped polysilicon doped with impurity atoms with certain concentration, and the doping concentration of the impurity atoms is adjusted to realize continuous adjustment of the surface warping degree of the 3D memory device. The warping degree of the wafer in the X direction or the Y direction is continuously adjusted by changing the doping concentration of impurity atoms doped in the core part in the gate line gap of the 3D memory device, and the problem of wafer warping is solved.)

3D存储器件及其制造方法

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。现有的3D存储器件主要用作非易失性的闪存，相比NOR存储器件，NAND存储器件读取速度稍慢，写入速度快，擦除操作简单，可以实现更小的存储单元和更高的存储密度，因此得到了广泛的应用。

3D NAND存储器主要包括水平堆叠的三维叠层结构以及贯穿叠层结构的沟道柱和通道孔(栅线缝隙)，通常采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用金属钨作为栅极(W gate)，以及采用贯穿叠层结构的通道孔实现存储单元串的互连，通道孔的下部一般采用芯部形成，上部一般采用导电柱形成，通道孔的芯部填充导电材料作为阵列共源极(array common source，ACS)，芯部与栅极之间沉积填充氧化物作为间隙层(spacer)。阵列共源极是一个重要的高导电性要求的结构，通常使用钨或多晶硅填充芯部形成，但是随着3D存储器件叠层结构的层数增加，其制作工艺越来越复杂，难度增加，在制作过程中可能由于局部应力较大等各种原因导致晶圆表面发生弯曲，对后续晶圆与其他元件的粘接产生影响，进而导致存储器件的性能下降。目前并没有合理高效的办法去解决晶圆弯曲的问题，通常采用的高温处理技术可以一定程度上改变晶圆的翘曲，但是耗时费力，改善效果也不是很明显。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，通过在栅线缝隙中沉积掺杂了不同浓度杂质原子的多晶硅做芯部，以解决晶圆翘曲变形的问题。

根据本发明的一方面，提供了一种3D存储器件，包括：

衬底；

栅叠层结构，位于所述衬底上方，包括交替堆叠的多个栅极导体和多个层间绝缘层；

多个沟道柱和多个通道孔，贯穿所述栅叠层结构；

掺杂区，位于所述通道孔底部且形成于所述衬底内；

第一导电层，覆盖所述通道孔的内壁并与所述掺杂区接触；以及

芯部，位于所述通道孔内部以及所述掺杂区的上方，

其中，所述芯部为掺杂了一定浓度的杂质原子的掺杂多晶硅，调节所述杂质原子的掺杂浓度以实现对所述3D存储器件的表面翘曲程度的连续调节。

优选地，所述杂质原子为氮原子、磷原子和砷原子中的一个或者多个。

优选地，所述杂质原子的掺杂浓度与所述3D存储器件的表面翘曲程度呈线性关系。

优选地，所述3D存储器件还包括：

复合沉积层，位于所述第一导电层与所述芯部之间，覆盖所述第一导电层的部分表面，且包覆所述芯部的侧壁。

优选地，所述复合沉积层包括种子层和作为硅基的乙硅烷层。

优选地，所述3D存储器件还包括：

导电柱，位于所述通道孔内以及所述芯部的上方；以及

第二导电层，至少覆盖所述导电柱的侧壁，且与所述第一导电层直接接触，从而与所述掺杂区形成电连接。

优选地，所述第二导电层还位于所述芯部和所述导电柱之间。

优选地，所述第一导电层包括由第一导电材料形成的第一材料层和由第二导电材料形成的第二材料层；

所述第二导电层包括由第一导电材料形成的第三材料层和由第二导电材料形成的第四材料层。

优选地，所述第一导电材料为钛，所述第二导电材料为氮化钛，所述导电柱的材料包括钨。

根据本发明的另一方面，提供了一种3D存储器件的制造方法，包括：

在衬底上形成栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体层与多个层间绝缘层；

形成贯穿所述栅叠层结构的多个沟道柱和多个通道孔；

在所述通道孔底部及所述衬底内部形成具有暴露表面的掺杂区；

形成覆盖所述通道孔的内壁且与所述掺杂区接触的第一导电层；以及

在所述通道孔内以及所述掺杂区的上方形成芯部，其中，所述芯部为掺杂了一定浓度的杂质原子的掺杂多晶硅，调节所述杂质原子的掺杂浓度以实现对所述3D存储器件的表面翘曲程度的连续调节。

优选地，所述杂质原子为氮原子、磷原子和砷原子中的一个或者多个。

优选地，所述杂质原子的掺杂浓度与所述3D存储器件的表面翘曲程度呈线性关系。

优选地，所述制造方法还包括：形成位于所述第一导电层与所述芯部之间，覆盖所述第一导电层的部分表面，且包覆所述芯部的侧壁的复合沉积层。

优选地，所述复合沉积层包括种子层和作为硅基的乙硅烷层。

优选地，所述制造方法还包括：

在所述通道孔内以及所述芯部的上方形成导电柱；以及

形成至少覆盖所述导电柱的侧壁的第二导电层，所述第二导电层与所述第一导电层直接接触，以与所述掺杂区形成电连接。

优选地，所述第二三导电层还位于所述芯部和所述导电柱之间。

优选地，所述第一导电层包括由第一导电材料形成的第一材料层和由第二导电材料形成的第二材料层；

所述第二导电层包括由第一导电材料形成的第三材料层和由第二导电材料形成的第四材料层。

优选地，所述第一导电材料为钛，所述第二导电材料为氮化钛，所述导电柱的材料包括钨。

本发明实施例提供的3D存储器件及其制造方法，通过将芯部的材料由多晶硅替换为掺杂多晶硅，使得芯部对栅线缝隙的作用力改变，使得三维结构更加稳固，避免晶圆变形的问题，另外，通过调节掺杂多晶硅中杂质原子的掺杂浓度，可以实现对3D存储器件的表面的翘曲程度的连续调节，从而能更加精确地对3D存储器件的翘曲表面进行修整和补偿，具有较好的可扩展性和通用性，且实施步骤简单，仅需将原来的多晶硅芯部的材料进行替换，即可以改善现有技术中存在的问题，制作成本较低，3D存储器的质量也得到了提高。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。

图2a示出3D存储器件的透视图。

图2b示出图2a中沿AA线的截面图。

图3a至图3n示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线(Bit-Line，BL)，第二端连接至源极线(Source Line，SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线(Selection Gate for Drain，SGD)，第二选择晶体管Q2的栅极连接至地选择线(Selection Gate for Source，SGS)。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。

如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与图1的存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。

在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕绝缘层的叠层结构。

在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。

在写入操作中，存储单元串100利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线SGS偏置到大约零伏电压，使得对应于地选择线SGS的选择晶体管Q2断开，串选择线SGD偏置到高电压VDD，使得对应于串选择线SGD的选择晶体管Q1导通。进一步地，位线BL2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图2a示出3D存储器件的透视图，图2b示出图2a中沿AA线的截面图。为了清楚起见，在图2a中未示出3D存储器件中的各个绝缘层。

在该实施例中示出的3D存储器件包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层151隔开，从而形成栅叠层结构120。

沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。

沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

串选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SGD1至SGD4之一)。

存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的电连接结构131到达互连层132，从而彼此互连，然后经由电连接结构133连接至同一条字线(即字线WL1至WL4之一)。

地选择晶体管Q2的栅极导体连接成一体。如果地选择晶体管Q2的栅极导体123由栅线缝隙分割成不同的栅线，则栅线经由各自的电连接结构131到达互连层132，从而彼此互连，然后经由电连接结构133连接至同一条地选择线SGS。

如图2b，在3D存储器件中，掺杂区102位于半导体衬底101内，通道孔104贯穿栅叠层结构150并暴露掺杂区102，第一导电层141覆盖通道孔104的内壁并与掺杂区102接触，复合沉积层142覆盖第一导电层141的部分侧壁和底部，芯部143填充在通道孔104内，芯部142的底部和侧壁与复合沉积层142接触，导电柱145位于通道孔104内以及芯部143的上方，第二导电层144覆盖导电柱145的侧壁并位于芯部143与导电柱145之间。

在本实施例中，第一导电层141包括第一材料层1411与第二材料层1412。第一材料层1411覆盖通道孔104的内部和掺杂区102的暴露表面，并且第一材料层1411与掺杂区102反应生成导电的化合物，从而形成接触区103，第二材料层1412覆盖第一材料层1411的暴露表面。第一材料层1411由第一导电材料形成，第二材料层1412由第二导电材料形成。复合沉积层142为由种子层和乙硅烷组成的复合层。第二导电层144包括第三材料层1441和第四材料层1442，第三材料层1441位于芯部143的上方，且覆盖复合沉积层142和芯部143的暴露表面，并与第一导电层141直接接触从而与掺杂区102电连接，第四材料层1442覆盖第三材料层1441的暴露表面，且包覆导电柱145。第三材料层1441与第一材料层1411材料相同，均由第一导电材料形成，第四材料层1442与第二材料层1412材料相同，均由第二导电材料形成，其中，第一导电材料为钛，第二导电材料为氮化钛，导电柱145的材料为金属钨，形成接触区103的导电化合物的材料为Ti_xSi_y。

芯部143由复合沉积层142包覆，芯部143的材料例如是掺杂了杂质原子的多晶硅，杂质原子包括氮、磷、砷，掺杂浓度随晶圆的翘曲程度而定。芯部143采用掺杂了一定浓度的杂质原子的多晶硅制作，再与复合沉积层142配合，平衡了3D存储结构的栅线缝隙以及其他部位的受力，使三维结构更加稳定，解决了晶圆发生翘曲的问题。另外，通过调节掺杂多晶硅中杂质原子的掺杂浓度，可以实现对3D存储器件的表面翘曲程度的连续调节，以修正晶圆表面的翘曲。

在第一材料层141a与栅叠层结构120之间设置隔离层108，用于分隔栅极导体层121、122、123与第一材料层1411，防止与栅极导体层121、122、123短接。

现有的3D存储器件由于芯部310的材料为多晶硅，多晶硅具有较大的张应力，并且衬底的正反两个表面上刻蚀的图案不同，沉积的材料不完全相同，使得衬底两侧的受力也不均匀，由于3D存储器件各处受力不均导致芯部310两侧的栅叠层结构向外侧倾斜或衬底两侧的沉积层发生不同程度的弯曲，使得晶圆变形或翘曲，从而影响后续3D存储器件与电路板等的引线连接过程，影响存储器的性能。所以本实施例将芯部的材料替换为掺杂了一定浓度杂质原子的多晶硅，改变芯部对三维结构产生的应力影响，而且调节杂质原子的掺杂浓度还可以连续调节晶圆表面的翘曲程度，避免或修正晶圆变形的问题。以下通过图3a-图3n介绍改进后的3D存储器件的结构及其制造方法。

图3a至图3n示出根据本发明施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2a中的AA线截取。

该方法开始于已经形成沟道柱110的半导体结构，如图3a所示。

在图3a中，在衬底101上形成层间绝缘层151和牺牲层152交替堆叠形成的栅叠层结构150，以及形成贯穿栅叠层结构150的沟道柱110。如下文所述，牺牲层152将替换成栅极导体。在该实施例中，衬底101例如是单晶硅衬底，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。

为了清楚起见，在图3a中未示出沟道柱110的内部结构。参见图1b，在沟道柱110的中间部分，沟道柱110包括依次堆叠的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114，在沟道柱110的两端，沟道柱110包括依次堆叠的沟道层111和栅介质层114。

进一步地，在图3b中，进行栅线缝隙104的制作，例如在栅叠层结构150的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在栅叠层结构150中形成栅线缝隙104。

各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底101的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

在该实施例中，栅线缝隙104不仅用于将栅极导体分割成多条栅线，而且用于形成阵列共源极连接的通道孔104。为此，栅线缝隙104贯穿栅叠层结构150到达衬底101。

进一步地，如图3c所示，利用栅线缝隙104作为蚀刻剂通道，采用各向同性蚀刻去除栅叠层结构150中的牺牲层152从而形成空腔105。

各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。在栅叠层结构150中的层间绝缘层151和牺牲层152分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C₄F₈、C₄F₆、CH₂F₂和O₂中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙104。栅叠层结构150中的牺牲层152的端部暴露于栅线缝隙104的开口中，因此，牺牲层152接触到蚀刻剂。蚀刻剂由栅线缝隙104的开口逐渐向栅叠层结构150的内部蚀刻牺牲层152。由于蚀刻剂的选择性，该蚀刻相对于栅叠层结构150中的层间绝缘层151去除牺牲层152。

优选地，在上述的湿法蚀刻步骤之后，可以采用附加的蚀刻步骤去除在层间绝缘层151上附着的蚀刻产物(例如氧化硅)，使得层间绝缘层151在空腔105中的暴露表面平整。

进一步地，如图3d所示，利用栅线缝隙104作为沉积物通道，采用原子层沉积(ALD)工艺，在栅线缝隙104和空腔105中填充金属层106。

在该实施例中，金属层106例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF₆，采用的还原气体例如是硅烷SiH₄或乙硼烷B₂H₆。在原子层沉积的步骤中，利用六氟化钨WF₆与硅烷SiH₄的反应产物的化学吸附获得钨材料实现沉积过程。

进一步地，如图3e所示，在半导体结构的表面上形成光致抗蚀剂掩模，然后进行回蚀刻(etch back)，在金属层106中重新形成栅线缝隙104。

该回蚀刻使用氟化硫、氮及氯作为蚀刻剂，以移除该栅线缝隙104的钨材料。进一步地，栅线缝隙104不仅将金属层分离成不同的层面，从而形成栅极导体121、122和123，而且将每个层面的栅极导体分隔成多条栅线。在栅线缝隙104的侧壁上，栅极导体121、122和123邻接栅线缝隙104的端部暴露。

在该步骤中形成的栅极导体121、122和123与层间绝缘层151交替堆叠，从而形成新的栅叠层结构150。与图3b中的栅叠层结构150相比，图3e的栅叠层结构150中的栅极导体121、122和123置换了图3b的栅叠层结构150中的牺牲层152。

优选地，在该步骤中经由栅线缝隙104进行离子注入，在衬底101中形成N型(使用N型掺杂剂，例如P、As)或P型(使用P型掺杂剂，例如B)的掺杂区102。掺杂区102作为共源极连接的接触区，用于降低随后形成的第一导电层与衬底101之间的接触电阻。

进一步地，如图3f所示，在栅线缝隙104的侧壁上沉积形成隔离层108。隔离层108采用绝缘材料形成，例如氧化硅。

在一个实施例中，可以先在回蚀刻去除金属层106之后，在栅线缝隙104的侧壁上形成隔离层108，然后再以隔离层108为掩膜，对栅线缝隙104的衬底101进行离子注入，形成掺杂区102。

进一步地，在形成隔离层108和掺杂区102后，沉积形成覆盖栅线缝隙104的底部与侧壁的第一导电层，第一导电层包括第一材料层1411和第二材料层。首先，覆盖栅线缝隙104的底部与顶部以及隔离层108的侧壁形成第一材料层1411。在该步骤中，第一材料层1411的材料为钛，第一材料层1411与位于半导体衬底101中的掺杂区102形成接触区103，该触区103的材料为导电化合物Ti_xSi_y，可以使第一材料层141a与掺杂区102形成较好的欧姆接触。

在形成第一材料层1411之后，覆盖第一材料层1411形成第二材料层1412，如图3g所示，从而形成第一导电层141，第二材料层1412为氮化钛。

进一步地，如图3h所示，覆盖第二材料层1412并在栅线缝隙104中沉积复合沉积层142。例如，采用ALD原子层沉积工艺来制作复合沉积层142。复合沉积层142由种子层与乙硅烷层复合形成，种子层例如是LTO-520(氨基硅烷系列物)，乙硅烷层用于提供硅源。复合沉积层142的厚度很薄，起到粘接作用，以使后续芯部能实现更好的沉积。

进一步地，如图3i所示，覆盖复合沉积层142并在栅线缝隙104中填充绝缘材料或导电材料以形成芯部143。例如，采用ALD原子层沉积工艺来制作芯部143，在该步骤中，芯部143为掺杂了一定浓度的杂质原子的掺杂多晶硅，例如为氮掺杂10％的多晶硅。掺杂种类包括氮掺杂、磷掺杂或砷掺杂，即杂质原子为氮原子、磷原子和砷原子中的一个或者多个，改变杂质原子的种类和浓度可以改变晶圆的翘曲程度。另外，杂质原子的掺杂浓度对晶圆的翘曲程度也有很大的影响。通过改变杂质原子的掺杂浓度可以精确控制晶圆的翘曲程度。掺杂时，例如可以采用硅烷作为硅基，采用NH₃、PH₃或AsH₃作为掺杂元素，从而形成具有杂质原子的掺杂多晶硅。

掺杂后的多晶硅，其自身特性被改变，产生的局部应力也发生了变化，对3D存储结构的挤压发生变化，通过控制多晶硅中的杂质原子的种类和掺杂浓度，可以使掺杂多晶硅对三维结构的影响降到最低，三维结构更为稳固，从而避免了由于应力不均带来的晶圆翘曲问题。

在实际工艺中，由于未掺杂的多晶硅，其应力较大，将其作为芯部填充栅线缝隙104时，或者在衬底两侧沉积多晶硅时，会由于多晶硅较大的应力，使得3D存储结构发生变形，即晶圆出现翘曲，会影响后续与其他电路器件的键合连接。本发明实施例通过在芯部材料中掺杂一定浓度的杂质原子来改变3D存储结构受到的应力，从而改变晶圆的翘曲程度。

一方面，可以通过在形成栅线缝隙104后，直接填充掺杂了特定浓度和特定种类的杂质原子的掺杂多晶硅，使得栅线缝隙104受到的应力极小甚至为零，从而不会对3D存储结构造成挤压，就不会发生形变，晶圆不会发生翘曲，从而通过填充掺杂多晶硅避免了晶圆翘曲的问题。另一方面，当晶圆已经发生了形变，通过改变芯部的材料，将其替换为掺杂多晶硅，同时通过调节杂质原子的掺杂浓度来不断改变掺杂多晶硅的应力，从而实现对晶圆翘曲程度的连续调节，从而对已经发生翘曲的晶圆实现翘曲的修正，使晶圆表面重新归于平整。在本发明实施例中，杂质原子的掺杂浓度与3D存储器件的表面翘曲程度呈线性关系，从而可以实现晶圆翘曲程度的连续调节，达到精准控制晶圆表面翘曲程度的目的。

进一步地，在3D存储器件的制作过程中，可以将晶圆划分为X方向和Y方向，X方向与Y方向相互垂直，X方向例如是水平方向，Y方向例如是竖直方向。在X方向或Y方向上取两个具有一定距离的点，测量两点的投影之间的距离，用该两点的投影距离的变化来判断晶圆是否发生了形变。当改变杂质原子的掺杂浓度时，多次测量选取的两点之间的投影距离，则可以判断晶圆的翘曲程度的变化，以使晶圆在X方向和Y方向上的翘曲程度调整至工艺所需的范围内。例如，3D存储器件在堆叠过程中，要求晶圆在X方向和Y方向的翘曲程度的差值不能超过60μm，那么通过调节芯部的掺杂多晶硅中杂质原子的掺杂浓度，可以连续调节晶圆在两个方向的翘曲程度，以最终达到实现该堆叠技术所需要的工艺标准。

进一步地，如图3j所示，在填充完芯部后，利用刻蚀工艺回刻掉栅线缝隙104上部的芯部143材料和复合沉积层142，仅保留栅线缝隙104下部的芯部143和复合沉积层142。本步骤中，刻蚀掉栅线缝隙104中的部分复合沉积层142和芯部143，是为了暴露出第一导电层141的部分侧壁，以在后续沉积导电柱和第二沉积层时，形成电连接，将源极外引。

在该步骤中，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行回蚀刻(etch back)，刻蚀掉芯部143的一部分和复合沉积层142的顶部和侧壁的一部分，例如可以控制蚀刻时间，从而控制蚀刻深度。

进一步地，如图3k所示，覆盖芯部143和复合沉积层142的顶端形成第二导电层，第二导电层包括第三材料层1441和第四材料层。

在该步骤中，首先沉积第三材料层1441，以覆盖第一导电层141的暴露侧壁和芯部143以及复合沉积层142的顶部，第三材料层1441与第一材料层1411的材料相同，例如均为金属钛。

进一步地，如图3l所示，形成第四材料层1442。覆盖第三材料层1441，沉积形成第四材料层1442，以形成第二导电层144。第四材料层1442的材料与第二材料层1412的材料相同，例如均为氮化钛。第二导电层144与第一导电层141直接接触，从而与掺杂区102形成电连接，以将源极外引，形成阵列共源极结构。

第二导电层144的制作工艺以及制作材料可以参考第一导电层141，二者可以为相同的结构。在一个实施例中，还可以仅设置第四材料层1442而不设置第三材料层1441。

进一步地，如图3m所示，在栅线缝隙104上部填充导电材料以形成导电柱145。

在该步骤中，在第二导电层144的底部和侧壁上沉积导电材料，以填满栅线缝隙104，形成导电柱145，导电柱145的材料例如包括金属钨。导电柱145与第二导电层144直接接触，以与掺杂区102形成电连接。

进一步地，如图3n所示，采用化学机械剖光工艺(CMP)去除在栅叠层结构150的上表面上堆叠的第一导电层141、第二导电层144以及导电柱145，即进行刻蚀和磨平处理，最终形成本发明实施例的3D存储器结构。

采用该工艺流程制备的3D存储器结构，由于在栅线缝隙104内部填充了掺杂多晶硅作为芯部143，由于杂质原子的种类和浓度的不同，掺杂多晶硅的特性不同，通过设置合适的杂质原子和掺杂浓度，可以使栅线缝隙104的侧壁受到极小的作用力，3D存储器结构稳定，不会发生晶圆弯曲的现象。

在一个实施例中，经过CMP工艺之后，用引线将导电柱145引出，形成ACS结构。

本发明实施例提供的3D存储器件及其制造方法，通过将芯部的材料由多晶硅替换为掺杂多晶硅，使得芯部对栅线缝隙的作用力改变，使得三维结构更加稳固，避免晶圆变形的问题，另外，通过调节掺杂多晶硅中杂质原子的掺杂浓度，可以实现对3D存储器件的表面的翘曲程度的连续调节，从而能更加精确地对3D存储器件的翘曲表面进行修整和补偿，具有较好的可扩展性和通用性，且实施步骤简单，仅需将原来的多晶硅芯部的材料进行替换，即可以改善现有技术中存在的问题，制作成本较低，3D存储器的质量也得到了提高。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。