阅读说明：本技术 半导体器件的制造方法 (method for manufacturing semiconductor device ) 是由 朴寅洙 尹基准 李起洪 于 2019-02-15 设计创作，主要内容包括：半导体器件的制造方法。一种制造半导体器件的方法,该方法包括如下步骤：在包括有第一区域和第二区域的下部结构上形成第一蚀刻停止图案以暴露所述第二区域；在所述下部结构上堆叠多个堆叠结构以与所述第二区域和所述第一蚀刻停止图案交叠；通过蚀刻所述多个堆叠结构形成阶梯式堆叠结构以暴露所述第一蚀刻停止图案的端部；形成穿过所述阶梯式堆叠结构和所述第一蚀刻停止图案的狭缝；以及经由所述狭缝用导电图案替代所述第一蚀刻停止图案和所述多个堆叠结构的牺牲层。(a method of manufacturing a semiconductor device. A method of manufacturing a semiconductor device, the method comprising the steps of: forming a first etch stop pattern on a lower structure including a first region and a second region to expose the second region; stacking a plurality of stacked structures on the lower structure to overlap the second region and the first etch stop pattern; forming a stepped stack structure by etching the plurality of stack structures to expose an end portion of the first etch stop pattern; forming a slit through the stepped stack structure and the first etch stop pattern; and replacing the first etch stop pattern and the sacrificial layer of the plurality of stack structures with a conductive pattern via the slit.)

半导体器件的制造方法

技术领域

本公开一般涉及半导体器件和制造半导体器件的方法，并且更具体地说，涉及三维半导体器件和制造三维半导体器件的方法。

背景技术

半导体器件可以包括能够储存数据的存储器件。已经提出了一种用于提高半导体器件的集成密度的三维半导体器件。三维半导体器件可以包括堆叠在基板上以彼此间隔开的存储器单元。三维半导体器件可以包括层间绝缘层、导电图案、穿过层间绝缘层和导电图案的垂直沟道、以及布置在各个导电图案与垂直沟道之间的数据储存层。可以在垂直沟道和导电图案的交叉点处限定存储器单元。

为了增加三维半导体器件的储存容量，可以堆叠大量导电图案和层间绝缘层。然而，因此，制造过程的难度可能增加。

发明内容

根据一个实施方式，一种制造半导体器件的方法可以包括如下步骤：形成包括有第一区域和第二区域的下部结构；在所述下部结构上形成第一蚀刻停止图案以暴露所述第二区域；在所述下部结构上堆叠多个堆叠结构以与所述第二区域和所述第一蚀刻停止图案交叠；通过蚀刻所述多个堆叠结构形成阶梯式堆叠结构以暴露所述第一蚀刻停止图案的端部；形成穿过所述阶梯式堆叠结构和所述第一蚀刻停止图案的狭缝；以及经由所述狭缝用导电图案替代所述第一蚀刻停止图案和所述多个堆叠结构的牺牲层。

根据一个实施方式，一种制造半导体器件的方法可以包括如下步骤：形成包括有第一区域和第二区域的下部结构；在所述下部结构上形成第一蚀刻停止图案以暴露所述第二区域；在所述下部结构上形成第一堆叠结构以与所述第二区域和所述第一蚀刻停止图案交叠；在所述第一堆叠结构上形成第二蚀刻停止图案以暴露所述第二区域；在所述第二蚀刻停止图案上形成第二堆叠结构，所述第二堆叠结构与所述第一区域交叠并且在所述第二区域上方延伸以与所述第二区域交叠；通过蚀刻所述第二堆叠结构、所述第二蚀刻停止图案和所述第一堆叠结构形成阶梯式堆叠结构，以暴露所述第一蚀刻停止图案的端部；形成穿过所述阶梯式堆叠结构和所述第一蚀刻停止图案的狭缝；以及经由所述狭缝用导电图案替代所述第一堆叠结构和所述第二堆叠结构中的每一个的牺牲层、所述第一蚀刻停止图案和所述第二蚀刻停止图案。

附图说明

图1是示意性地例示根据本公开的实施方式的半导体器件的框图；

图2A至图2C是例示根据本公开的实施方式的存储器块的结构的图；

图3A至图3D是例示根据本公开的实施方式的存储器串的各种结构的截面图；

图4A至图4C、图5A至图5F、图6A、图6B以及图7A至图7D是例示根据本公开的实施方式的半导体器件的制造方法的截面图；

图8A至图8E是例示根据本公开的实施方式的半导体器件的制造方法的截面图；

图9A至图9E是例示根据本公开的实施方式的半导体器件的制造方法的截面图；

图10是例示根据本公开的实施方式的存储器系统的配置的框图；以及

图11是例示根据本公开的实施方式的计算系统的配置的框图。

具体实施方式

本公开的技术精神可以以各种方式改变，并且可以实现为具有各个方面的实施方式。在下文中，将通过有限数量的可行实施方式来描述本公开，使得本领域技术人员可以在实践中实现本公开。

虽然这里使用了术语“第一”和/或“第二”来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开，而不是用来指示元件的数量或优先级。例如，在不脱离本公开的教导的情况下，下面讨论的第一元件可以被称为第二元件，并且第二元件也可以被称为第一元件。

当一个元件被称为“联接”或“连接”到另一个元件时，该一个元件可以直接联接或连接到另一个元件，或者可以在所“联接”或“连接”的元件之间存在中间元件。元件。相反，当一个元件被称为“直接联接”或“直接连接”到另一个元件时，在所“直接联接”或“直接连接”的元件之间不存在中间元件。应该以相同的方式来解释说明元件之间关系的其他表达(诸如“在......之间”、“直接在......之间”、“与......相邻”或“与......直接相邻”)。

当一个元件被称为在另一个元件“上”时，该一个元件可以直接在另一个元件上，或者可以在该一个元件与另一个元件之间存在中间元件。相反，当一个元件被称为“直接在另一个元件上”时，在该元件与另一个元件之间不存在中间元件。

这里使用的术语仅用于描述特定实施方式的目的，而非旨在进行限制性。在本公开中，除非上下文另有明确说明，否则单数形式也旨在包括复数形式。将进一步理解，术语“包括”、“包含”、“具有”等，当在本说明书中使用时，指定所述特征、数量、步骤、操作、元件、组件和/或其组合的存在，但是并不排除一个或更多个其他特征、数量、步骤、操作、元件、组件和/或其组合的存在或添加。

本申请的实施方式针对一种半导体器件的制造方法，该方法能够降低三维半导体器件的制造过程的难度。

图1是示意性地例示根据本公开的实施方式的半导体器件的框图。

参照图1，根据实施方式的半导体器件可以包括基板SUB、设置在基板SUB上的***电路结构PC以及设置在***电路结构PC上的存储器块BLK1至BLKn。

基板SUB可以是单晶半导体层。例如，基板SUB可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板，或通过选择性外延生长方法形成的外延薄膜。基板SUB可以包括第一区域A1和第二区域A2。基板SUB的第一区域A1可以与存储器块BLK1至BLKn交叠。基板SUB的第二区域A2可以不与各个存储器块BLK1至BLKn交叠。

***电路结构PC可以包括行解码器、列解码器、页面缓冲器和控制电路。***电路结构PC可以包括n沟道金属氧化物半导体(NMOS)晶体管和电联接到存储器块BLK1到BLKn的p沟道金属氧化物半导体(PMOS)晶体管、电阻器和电容器。***电路结构PC可以与基板SUB的第一区域A1和第二区域A2中的至少一个交叠。

存储器块BLK1至BLKn可以各自包括电联接到位线的多个单元串、杂质掺杂区域、字线和选择线。存储器块BLK1至BLKn可以与第一区域A1交叠。

图2A至图2C是例示根据本公开的实施方式的存储器块的结构的图。

图2A是例示被包括在存储器块中的存储器单元的三维布置的透视图。

参照图2A，根据实施方式的存储器块可以包括与沿第一方向I和第二方向II延伸的水平面平行的字线WL。第一方向I可以与第二方向II相交(intersect)。字线WL可以是联接到存储器单元的栅极的导电图案。各条字线WL可以具有沿第一方向I延伸的线性形状。在同一平面上沿第二方向II彼此相邻的字线WL可以通过狭缝SI彼此分离。字线WL可以按照在第三方向III上彼此间隔开的方式堆叠。第三方向III可以垂直地穿过沿第一方向I和第二方向II延伸的水平面。各条字线WL可以围绕垂直沟道VCH。

各个垂直沟道VCH可以在第三方向III上延伸以穿过字线WL。为了增加垂直沟道VCH的布置密度，垂直沟道VCH可以以锯齿形式排列。然而，本公开的实施方式可以不限于此。例如，垂直沟道VCH可以以矩阵形式排列。

包括有数据储存层的多层ML中的每一层可以设置在各个垂直沟道VCH与各条字线WL之间。存储器单元可以形成在字线WL和各个垂直沟道VCH的交叉点处。设置在同一水平面上的多个存储器单元的栅极可以由字线WL中的一条共同控制。每个垂直沟道VCH可以用作在第三方向III上堆叠的多个存储器单元的沟道。

图2B是设置在如图2A所示的各个垂直沟道VCH与各条字线WL之间的多层ML的放大截面图。

参照图2B，垂直沟道VCH可以被多层ML包围。多层ML可以设置在垂直沟道VCH与字线WL之间。多层ML可以包括围绕垂直沟道VCH的隧道绝缘层TI、围绕隧道绝缘层TI的数据储存层DL以及围绕数据储存层DL的阻挡绝缘层BI。数据储存层DL可以储存使用由字线WL和垂直沟道VCH之间的电压差引起的Fowler-Nordheim隧穿所改变的数据。对于该操作，数据储存层DL可以包括各种材料，例如，能够捕获电荷的氮化物层。另外，数据储存层DL可以包括硅、相变材料、纳米点等。阻挡绝缘层BI可以包括能够阻挡电荷的氧化物层。隧道绝缘层TI可以包括能够进行电荷隧穿的氧化硅层。

垂直沟道VCH可以包括半导体层。例如，垂直沟道VCH可以包括硅层。垂直沟道VCH可以具有各种结构。例如，垂直沟道VCH可以具有限定核心区域COA的环形。核心区域COA可以用垂直沟道VCH完全填充。在另一个示例中，核心区域COA可以用绝缘层和掺杂半导体层中的至少一个填充。

图2C是例示图2A中所示的字线WL的端部的截面图。

参照图2C，字线WL可以在第三方向III上堆叠以形成阶梯结构。换句话说，字线WL可以包括形成阶梯结构的下部图案和上部图案。上部图案可以被定义为设置在下部图案上方。下部图案的端部可以比沿着第一方向I的上部图案更长，以便暴露而不与上部图案交叠。

每条字线WL可以被划分成线部分LP和焊盘部分PP。焊盘部分PP可以从线部分LP的端部延伸。在第三方向III上焊盘部分PP可以具有比线部分LP更厚的厚度。换句话说，焊盘部分PP的厚度D2可以大于线部分LP的厚度D1。焊盘部分PP可以通过字线WL的阶梯结构被暴露。每条字线WL的端部可以通过焊盘部分PP在第三方向III上突出。每个字线接触插塞WCT可以与对应的焊盘部分PP联接以在第三方向III上延伸。厚焊盘部分PP可以防止字线接触插塞WCT穿过字线WL的现象。

被包含在存储器块中的存储器串可以包括在图2A至图2C中所描述的结构。可以以各种方式实现根据本公开的实施方式的存储器串。

图3A至图3D是示出根据本公开的实施方式的存储器串的各种结构的截面图。

参照图3A至图3D，存储器串MSR可以各自包括沿各个垂直沟道VCH堆叠的存储器单元。存储器单元可以形成在对应的垂直沟道VCH和字线WL的交叉点处。如图3A至图3C所示，垂直沟道VCH可以与设置在字线WL下方的掺杂区域SA联接。另选地，如图3D所示，垂直沟道VCH可以与设置在字线WL下方的管道沟道PCH联接。

参照图3A至图3C，各个垂直沟道VCH可以穿过彼此堆叠的多个堆叠结构。可以在多个堆叠结构之间的边界处定义底切UC。底切UC可以限定在其中设置了每个垂直沟道VCH的孔中。在多个堆叠结构当中，设置在最下层的堆叠结构可以被定义为第一堆叠结构STA1，设置在最上层的堆叠结构可以被定义为第二堆叠结构STA2。第二堆叠结构STA2可以被上绝缘层UIL覆盖。垂直沟道VCH可以延伸以穿过上绝缘层UIL。

多个堆叠结构可以分为两组，这两组分别包括第一堆叠结构STA1和第二堆叠结构STA2。本公开不限于此，并且多个堆叠结构还可以包括设置在第一堆叠结构STA1与第二堆叠结构STA2之间的一个或更多个堆叠结构、以及第一堆叠结构STA1和第二堆叠结构STA2。

所述多个堆叠结构中的每一个可以包括交替堆叠的层间绝缘层ILD和导电图案CP。每个层间绝缘层ILD可以包括诸如氧化硅层的绝缘材料。每个导电图案CP可以包括诸如掺杂硅层、金属层、金属硅化物层、阻挡层等的各种导电材料，并且可以包括两种或更多种类型的导电材料。层间绝缘层ILD和导电图案CP可以被狭缝SI穿透。

如图3A所示可以用侧壁绝缘层SWI和源极接触结构SC填充狭缝SI，或者如图3B和图3C所示可以用狭缝绝缘层SIL填充狭缝SI。

参照图3A和3B，导电图案CP可以用作源极选择线SSL、字线WL和漏极选择线DSL。例如，第二堆叠结构STA2的最上层导电图案可以用作漏极选择线DSL，第一堆叠结构STA1的最下层导电图案可以用作源极选择线SSL。源极选择线SSL与漏极选择线DSL之间的导电图案CP可以用作参照图2A至图2C描述的字线WL。用作漏极选择线DSL的导电图案不限于第二堆叠结构STA2的最上层导电图案。例如，连续地设置在第二堆叠结构STA2的最上层导电图案下方的一个或更多个导电图案中的每一个导电图案都可以用作漏极选择线DSL。用作源极选择线SSL的导电图案不限于第一堆叠结构STA1的最下层导电图案。例如，连续地设置在第一堆叠结构STA1的最下层导电图案上方的一个或更多个导电图案中的每一个导电图案都可以用作源极选择线SSL。

每个垂直沟道VCH可以包括半导体层。例如，每个垂直沟道VCH可以包括硅层。垂直沟道VCH可以直接接触掺杂区域SA。掺杂区域SA可以包括源极掺杂剂。例如，掺杂区域SA可以是包括n型掺杂剂的掺杂硅层。

参照图3A，掺杂区SA可以与每个垂直沟道VCH的侧壁联接。例如，掺杂区域SA可以设置在第一堆叠结构STA1下方。掺杂区域SA可以具有其中堆叠了第一掺杂半导体层SA1、第二掺杂半导体层SA2和第三掺杂半导体层SA3的结构。第一掺杂半导体层SA1、第二掺杂半导体层SA2和第三掺杂半导体层SA3可以分别包括不同导电类型的掺杂剂，或者可以包括相同导电类型的掺杂剂。例如，第一掺杂半导体层SA1、第二掺杂半导体层SA2和第三掺杂半导体层SA3中的每一个可以包括含有n型掺杂剂的n型硅层。设置在第一掺杂半导体层SA1与第二掺杂半导体层SA2之间的第三掺杂半导体层SA3可以直接接触垂直沟道VCH的侧壁。

垂直沟道VCH中的每一个可以穿过第二掺杂半导体层SA2和第三掺杂半导体层SA3以延伸到第一掺杂半导体层SA1中。图2B中所示的多层ML可沿着图3A所示的各个垂直沟道VCH的外壁延伸，并且可以通过第三掺杂半导体层SA3被划分成上部图案MLa和下部图案MLb。

侧壁绝缘层SWI可以形成在狭缝SI的侧壁上。狭缝SI和侧壁绝缘层SWI可以进一步穿过第三掺杂半导体层SA3。狭缝SI中的源极接触结构SC可以通过侧壁绝缘层SWI与导电图案CP绝缘。源极接触结构SC可以接触掺杂区域SA。例如，源极接触结构SC可以穿过第二掺杂半导体层SA2和第三掺杂半导体层SA3以与第一掺杂半导体层SA1接触。源极接触结构SC可以包括例如掺杂硅层、金属层、金属硅化物层、阻挡层等各种导电材料，并且可以包括两种或更多种类型的导电材料。例如，源极接触结构SC可以具有掺杂硅层和金属层的堆叠结构，掺杂硅层与第一掺杂半导体层SA1接触，金属层形成在掺杂硅层上形成。掺杂硅层可以包括n型掺杂剂，并且金属层可以包括诸如钨的低电阻金属以降低电阻。每个垂直沟道VCH的核心区域可以用核心绝缘层CO和掺杂半导体图案CAP来填充。掺杂半导体图案CAP可以用作漏结。

参照图3B，掺杂区域SA可以与各个垂直沟道VCH的底表面联接。例如，掺杂区域SA可以设置在第一堆叠结构STA1下方并且包括含有n型掺杂剂的n型硅层。

各个垂直沟道VCH可以沿掺杂区域SA的顶表面延伸。图2B所示的多层ML可以沿图3B中所示的各个垂直沟道VCH的侧壁延伸，并且各个垂直沟道VCH可以穿过多层ML以与掺杂区域SA接触。

各个垂直沟道VCH的核心区域可以用核心绝缘层CO和掺杂半导体图案CAP填充。掺杂半导体图案CAP可以用作漏结。

参照图3C，下堆叠结构LSTLST可以设置在第一堆叠结构STA1与掺杂区域SA之间。下堆叠结构LSTLST可以包括交替堆叠的下绝缘层LIL和源极选择线SSL。源极选择线SSL可以设置在单层或两层或更多层中的每一层处。

参照图3C，包括在第一堆叠结构STA1和第二堆叠结构STA2中的导电图案CP可以用作字线WL和漏极选择线DSL。与参照图3A和图3B描述的导电图案相同的导电图案可以用作漏极选择线DSL。设置在漏极选择线DSL与源极选择线SSL之间的导电图案CP可以用作字线WL。

下堆叠结构LST可以被下沟道LPC穿透。下沟道LPC可以各自在垂直沟道VCH下对齐，并且可以各自与垂直沟道VCH联接。下沟道LPC可以通过使用外延工艺等的生长方法或通过沉积方法形成。下沟道LPC可以直接接触掺杂区域SA。各个垂直沟道VCH可以经由对应的下沟道LPC与掺杂区域SA电联接。各个下沟道LPC可以用作与源极选择线SSL联接的源极选择晶体管的沟道层。各个下沟道LPC可以被栅极绝缘层GI包围。各个下沟道LPC可以是掺杂有杂质的掺杂硅层。各个下沟道LPC可以包括n型掺杂剂。

具有如图2B所示的结构的多层ML可以沿各个垂直沟道VCH的侧壁延伸并且围绕各个垂直沟道VCH。各个垂直沟道VCH可以穿过多层ML以与对应的下沟道LPC直接接触。可以用核心绝缘层CO和掺杂半导体图案CAP填充各个垂直沟道VCH的核心区域。核心绝缘层CO可以设置在对应的下沟道LPC与掺杂半导体图案CAP之间，并且掺杂半导体图案CAP可以用作漏结。

根据图3A至图3C所示的结构，存储器串MSR可以包括沿各个垂直沟道VCH串联联接的存储器单元和漏极选择晶体管。存储器单元可以形成在各个垂直沟道VCH和字线WL的交叉点处，并且漏极选择晶体管可以形成在各个垂直沟道VCH和漏极选择线DSL的交叉点处。

存储器串MSR还可以包括与存储器单元串联联接的源极选择晶体管。源极选择晶体管可以形成在存储器单元下面的源极选择线SSL和各个垂直沟道VCH的交叉点处(如图3A和3B所示)，或者可以形成在存储器单元下面的源极选择线SSL和各个下沟道LPC的交叉点处(如图3C所示)。

参照图3D，存储器串MSR可以沿管道沟道PCH定义，并且至少两个垂直沟道VCH1和VCH2可以与管道沟道PCH联接。在下文中，为了便于解释，将描述被定义为U型的存储器串MSR的示例，该存储器串MSR包括联接到管道沟道PCH的第一垂直沟道VCH1和第二垂直沟道VCH2。

第一垂直沟道VCH1可以穿过漏极侧堆叠结构STAD并且第二垂直沟道VCH2可以穿过源极侧堆叠结构STAS。漏极侧堆叠结构STAD和源极侧堆叠结构STAS可以是相同的层并且彼此设置在相同的水平面上。漏极侧堆叠结构STAD可以通过狭缝SI及填充狭缝SI的狭缝绝缘层SIL与源极侧堆叠结构STAS间隔开。

漏极侧堆叠结构STAD和源极侧堆叠结构STAS可以包括分别堆叠在其上的多个堆叠结构。底切UC可以限定在多个堆叠结构的各个边界之间。底切UC可以限定其中设置了第一垂直沟道VCH1和第二垂直沟道VCH2中的每一个的孔中。

多个堆叠结构中的每一个可以包括交替堆叠的层间绝缘层ILD和导电图案CP。层间绝缘层ILD和导电图案CP可以包括与参照图3A至图3C描述的材料相同的材料。如图3A至图3C中所定义的，在多个堆叠结构当中，设置在最下层的堆叠结构可以被定义为第一堆叠结构STA1，并且设置在最上层的堆叠结构可以被定义为第二堆叠结构STA2。

第二堆叠结构STA2可以被上绝缘层UIL覆盖。第一垂直沟道VCH1和第二垂直沟道VCH2中的每一个可以延伸以穿过上绝缘层UIL。

漏极侧堆叠结构STAD的导电图案CP可以用作漏极选择线DSL和漏极侧字线WLD。源极侧堆叠结构STAS的导电图案CP可以用作源极选择线SSL和源极侧字线WLS。

漏极选择线DSL可以是构成漏极侧堆叠结构STAD的第二堆叠结构STA2的最上层导电图案。在另一示例中，最上层导电图案和连续地设置在最上层导电图案下面的一个或更多个导电图案中的每一个可以进一步用作漏极选择线DSL。漏极侧字线WLD可以是设置在漏极选择线DSL下方的导电图案。

源极选择线SSL可以是构成源极侧堆叠结构STAS的第二堆叠结构STA2的最上层导电图案。在另一示例中，最上层导电图案和连续地设置在最上层导电图案下面的一个或更多个导电图案中的每一个可以用作源极选择线SSL。源极侧字线WLS可以是设置在源极选择线SSL下方的导电图案。

管道沟道PCH可以嵌入在管道栅极PG中，管道栅极PG被设置在漏极侧堆叠结构STAD和源极侧堆叠结构STAS下方。管道栅极PG可以包括各种导电材料。例如，管道栅极PG可以包括堆叠为多层的掺杂硅层。管道栅极PG可以延伸以与狭缝SI和狭缝绝缘层SIL交叠。

管道沟道PCH可以与第一垂直沟道VCH1和第二垂直沟道VCH2集成并且用作存储器串MSR的沟道。包括管道沟道PCH，第一垂直沟道VCH1和第二垂直沟道VCH2的沟道层可以包括诸如硅的半导体层。

多层ML可以沿包括有管道沟道PCH、第一垂直沟道VCH1和第二垂直沟道VCH2的沟道层的外壁延伸。多层ML可以包括与参照图2B描述的材料层相同的材料层。管道沟道PCH、第一垂直沟道VCH1和第二垂直沟道VCH2中的每一个的核心区域可以用核心绝缘层CO填充。核心绝缘层CO可以具有比第一垂直沟道VCH1和第二垂直沟道VCH2更低的高度。第一掺杂半导体图案CAP1和第二掺杂半导体图案CAP2可以分别设置在核心绝缘层CO的相对端上。第一掺杂半导体图案CAP1可以被第一垂直沟道VCH1围绕并且用作漏结。第二掺杂半导体图案CAP2可以被第二垂直沟道VCH2围绕并且用作源结。

第一掺杂半导体图案CAP1和第二掺杂半导体图案CAP2中的每一个可以包括掺杂硅层。

根据图3D中所示的结构，漏极选择晶体管可以形成在第一垂直沟道VCH1和漏极选择线DSL的交叉点处，并且漏极侧存储器单元可以形成在第一垂直沟道VCH1和漏极侧字线WLD的交叉点处。漏极侧存储器单元和漏极选择晶体管可以通过第一垂直沟道VCH1串联联接。

此外，源极选择晶体管可以形成在第二垂直沟道VCH2和源极选择线SSL的交叉点处，并且源极侧存储器单元可以形成在第二垂直沟道VCH2和源极侧字线WLS的交叉点处。源极侧存储器单元和源极选择晶体管可以通过第二垂直沟道VCH2串联联接。

源极侧存储器单元和漏极侧存储器单元可以通过形成在管道沟道PCH和管道栅极PG的交叉点处的管道晶体管串联联接。

结果，图3D中所示的存储器串MSR可以包括通过含有管道沟道PCH、第一垂直沟道VCH1和第二垂直沟道VCH2的沟道层而串联联接的漏极选择晶体管、漏极侧存储器单元、管道晶体管、源极侧存储器单元和源极选择晶体管。

为了增加参照图3A至图3D描述的存储器串MSR的集成密度，可以增加要堆叠的存储器单元的数量。在下文中，将描述半导体器件的各种制造方法，通过上述方法，即使增加要堆叠的存储器单元的数量也可以增加工艺的稳定性并且可以降低工艺难度。

图4A至图4C、图5A至图5F、图6A、图6B以及图7A至图7D是例示根据本公开的实施方式的半导体器件的制造方法的截面图。

图4A至图4C是例示形成下蚀刻停止结构的过程的截面图。

参照图4A，可以在包括第一区域A1和第二区域A2的下部结构101上形成第一蚀刻停止图案103。下部结构101可以包括图1所示的基板SUB和***电路结构PC。下部结构101还可以包括取决于要形成的存储器串的结构的各种结构。例如，下部结构101还可以包括图3B所示的掺杂区域SA、图3C所示的下堆叠结构LST、或者图3D所示的管道栅极。绝缘层可以设置在下部结构101的最上层。

下部结构101的第一区域A1和第二区域A2可以对应于图1所示的第一区域A1和第二区域A2。下部结构101的第一区域A1可以划分成单元阵列区域CA和接触区域CTA。单元阵列区域CA可以与图2A所示的垂直沟道VCH交叠，并且接触区域CTA可以与图2C所示的焊盘部分PP交叠。下部结构101的第二区域A2可以不与图3A至图3D所示的字线WL、漏极选择线DSL和源极选择线SSL交叠。

第一蚀刻停止图案103可以包括具有与构成稍后要形成的多个堆叠结构的材料层不同的蚀刻速率的材料层。第一蚀刻停止图案103可以包括具有与堆叠结构显著不同的蚀刻速率的材料层，以便在随后形成穿过堆叠结构的孔或狭缝的过程期间减小孔或狭缝的蚀刻表面的斜率。例如，第一蚀刻停止图案103可以包括与多晶硅层相比具有与氧化物层和氮化物层显著不同的蚀刻速率的材料层。考虑到这些蚀刻速率，第一蚀刻停止图案103可以包括金属。例如，第一蚀刻停止图案103可以包括钛(Ti)化合物，例如，氮化钛(TiN)层。

第一蚀刻停止图案103可以形成为覆盖下部结构101的第一区域A1并且暴露下部结构101的第二区域A2。根据本公开的实施方式，包括金属的第一蚀刻停止图案103可以不保留在第二区域A2中并且该第一蚀刻停止图案103可以在形成阶梯式堆叠结构之前形成。因此，即使接触插塞(未示出)被设置在第二区域A2处，也可以防止设置在第二区域A2处的接触插塞电联接到第一蚀刻停止图案103以引起半导体器件中的缺陷的现象。

随后，可以形成绝缘层105以覆盖下部结构101的第二区域A2和第一蚀刻停止图案103。绝缘层105可以包括氧化物层。

参照图4B，为了对图4A所示的绝缘层105的表面进行平坦化，可以执行诸如化学机械抛光(CMP)的平坦化过程。因此，可以暴露第一蚀刻停止图案103的表面，并且可以形成覆盖第二区域A2且具有平坦表面的绝缘图案105P。

参照图4C，可以进一步沉积覆盖第一蚀刻停止图案103和绝缘图案105P的绝缘层107。绝缘层107可以包括氧化物层。绝缘图案105P和绝缘层107可以用作第一层间绝缘层109。第一层间绝缘层109可以覆盖下部结构101的第二区域A2和第一蚀刻停止图案103，并且可以具有平坦表面。

通过图4A至图4C中描述的过程，包括第一蚀刻停止图案103和第一层间绝缘层109的下蚀刻停止结构ES可以形成在下部结构101上。

图5A至图5F是示出在下蚀刻停止结构ES上形成由垂直沟道穿透的多个堆叠结构的过程的截面图。

参照图5A，可以在下蚀刻停止结构ES上形成第一堆叠结构MS1。可以通过在下蚀刻停止结构ES上交替堆叠第一牺牲层111和第一层间绝缘层113来形成第一堆叠结构MS1。第一牺牲层111和第一层间绝缘层113可以延伸以与第一蚀刻停止图案103和第二区域A2交叠。第一牺牲层111和第一层间绝缘层113可以包括不同的材料。

第一层间绝缘层113可以使导电图案彼此绝缘，并且在用于选择性地去除第一牺牲层111的蚀刻过程期间可以相对于蚀刻材料具有高耐蚀刻性。例如，第一层间绝缘层113可以包括诸如氧化硅层的氧化物层，并且第一牺牲层111可以包括诸如氮化硅层的氮化物层。

随后，可以形成穿过单元阵列区域CA上的第一堆叠结构MS1的第一孔H1。第一孔H1可以延伸以进一步穿过第一蚀刻停止图案103。可以使用第一蚀刻停止图案103与第一堆叠结构MS1的第一牺牲层111及第一层间绝缘层113之间的蚀刻速率差来增加第一孔H1的下端的宽度。因此，可以减小第一孔H1的上端和下端之间的宽度差。由于第一蚀刻停止图案103包括金属，因此第一蚀刻停止图案103相对于蚀刻第一堆叠结构MS1的蚀刻材料可以具有高耐蚀刻性。因此，可以降低用于形成第一孔H1的蚀刻过程的难度，并且可以稳定地进行蚀刻过程。

参照图5B，可以在第一孔H1中形成牺牲柱120。用于形成牺牲柱120的过程可以包括：在第一孔H1的表面上形成保护氧化物层115；在保护氧化物层115上形成填充第一孔H1的一部分的金属层117；以及在金属层117上形成填充第一孔H1的上部的第二蚀刻停止层图案119。金属层117可以包括具有能够承受工艺应力的强度的金属，例如钨(W)。第二蚀刻停止图案119可以包括与第一蚀刻停止图案103相同的材料。

参照图5C，可以在第一堆叠结构MS1上形成第二堆叠结构MS2以覆盖牺牲柱120。可以通过在第一堆叠结构MS1上交替堆叠第二牺牲层131和第二层间绝缘层133来形成第二堆叠结构MS2。第二牺牲层131和第二层间绝缘层133可以延伸以与第一蚀刻停止图案103和第二区域A2交叠。第二牺牲层131可以包括与第一牺牲层111相同的材料，并且第二层间绝缘层133可以包括与第一层间绝缘层113相同的材料。

随后，可以在第二堆叠结构MS2上形成掩模层135。掩模层135可以包括诸如氮化硅层的氮化物层。

参照图5D，可以通过使用光刻工艺图案化图5C所示的掩模层135来形成掩模图案135P。此后，可以通过蚀刻由掩模图案135P暴露的第二堆叠结构MS2来形成暴露第二蚀刻停止图案119的第二孔H2。

在用于形成第二孔H2的蚀刻过程期间，第二蚀刻停止图案119可以用作蚀刻停止层。可以使用第二蚀刻停止图案119与第二堆叠结构MS2的第二层间绝缘层133及第二牺牲层131之间的蚀刻速率差来增加第二孔H2的下端的宽度。因此，可以减小第二孔H2的上端与下端之间的宽度差。由于第二蚀刻停止图案119包括金属，因此第二蚀刻停止图案119可以相对于蚀刻第二堆叠结构MS2的蚀刻材料具有高蚀刻电阻。因此，可以降低用于形成第二孔H2的蚀刻过程的难度，并且可以稳定地进行蚀刻过程。

参照图5E，可以通过第二孔H2去除牺牲柱来使第一孔H1开口。因此，第一孔H1和第二孔H2可以彼此联接以限定沟道孔CH。

参照图5F，可以在沟道孔CH的表面上形成多层141。多层141可以具有与参照图2B描述的实施方式相一致的结构。此后，可以在多层141上形成沟道层143。沟道层143可以用作垂直沟道层。沟道层143可以包括半导体层。此后，可以在沟道层143上形成填充沟道孔CH的中心区域的掺杂半导体图案147和核心绝缘层145。掺杂半导体图案147可以填充核心绝缘层145上的沟道孔CH的中心区域。

尽管图5A至图5F例示了形成穿过第一堆叠结构MS1和第二堆叠结构MS2的沟道层143的实施方式，但是本公开的实施方式不限于此。例如，可以在第一堆叠结构MS1和第二堆叠结构MS2之间进一步设置一个或更多个堆叠结构。

图6A和图6B是例示形成阶梯式堆叠结构的过程和形成牺牲焊盘图案的过程的截面图。

参照图6A，第二堆叠结构MS2和第一堆叠结构MS1可以被图案化(例如，蚀刻)以具有设置在接触区域CTA上的阶梯式端部SWS。在形成阶梯式端部SWS之后，可以去除图5F所示的掩模图案135P。

阶梯式端部SWS可以暴露第一蚀刻停止图案103的端部。阶梯式端部SWS可以被定义为第一堆叠结构MS1的第一牺牲层111的端部和第二堆叠结构MS2的第二牺牲层131的端部。当第一堆叠结构MS1和第二堆叠结构MS2被图案化(例如，蚀刻)以形成阶梯式堆叠结构时，可以从第二区域A2去除第一堆叠结构MS1和第二堆叠结构MS2。在一个实施方式中，从第二区域A2去除(例如，通过蚀刻)第一堆叠结构MS1和第二结构MS2可以暴露第二区域A2。在一个实施方式中，从第二区域A2去除(例如，通过蚀刻)第一堆叠结构MS1、第二结构MS2和绝缘层107可以暴露在第二区域A2上的绝缘图案105P。

参照图6B，牺牲焊盘图案151可以形成在通过阶梯式堆叠结构暴露的第一蚀刻停止图案103的端部上和形成在被图案化以具有阶梯形状的第一牺牲层111的端部以及第二牺牲层131的端部上。

用于形成牺牲焊盘图案151的过程可以包括：形成沉积在由阶梯式堆叠结构暴露的第一蚀刻停止图案103上的牺牲焊盘层、第一牺牲层111和第二牺牲层131；以及蚀刻牺牲焊盘层的一部分。牺牲焊盘层可以包括与第一牺牲层111和第二牺牲层131相同的氮化物层。可以使用磷酸通过湿法蚀刻过程来蚀刻牺牲层，并且可以通过牺牲焊盘层的蚀刻过程将牺牲层划分成多个牺牲焊盘图案151。

在用于形成牺牲焊盘图案151的蚀刻过程期间，针对用于形成牺牲焊盘图案151的蚀刻过程(如上所述)包括具有高耐蚀刻性的材料的第一蚀刻停止图案103，可以保护设置在该第一蚀刻停止图案103下方的结构。

随后，可以形成覆盖牺牲焊盘图案151和阶梯式堆叠结构的上绝缘层155。可以对上绝缘层155的表面进行平坦化。

图7A至图7D是例示经由狭缝的替代过程的截面图。

参照图7A，可以形成穿过单元阵列区域CA上的第一堆叠结构MS1和第二堆叠结构MS2的第一狭缝SI1。第一狭缝SI1可以进一步穿过上绝缘层155。在用于形成第一狭缝SI1的第一蚀刻过程期间，下蚀刻停止结构ES的第一蚀刻停止图案103可以用作蚀刻停止层。在一个实施方式中，第一狭缝SI1还可以进一步穿过下蚀刻停止结构ES的绝缘层107。利用在第一蚀刻过程期间被蚀刻的第一堆叠结构MS1及第二堆叠结构MS2的材料层与包括有金属的第一蚀刻停止图案103之间的蚀刻速率的较大差异，可以减小第一狭缝SI1的下端与第一狭缝SI1的上端之间的宽度差异。

参照图7B，可以通过以第二蚀刻过程蚀刻由第一狭缝SI1暴露的第一蚀刻停止图案来形成第二狭缝SI2。由此，可以限定包括第一狭缝SI1和第二狭缝SI2的狭缝SI。

随后，可以通过经由狭缝SI选择性地去除第一蚀刻停止图案来形成第一水平开口HOP1。

参照图7C，可以经由狭缝SI选择性地去除第一堆叠结构的第一牺牲层和第二堆叠结构的第二牺牲层。第一堆叠结构的第一牺牲层被去除的区域可以被定义为第二水平开口HOP2，并且第二堆叠结构的第二牺牲层被去除的区域可以被定义为第三水平开口HOP3。当去除第一牺牲层和第二牺牲层时，可以去除包括有与第一牺牲层和第二牺牲层相同的材料的牺牲焊盘图案。牺牲焊盘图案的被去除区域可以划分成第一垂直开口VOP1、第二垂直开口VOP2和第三垂直开口VOP3。

第一垂直开口VOP1可以联接到接触区域CTA上的第一水平开口HOP1的端部；第二垂直开口VOP2可以各自联接到接触区CTA上的第二水平开口HOP2的端部；并且第三垂直开口VOP3可以各自联接到接触区域CTA上的第三水平开口HOP3的端部。

参照图7D，在利用导电材料填充了图7C所示的第一垂直开口VOP1、第二垂直开口VOP2和第三垂直开口VOP3以及第一水平开口HOP1、第二水平开口HOP2和第三水平开口HOP3之后，可以经由狭缝SI将导电图案划分成多个导电图案CP。

各个导电图案CP可以包括掺杂硅层、金属硅化物层和金属层中的至少一种。针对用于低电阻布线的各个导电图案CP可以使用诸如钨的低电阻金属。各个导电图案CP还可以包括诸如氮化钛层、氮化钨层、氮化钽层等的阻挡层。各个导电图案CP可以包括线部分LP和焊盘部分PP，线部分LP从单元阵列区域CA延伸到接触区域CTA，焊盘部分PP从线部分LP的端部延伸并且具有比线部分LP更厚的厚度。

导电图案CP可以对应于图3A至图3D所示的导电图案CP。

可以使用根据本公开的实施方式的上述半导体器件的制造方法来形成图3A至图3D所示的存储器串。

图8A至图8E是例示根据本公开的实施方式的半导体器件的制造方法的截面图。例如，图8A至图8E可以是例示用于形成图3A所示的存储器串的方法的截面图。在下文中，将省略对上述任何重复过程的详细描述。

参照图8A，形成包括第一区域A1和第二区域A2的下部结构201。下部结构201可以包括第一掺杂半导体层281、第一保护层283、源极牺牲层285、第二保护层287、第二掺杂半导体层289和层间绝缘层291的堆叠结构。掺杂半导体层281和第二掺杂半导体层289可以包括掺杂硅层。第一保护层283和第二保护层287可以包括氧化物层。源极牺牲层285可以包括未掺杂的半导体层(例如，未掺杂的硅层)。

第一掺杂半导体层281、第一保护层283、源极牺牲层285、第二保护层287和第二掺杂半导体层289可以被隔离层290穿透。

可以使用参照图4A至图4C所描述的过程在图8A所示的下部结构201上形成下蚀刻停止结构ES。

此后，可以通过与参照图5A描述的过程相同的过程在下蚀刻停止结构ES上形成第一堆叠结构MS1。随后，可以形成穿过第一堆叠结构MS1的第一孔H1’。第一孔H1’可以进一步穿过设置在单元阵列区域CA处的下蚀刻停止结构ES下方的层间绝缘层291、第二掺杂半导体层289、第二保护层287、源极牺牲层285以及第一保护层283，以延伸到第一掺杂半导体层281中。

参照图8B，可以形成被沟道孔CH’穿透的多个堆叠结构，并且可以通过使用参照图5D至图5F描述的过程在沟道孔CH’的表面上形成多层241和沟道层243。此后，可以形成核心绝缘层245和掺杂半导体图案247，所述核心绝缘层245和掺杂半导体图案247设置在沟道层243上并且填充沟道孔CH’的中心区域。

沟道孔CH'、核心绝缘层245、沟道层243和多层241中的每一个都可以穿过第二掺杂半导体层289、第二保护层287、源极牺牲层285和第一保护层283延伸到第一掺杂半导体层281中。

随后，可以在接触区域CTA上形成具有阶梯式端部的阶梯式堆叠结构，并且可以通过使用参照图6A和图6B描述的过程在阶梯式端部和第一蚀刻停止图案203的端部上形成牺牲焊盘图案251。阶梯式端部可以由堆叠结构MS1的第一牺牲层211的端部和第二堆叠结构MS2的第二牺牲层231的端部限定。随后，可以形成上绝缘层255。

此后，可以使用参照图7A和图7B描述的过程形成狭缝SI'。狭缝SI'可以穿过上绝缘层255、第二堆叠结构MS2、第一堆叠结构MS1和下蚀刻停止结构ES。除此之外，狭缝SI'还可以穿过层间绝缘层291和第二掺杂半导体层289以暴露第二保护层287。

参照图8C，可以蚀刻由狭缝S1'暴露的第二保护层以暴露源极牺牲层，并且随后可以去除源极牺牲层。围绕沟道层243的侧壁的一部分的多层可以通过源牺牲层的被去除的区域暴露。可以通过去除暴露的多层来形成水平开口HSP。多层可以划分成上部图案241a和下部图案241b，并且沟道层243的侧壁可以通过水平开口HSP暴露。当形成水平开口HSP时，可以去除第一保护层和第二保护层以暴露第一掺杂半导体层281和第二掺杂半导体层289。

参照图8D，可以在图8C所示的水平开口HSP中形成第三掺杂半导体层295。第三掺杂半导体层295可以与沟道层243、第一掺杂半导体层281和第二掺杂半导体层289接触。第三掺杂半导体层295可以通过使用沟道层243、第一掺杂半导体层281和第二掺杂半导体层289作为种子层的生长方法或化学气相沉积方法形成。

参照图8E，通过使用针对图7A至图7D描述的过程，可以用导电图案CP来替代第一牺牲层和第二牺牲层、第一蚀刻停止图案和牺牲焊盘图案。

随后，可以在狭缝SI'的侧壁上形成侧壁绝缘层SWI。此后，可以形成填充狭缝SI'的源极接触结构SC。源极接触结构SC可以穿过侧壁绝缘层SWI以接触第一掺杂半导体层281。

此后，可以形成通过穿过上绝缘层255而与导电图案CP接触的接触插塞CT。

图9A至图9E是例示根据本公开的实施方式的半导体器件的制造方法的截面图。在下文中，将省略对上述任何重复过程的详细描述。

参照图9A，可以在包括有第一区域A1和第二区域A2的下部结构301上形成下蚀刻停止结构ES1。

下部结构301可以包括图1所示的基板SUB和***电路结构PC。下部结构301还可以包括取决于要形成的存储器串的结构的各种结构。例如，下部结构301可以包括参照图8A所描述的第一掺杂半导体层281、第一保护层283、源极牺牲层285、第二保护层287、第二掺杂半导体层289和层间绝缘层291。另选地，下部结构301还可以包括参照图3B描述的掺杂区域SA、参照图3C描述的下堆叠结构LST或参照图3D描述的管道栅极PG。

可以使用参照图4A至图4C描述的过程来形成下蚀刻停止结构ES1。

随后，可以通过使用参照图5A描述的过程在下蚀刻停止结构ES1上形成第一堆叠结构MS1。此后，可以形成穿过第一堆叠结构MS1的第一孔H1”，并且可以在第一孔H1”的表面上形成保护氧化物层315。随后，可以在保护氧化物层315上形成填充第一孔H1”的一部分的金属层317。金属层317可以包括具有承受工艺应力的强度的金属(例如钨(W))。

此后，可以形成填充金属层317上的第一孔H1”并且延伸以覆盖第一堆叠结构MS1的第二蚀刻停止图案319。可以将第二蚀刻停止图案319图案化为不与第二区域A2交叠。第二蚀刻停止图案319可以包括填充第一孔H1”的第一部分319A和延伸以覆盖第一部分319A上的第一堆叠结构MS1的第二部分319B。用于形成第二蚀刻停止图案319的过程可以包括：形成填充第一孔H1”的第一部分319A；形成覆盖第一部分319A和第一堆叠结构MS1的蚀刻停止层；以及通过图案化蚀刻停止层形成第二部分319B。

第二蚀刻停止图案319的第一部分319A和第二部分319B可以包括相同的材料层。第二蚀刻停止图案319的第一部分319A和第二部分319B可以包括与下蚀刻停止结构ES1的第一蚀刻停止图案303相同的材料。可以考虑构成第一堆叠结构MS1和第二堆叠结构MS2的材料层的蚀刻速率来选择第一蚀刻停止图案303和第二蚀刻停止图案319。

第一蚀刻停止图案303和第二蚀刻停止图案319可以包括与多晶硅层相比具有与氧化物层和氮化物层显著不同的蚀刻速率的材料层以便减小沟道孔或狭缝的蚀刻表面的斜率(如参照图4A所述)。换句话说，第一蚀刻停止图案303和第二蚀刻停止图案319可以包括金属。例如，第一蚀刻停止图案303和第二蚀刻停止图案319可以包括钛(Ti)化合物，例如氮化钛(TiN)层。

第一蚀刻停止图案303和第二蚀刻停止图案319可以被图案化以覆盖下部结构301的第一区域A1并且暴露下部结构301的第二区域A2，从而可以防止如参照图4A所述的被设置在第二区域A2处的接触插塞电联接到第一蚀刻停止图案303和第二蚀刻停止图案319从而引起半导体器件中的缺陷的现象。

第二蚀刻停止图案319可以被层间绝缘层329覆盖。层间绝缘层329可以包括第一绝缘层323和第二绝缘层325。第一绝缘层323可以使用与参照图4A和图4B所述的用于形成绝缘图案105P的过程相同的过程来形成。第二绝缘层325可以使用与参照图4C所述的用于形成绝缘层107的过程相同的过程来形成。在下文中，可以将第二蚀刻停止图案319的第二部分319B和层间绝缘层329的堆叠结构定义为层间蚀刻停止结构ES2。

在形成层间蚀刻停止结构ES2之后，可以通过使用参照图5C描述的过程在层间蚀刻停止结构ES2上形成第二堆叠结构MS2。第二堆叠结构MS2可以延伸以与第一蚀刻停止图案303和第二蚀刻停止图案319以及第二区域A2交叠。

随后，可以在第二堆叠结构MS2上形成掩模层335。掩模层335可以包括诸如氮化硅层的氮化物层。

参照图9B，可以使用光刻工艺图案化图9A中示出的掩模层335。由此，可以形成掩模图案335P。此后，可以通过蚀刻经由掩模图案335P暴露的第二堆叠结构MS2和层间蚀刻停止结构ES2来形成暴露第二蚀刻停止图案319的第一部分319A的第二孔H2”。

在用于形成第二孔H2”的蚀刻过程期间，第二蚀刻停止图案319可以用作蚀刻停止层。可以使用第二蚀刻停止图案319与第二堆叠结构MS2的第二层间绝缘层333及第二牺牲层331之间的蚀刻速率差来增加第二孔H2”的下端的宽度。由此，可以减小第二孔H2”的上端与第二孔H2”的下端之间的宽度差。第二孔H2”可以在第一孔H1”上对齐。

参照图9C，可以通过经由图9B所示的第二孔H2”去除第二蚀刻停止图案319的第一部分319A、金属层317和保护氧化物层315来使第一孔H1”开口。由此，可以限定第一孔H1”和第二孔H2”联接的沟道孔CH。

此后，可以通过使用参照图5F描述的过程在沟道孔CH中形成多层341、沟道层343、核心绝缘层345和掺杂半导体图案347。

随后，可以在接触区域CTA上形成具有阶梯式端部的阶梯式堆叠结构，并且可以使用参照图6A和图6B描述的过程形成牺牲焊盘图案351。在一个实施方式中，形成阶梯式堆叠结构的过程还可以包括蚀刻覆盖第二蚀刻停止图案319的第二部分319B的层间绝缘层(图9A的329)；蚀刻层间绝缘层(图9A的329)可以暴露第二蚀刻停止图案319的第二部分319B的端部。阶梯式端部可以由第二堆叠结构MS2的第二牺牲层331的端部、第一堆叠结构MS1的第一牺牲层311的端部以及第二蚀刻停止图案319的第二部分319B的端部限定。牺牲焊盘图案351可以分别形成在第一蚀刻停止图案303的端部和限定阶梯式端部的第一牺牲层311的端部、第二蚀刻停止图案319的第二部分319B的端部及第二牺牲层331的端部上。此后，可以形成上绝缘层355。

此后，可以形成穿过上绝缘层355和第二堆叠结构MS2并暴露第二蚀刻停止图案319的第二部分319B的第一狭缝SI1”。在用于形成第一狭缝SI1”的第一蚀刻的过程期间，第二蚀刻停止图案319的第二部分319B可以用作蚀刻停止层。在一个实施方式中，第一狭缝SI1”可以进一步穿过层间绝缘层(图9A的329)的第二绝缘层(图9A的325)。

可以顺序地执行蚀刻由图9C所示的第一狭缝SI1”暴露的第二蚀刻停止图案319的第二部分319B、蚀刻第一堆叠结构MS1以及蚀刻第一蚀刻停止图案303。因此，可以形成联接到第一狭缝SI1”并且延伸以穿过下部结构301的第二狭缝SI2”(如图9D所示)。在下文中，第一狭缝SI1”和第二狭缝SI2”的连接结构可以被定义为狭缝SI”。

参照图9D，下部结构301、第一蚀刻停止图案303、层间绝缘层307，313和333、第二蚀刻停止图案319的第二部分319B以及第一牺牲层311和第二牺牲层331可以通过狭缝SI”的侧壁暴露。在一个实施方式中，层间绝缘层(图9A的329)的第二绝缘层325也可以通过狭缝SI”的侧壁暴露。

随后，可以经由狭缝SI”选择性地去除第一蚀刻停止图案303和第二蚀刻停止图案319的第二部分319B。此后，可以经由狭缝SI”去除第一牺牲层311和第二牺牲层331以及牺牲焊盘图案351。

参照图9E，可以用导电图案CP填充第一蚀刻停止图案303、第二蚀刻停止图案319的第二部分319B、第一牺牲层311和第二牺牲层331以及牺牲焊盘图案351被去除的区域。此后，可以使用参照图8E描述的过程形成侧壁绝缘层SWI、源极接触结构SC和接触插塞CT。

可以使用根据本公开的实施方式的半导体器件的制造方法来形成图3A至图3D所示的存储器串。

根据本公开的实施方式，可以降低通过使用蚀刻停止图案形成孔和狭缝的蚀刻过程的难度。

根据本公开的实施方式，可以降低通过使用蚀刻停止图案形成导电图案的焊盘部分以使焊盘部分可以具有厚的厚度(例如，比线部分更厚的厚度)的处理的难度。

由于根据本公开的实施方式的蚀刻停止图案包括具有与穿透孔和狭缝的堆叠结构显著不同的蚀刻速率的材料，所以孔和狭缝的宽度可以是均匀的。

由于在形成阶梯式堆叠结构之前图案化根据本公开的实施方式的蚀刻停止图案，因此可以降低半导体器件的缺陷率。

图10是例示根据本公开的实施方式的存储器系统1100的配置的框图。

参照图10，根据本公开的实施方式的存储器系统1100可以包括存储器件1120和存储器控制器1110。

存储器件1120可以是由多个闪存芯片形成的多芯片封装。

存储器控制器1110可以被配置为控制存储器件1120并且包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错码(ECC)1114和存储器接口。SRAM 1111可以用作CPU 1112的操作存储器。CPU 1112可以执行用于存储器控制器1110的数据交换的整体控制操作。主机接口1113可以包括用于与存储器系统1100连接的主机的数据交换协议。ECC1114可以检测并校正从存储器件1120读取的数据中所包括的错误。存储器接口1115可以执行与存储器件1120的接口连接。此外，存储器控制器1110还可以包括用于储存与主机进行接口连接的代码数据的只读存储器(ROM)。

在一个实施方式中，上述存储器系统1100可以是配备有存储器件1120和存储器控制器1110的存储卡或固态盘(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1110可以通过以下各种接口协议中的一个与外部设备(例如，主机)通信，所述接口协议包括通用串行总线(USB)协议、多媒体卡(MMC)协议、***组件互连-快速(PCI-E)协议、串行高级技术附件(SATA)协议、并行高级技术附件(PATA)协议、小型计算机小型接口(SCSI)协议、增强型小磁盘接口(ESDI)协议、集成驱动电子(IDE)协议等。

图11是例示根据本公开的实施方式的计算系统1200的配置的框图。

参照图11，根据本公开的实施方式的计算系统1200可包括电联接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。另外，当计算系统1200是移动设备时，可以进一步包括用于向计算系统1200提供工作电压的电池，并且还可以进一步包括应用芯片组、相机图像处理器(CIS)、移动DRAM等。

存储器系统1210可以配置有存储器件1212和存储器控制器1211。

出于传达对本公开的技术精神的理解的目的而提供上述实施方式。本公开的范围不应限于上述实施方式。对于本公开所属领域的技术人员显而易见的是，除了上述实施方式之外，还可以基于本公开的技术精神进行其他修改。

除非另外定义，否则本文使用的包括技术和科学术语的所有术语具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。除非在本公开中另外定义，否则这些术语不应被解释为理想的或过于正式的。

相关申请的交叉引用

本申请要求于2018年6月7日向韩国知识产权局提交的韩国专利申请第10-2018-0065609号的优先权，该韩国专利申请的全部公开内容通过引用结合于此。