阅读说明：本技术 一种用于半导体器件的叠加封装工艺及半导体器件 (Stacking packaging process for semiconductor device and semiconductor device ) 是由 李林萍 盛荆浩 江舟 于 2019-09-27 设计创作，主要内容包括：本发明的实施例提出了一种用于半导体器件的叠加封装工艺及半导体器件,该工艺包括以下步骤：制备主晶圆,主晶圆的正面预留有封装键合区域；制备副晶圆,副晶圆的正面预留有封装键合区域,并且在副晶圆的正面加工出若干凹槽；将主晶圆和副晶圆的封装键合区域键合在一起来实现两个晶圆的叠加；以及对副晶圆的背面进行研磨或打薄直到主晶圆的至少部分区域从凹槽暴露出。该工艺非常适用于制造二合一和双工器芯片,尤其适用于制造声波滤波器。本发明提出了一种新的晶圆级叠加封装结构,实现die叠加方式的晶圆级封装,同时具备两颗芯片的功能,能够大幅地减少封装体积和芯片面积,和两颗独立封装的芯片的体积相比仅为其60％左右。(The embodiment of the invention provides a superposition packaging process for a semiconductor device and the semiconductor device, wherein the process comprises the following steps: preparing a main wafer, wherein a packaging bonding area is reserved on the front surface of the main wafer; preparing a secondary wafer, reserving a packaging bonding area on the front surface of the secondary wafer, and processing a plurality of grooves on the front surface of the secondary wafer; bonding the packaging bonding areas of the main wafer and the auxiliary wafer together to realize the superposition of the two wafers; and grinding or thinning the back surface of the secondary wafer until at least partial area of the primary wafer is exposed from the groove. The process is very suitable for manufacturing two-in-one and duplexer chips, and is particularly suitable for manufacturing acoustic wave filters. The invention provides a novel wafer-level stacking packaging structure, which realizes wafer-level packaging in a die stacking mode, has the functions of two chips, can greatly reduce the packaging volume and the chip area, and is only about 60 percent of the volume of the two independently packaged chips.)

一种用于半导体器件的叠加封装工艺及半导体器件

技术领域

本申请属于半导体器件领域，特别是一种用于半导体器件的叠加封装工艺及半导体器件。

背景技术

滤波器作为一种半导体器件广泛应用在许多无线蜂窝终端(包括2G/3G/4G/5G的手机，WiFi，Pad，智能手表，IOT，汽车等终端场景)中。在移动通信系统的发射端(TX)和接收端(RS)必须经过滤波器滤波后才能发挥作用，由于其工作频段一般在800MHz～2GHz、带宽为17MHz～30MHz，故要求滤波器具有低插损、高阻带抑制和高镜像衰减、承受大功率、低成本、小型化等特点。相比于压电陶瓷滤波器和单片晶体滤波器，声表面波滤波器在工作频段、体积和性能价格比等方面具有明显的优势，因此在移动通信系统的应用中独占鳌头。

滤波器芯片是利用声表面波或体声波原理来进行设计的一种射频器件芯片，因此，声表面波滤波器芯片在封装的时候必须在谐振电路单元一侧(非晶圆衬底侧的另外一侧)形成一个没有任何介质接触的空气腔来保证声波不会被传导和耗散，保证声波是按照设计的模式来进行谐振以得到所需要的输出频率，因此所有的滤波器芯片封装的时候谐振单元一侧需要一个空腔。

目前，滤波器芯片大多采用WLP晶圆级封装来进行制造，主要分为晶圆键合封装和薄膜封装。采用晶圆键合封装的方式集成到模块时对注塑压力不敏感，产品厚度大，而且走线复杂需要进行TSV导通，因此工艺控制难度大、成本较高。采用薄膜封装的方式可以使产品做得很薄，但是涉及到多次光刻和薄膜沉积等制程导致工艺难度大、成本高，对注塑压力较为敏感，无法用于两颗die的叠加封装。

发明内容

针对现有技术中的以上问题，本申请提出了一种新的用于半导体器件的叠加封装工艺，以及根据以上叠加封装工艺制备的半导体器件。

根据本发明的一方面，提出了一种用于半导体器件的叠加封装工艺，包括以下步骤：

a)制备主晶圆，主晶圆的正面预留有封装键合区域；

b)制备副晶圆，副晶圆的正面预留有封装键合区域，并且在副晶圆的正面加工出若干凹槽；

c)将主晶圆和副晶圆的封装键合区域键合在一起来实现两个晶圆的叠加；以及

d)对副晶圆的背面进行研磨或打薄直到主晶圆的至少部分区域从凹槽暴露出。

上述的叠加封装工艺采用简单成熟工序，能够高效、低成本地制造半导体器件，并且能够大幅度减小封装后的芯片体积和占用面积。

在一些实施例中，凹槽的位置邻近副晶圆的封装键合区域，使得所述副晶圆的封装键合区域部分裸露在凹槽的侧面上。凹槽的设置可以有利于主晶圆和副晶圆上的封装键合区域部分裸露出来以便于后续的工艺处理等。

在一些实施例中，在键合后凹槽的位置正对主晶圆上需要暴露的引线区域。凹槽的位置有利于后续主晶圆和副晶圆在引线区域做电路连接。

在一些实施例中，凹槽为直方形凹槽，并且具有100um-200um的宽度，并且具有20-50um的深度。凹槽设置为直方形有利于后续电镀铜柱完成封装。

在一些实施例中，凹槽为深弧形凹槽，并且具有150um-250um的开口宽度。凹槽设置为深弧形，方便后续植入锡球完成封装。

在一些实施例中，还包括步骤e)：研磨或打薄后的晶圆表面沉积一层钝化层。钝化层可以增强器件的可靠性。

在一些实施例中，工艺还包括在引线区域上通过显影蚀刻将主晶圆上需要与副晶圆连接的电路连接区域暴露出，并且在电路连接区域通过电镀、蒸镀或溅镀将主晶圆与副晶圆之间的电路进行连接。主晶圆与副晶圆之间的电路连接后即完成主晶圆和副晶圆上的电路的串联、并联或进行二合一产品封装。这样的连接方式相对于现有技术中的TSV具有很低的成本和更简单的工艺。在一些实施例中，还包括在主晶圆的正面的被暴露区域上电镀铜柱以完成封装。根据凹槽的形状可以设置不同的封装产品形态。

在一些实施例中，还包括在主晶圆的正面的被暴露区域上植入锡球以完成封装。由于锡球为球形，深弧形凹槽适合于植入锡球。

在一些实施例中，在步骤a)中主晶圆的封装键合区域包围主晶圆上的有效功能区域。这可以使得有效功能区域形成在主晶圆和副晶圆之间形成的空腔内，尤其是在在主晶圆上的有效功能区域加工形成谐振电路的情况下可以用作谐振腔。

在一些实施例中，在步骤b)中副晶圆的封装键合区域包围副晶圆上的有效功能区域。在副晶圆上的有效功能区域加工形成另外一个谐振电路，有利于与主晶圆的谐振电路形成两个独立的谐振单元，实现在一个器件上拥有两种产品的特性。

根据本发明的另一方面，提出了一种半导体器件，其通过上述任一项的封装工艺制成。

根据本发明的另一方面，提出了一种半导体器件，其包括叠加在一起的主晶圆和副晶圆，主晶圆和副晶圆通过键合胶框键合在一起以在主晶圆和副晶圆之间形成空腔，并且主晶圆和/或副晶圆相互面对的表面分别布设有电路。

在一些实施例中，键合胶框具有5-10um的厚度。如此的键合胶框的厚度有利于在两个晶圆之间形成有效的空腔。

在一些实施例中，键合胶框采用绝缘材料。绝缘材料使主晶圆和副晶圆上的电路分别成为单独的电路。

在一些实施例中，副晶圆的电路形成的面积小于主晶圆的电路形成的面积以使得主晶圆的部分电路暴露出。主晶圆的部分电路暴露出来后有利于后续的工艺处理等。

在一些实施例中，主晶圆的暴露的部分电路上设置有引线部分，并且在引线部分的部分区域上设置有用于连接的铜柱、焊盘和/或锡球。引线部分的铜柱、焊盘和/或锡球有利于后续半导体器件与其他器件的连接。

在一些实施例中，引线部分的部分区域通过电镀或蒸镀材料与副晶圆上的引线电连接。通过简单的电镀或蒸镀工艺将主晶圆的引线部分与副晶圆的引线进行电连接。

在一些实施例中，主晶圆上的电路与副晶圆上的电路分别具有不同的工作频段以形成双工器。主晶圆和副晶圆上的电路可以分别单独使用以成为双工器或二合一产品。

在一些实施例中，半导体器件为声波滤波器。利用半导体器件内形成空腔作为谐振腔，并且主晶圆和副晶圆上的电路可以组合在一起成为功能更复杂性能更高的谐振电路，因此构成超宽带宽、高抑制、高品质系数等不同特性的声波滤波器，该声波滤波器相对于现有技术大大减小了芯片体积和面积。

在一些实施例中，主晶圆和副晶圆中的一个形成SAW滤波器并且另一个形成BAW滤波器。此半导体器件可以作为二合一的滤波器，同时提供高频段和低频段的功能。

在一些实施例中，主晶圆形成了SAW滤波器，并且副晶圆形成BAW滤波器。

在一些实施例中，主晶圆上布设的电路为SAW滤波器所需的谐振电路，并且副晶圆上布设的电路为用于与谐振电路连接以实现阻抗匹配的电容器和/或电阻器。副晶圆上面可以加工电感和电容等电路，用来和主晶圆上的SAW谐振电路进行阻抗匹配和连接等使得产品性能得到更好的频率筛选和抑制。

本发明的实施例提出了一种用于半导体器件的叠加封装工艺和半导体器件，该工艺包括以下步骤：制备主晶圆，主晶圆的正面预留有封装键合区域；制备副晶圆，副晶圆的正面预留有封装键合区域，并且在副晶圆的正面加工出若干凹槽；将主晶圆和副晶圆的封装键合区域键合在一起来实现两个晶圆的叠加；以及对副晶圆的背面进行研磨或打薄直到主晶圆的至少部分区域从凹槽暴露出。该工艺适用于所有声波滤波器，并提出了一种新的WLP晶圆级叠加封装结构，实现die叠加方式的WLP晶圆级封装，能够大幅的减少封装体积，和两颗独立封装的芯片的体积相比仅为其60％左右，性能上也有提升，尤其是对于二合一和双工器等产品。

附图说明

包括附图以提供对实施例的进一步理解并且附图被并入本说明书中并且构成本说明书的一部分。附图图示了实施例并且与描述一起用于解释本发明的原理。将容易认识到其它实施例和实施例的很多预期优点，因为通过引用以下详细描述，它们变得被更好地理解。附图的元件不一定是相互按照比例的。同样的附图标记指代对应的类似部件。

图1a和1b示出了现有技术中的WLP晶圆级封装滤波器采用晶圆键合封装结构的示意图；

图2a和2b示出了现有技术中的WLP晶圆级封装滤波器采用薄膜封装结构的示意图；

图3a-图3t示出了根据本发明的实施例的用于半导体器件的叠加封装工艺的流程图；

图4a和4b示出了根据本发明的实施例的半导体器件的结构示意图。

具体实施方式

下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关发明相关的部分。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

图1a和图1b示出了现有技术中的WLP晶圆级封装滤波器采用晶圆键合封装结构的示意图。滤波器采用晶圆键合封装主要有两种结构和加工方式，如图1a所示的第一种结构，主要在主晶圆上完成谐振电路部分的制造，再将封装晶圆101和主晶圆102通过键合胶103键合在一起完成封装。该结构的滤波器集成到模块时对注塑压力不敏感，但复杂的走线增加了技术难度和工艺可控性，而且锡球104做在封装晶圆101上方，并采用台阶型封装导致产品厚度偏大。如图1b所示的第二种结构，在两片晶圆通过金属键合，再通过TSV导通以及连接锡球。该结构的滤波器需要用TSV方式，蚀刻和工艺控制难度大，成本较高。

图2a和图2b示出了现有技术中的WLP晶圆级封装滤波器采用薄膜封装结构的示意图。通过薄膜制程形成空腔，可以将滤波器做得很薄，但是对工艺要求和控制要求非常高，多次的光刻和薄膜沉积以及CVD制程和蚀刻制程导致成本很高，集成到模块时对注塑压力较为敏感，无法用于两颗die的叠加封装。

针对现有技术的WLP封装结构工艺难度大，成本高，对压力敏感尤其是体积大等问题，本申请提出一种用于半导体器件的叠加封装工艺，不需要TSV工艺和复杂的光刻步骤，在相同功能的情况下，可以大幅度减小体积，提高滤波片芯片的集成度，并能够适用于在封装模组时的高压力注塑工艺。图3a-图3t示出了根据本发明的实施例的用于半导体器件的叠加封装工艺的流程图，该叠加封装工艺包括以下步骤：

步骤1：制备主晶圆301，主晶圆301的正面预留有封装键合区域302；

步骤2：制备副晶圆311，副晶圆311的正面预留有封装键合区域302，并且在副晶圆311的正面加工出若干凹槽312；

步骤3：将主晶圆301和副晶圆311的封装键合区域302键合在一起来实现两个晶圆的叠加；以及

步骤4：对副晶圆311的背面进行研磨或打薄直到主晶圆301的至少部分区域从凹槽312暴露出。

在优选方案中，如图3a和3b所示，在步骤1中主晶圆301的封装键合区域302可以包围主晶圆上的有效功能区域303。在主晶圆301上的有效功能区域303加工形成电路，主晶圆的封装键合区域也是属于电路中的一部分。如图3c所示，在优选的实施例中，步骤3中可以选择在主晶圆301的封装键合区域302内涂布键合框胶304，通过蚀刻后在封装键合区域302上形成所设计的封装框胶图形。如图3d所示，同样在步骤2中副晶圆的封装键合区域302也可以包围副晶圆311上的有效功能区域313。在副晶圆311上的有效功能区域313加工形成另外一个电路，副晶圆311的封装键合区域也是属于电路中的一部分，因此可以与主晶圆301的电路形成两个独立的电路，实现在一个器件上拥有两种产品的特性，因此可以将半导体设计成为二合一产品或双工器产品。

在优选方案中，凹槽312的位置邻近副晶圆311的封装键合区域302，使得副晶圆311的封装键合区域302可以裸露在凹槽312的侧面上。凹槽312的位置可以靠近封装键合区域302上远离有效功能区域313的边缘，也可以在封装键合区域302上远离有效功能区域313的边缘附近。副晶圆311上的凹槽312可以采用蚀刻或切割等方式进行加工，该步骤最关键的是要确保副晶圆311上的部分封装键合区域302能够在凹槽312的侧面裸露出来，以便后续的电路连接。在此步骤，副晶圆311上的部分封装键合区域302在凹槽312的侧面裸露出来就不需要进行TSV导通，并且后期对副晶圆311进行研磨加工就可以初步完成封装。相比于复杂的TSV和光刻工艺，本申请采用的工艺成熟、简单方便、成本更低。

在优选方案中，如图3g和3h所示，在键合后凹槽312的位置正对主晶圆301上需要暴露的引线区域305。凹槽312在副晶圆311上的封装键合区域302的边缘附近上加工形成一定的深度，键合时主晶圆301上的封装键合区域302与副晶圆311上的封装键合区域302相对，因此在键合时凹槽312的位置对应于主晶圆301上两个封装键合区域302之间的位置。在主晶圆301的两个封装键合区域302之间的位置上需要有部分暴露的引线区域305，以便于后续主晶圆301和副晶圆311在暴露的引线区域305做电路连接。键合框胶304可以涂布在主晶圆301的封装键合区域302上，通过蚀刻后在主晶圆301的封装键合区域302形成键合框胶图形，副晶圆与主晶圆叠加后，凹槽312正对着主晶圆301上两组键合框胶304之间的位置，主晶圆301上需要暴露的引线区域305在键合框胶304远离有效功能区域303的一侧。

在实施例一中，如图3e所示，凹槽312为直方形凹槽，并且具有100um-200um的宽度，并且具有20-50um的深度。因此与之对应的是如图3o所示在主晶圆301的正面的被暴露区域上电镀铜柱307以完成封装。凹槽312设置为直方形有利于后续电镀铜柱307完成封装。在优选的实施例中，在主晶圆301上采用干法蚀刻加工出直方形凹槽，也可以采用激光等其他手段进行加工。经过步骤3的键合后的器件结构如图3g所示，凹槽312的宽度取决于副晶圆311上的相邻两个封装键合区域302之间的距离，也与主晶圆301的封装键合区域302上的键合框胶304、需要暴露的引线区域305的位置以及铜柱307的位置和大小有关，因此凹槽312的宽度可以根据副晶圆311与主晶圆301的具体设计结构进行调整。凹槽312的深度与副晶圆311的厚度及最后研磨的终止位置有关，也可以决定产品的体积。凹槽312的宽度应该适合于晶圆的切割，深度决定研磨的终止位置。如图3i和3k所示，设置凹槽312后需要将副晶圆311的反面进行研磨，研磨至凹槽312底部位置，因此可以将半导体器件的体积有效地缩小。

在实施例二中，如图3f所示，凹槽312为深弧形凹槽，并且具有150um-250um的开口宽度。与之对应的是如图3p所示在主晶圆301的正面的被暴露区域上植入锡球309以完成封装。锡球309的形状为球状，凹槽312设置为深弧形，因此锡球309植入后不会干涉到副晶圆311。在优选的实施例中，在主晶圆301上采用湿法刻蚀加工出深弧形凹槽，也可以采用其他手段进行加工。经过步骤3的键合后器件结构如图3h所示，深弧形凹槽的开口宽度大小取决于副晶圆311上的相邻两个封装键合区域302之间的距离，也与主晶圆301的封装键合区域302上的键合框胶304、需要暴露的引线区域305的位置以及锡球309的位置和大小有关，应当满足切割以及后续植入锡球309等工艺的要求。如图3j和3l所示，设置凹槽312后需要将副晶圆311的反面进行研磨，研磨至深弧形凹槽的中间位置，因此可以将半导体器件的体积有效地缩小。

在优选方案中，如图3m所示，工艺还包括在引线区域305上通过显影蚀刻将主晶圆301上需要与副晶圆311连接的电路连接区域暴露出，如图3n所示，在电路连接区域通过电镀或溅镀将主晶圆301与副晶圆311之间的电路进行连接。上下die叠加后，在器件的整体喷涂感光材料后进行显影蚀刻，露出主晶圆301上需要和副晶圆311连接的电路连接区，该电路连接区在主晶圆301上需要暴露的引线区域305上，通过电镀、蒸镀或溅镀的方式在电路连接区域镀上电极将主晶圆301的引线部分与副晶圆311的凹槽312侧面的封装键合区域连接起来，进而实现主晶圆和副晶圆的电路连接。主晶圆与副晶圆之间的电路连接后即完成主晶圆和副晶圆上谐振电路的串联、并联或二合一产品封装。整体的工艺不需要采用TSV工艺，也没有复杂的光刻步骤，就可以完成电路的连接，使得工艺简单，成本降低。

在优选方案中，还包括步骤5：研磨或打薄后的晶圆表面沉积一层钝化层313。钝化层313可以增强器件的可靠性。钝化层313的沉积步骤可以在步骤4之后。在实施例一的情况下，如图3q所示钝化层313覆盖在研磨或打薄后的晶圆表面；在实施例二的情况下，如图3r所示，钝化层313覆盖在研磨或打薄后的晶圆表面。如图3s所示，钝化层313设置在两个铜柱307之间的位置，并覆盖于晶圆和电路上方。如图3t所示，钝化层覆盖在两个锡球309之间的晶圆和电路上方。钝化层313可以避免器件暴露在空气中造成老化，短路等影响器件可靠性的问题。在可选的实施例中，钝化层313可以采用SiO₂、Si₃N₄或AlN等材质制成。

本发明的实施例还提出一种半导体器件，其采用上述的工艺流程进行制备。

图4a和4b示出了根据本发明的实施例的一种半导体器件，其包括叠加在一起的主晶圆301和副晶圆311，主晶圆301和副晶圆311通过键合胶框304键合在一起以在主晶圆301和副晶圆311之间形成空腔308，并且主晶圆301和/或副晶圆311相互面对的表面分别布设有电路。

在优选方案中，键合胶框304具有5-10um的厚度。键合胶框304与主晶圆301的封装键合区域302和副晶圆的封装键合区域302三者的厚度决定主晶圆301与副晶圆311之间的空腔的高度以及半导体器件的体积。在相同功能的情况下，此结构的半导体器件体积大幅度减小，因为采用键合胶框304键合的厚度可控，并且可以限制在比较小的范围，又采用上述的工艺将副晶圆311进行研磨，因此使得半导体器件的整体体积可以缩小。

在优选方案中，键合胶框304采用绝缘材料。键合胶框304将主晶圆301和副晶圆311上的电路隔绝开，使其分别成为独立的电路结构，再根据具体的产品需求将主晶圆301和副晶圆311上的电路串联或并联，或者不需要连接形成二合一产品的封装形式。

在优选方案中，副晶圆311的电路形成的面积小于主晶圆301的电路形成的面积以使得主晶圆301的部分电路暴露出。副晶圆311的电路的四周为预留的封装键合区域302，主晶圆301的电路的四周为预留的封装键合区域302，副晶圆311与主晶圆301通过键合胶框304在封装键合区域302键合后，由于副晶圆311的电路形成的面积小于主晶圆301的电路形成的面积，所以主晶圆301的封装键合区域302的部分电路才能暴露出，以便于后续电路的连接。在优选的实施例中，主晶圆301的暴露的部分电路上设置有引线部分305，并且在引线部分305的部分区域上设置有用于连接的铜柱307、焊盘和/或锡球309，引线部分305的部分区域通过电镀或蒸镀材料与副晶圆311上的引线电连接。铜柱307、焊盘和/或锡球309可以设置在主晶圆301的引线部分305的部分区域上，可以将半导体器件的体积进一步缩小。

在优选方案中，主晶圆301上的电路与副晶圆311上的电路分别具有不同的工作频段以形成双工器。主晶圆301上的电路和副晶圆311上的电路可以分别独立进行设置，满足不同的工作频段要求。主晶圆301上的电路和副晶圆311上的电路可以选择互相连接，连接的方式根据需要可以选择串联或并联，晶圆上的直接连接使得产品具有更好的性能和更少的信号传输损耗。当主晶圆301上的电路和副晶圆311上的电路不需要互相连接的时候，也可以将主晶圆301上的电路和副晶圆311上的电路分别设计为具有不同的工作频段的电路，形成双工器。在其他可选的实施例中，主副晶圆不限制使用任何材质和任何电路的加工工艺，以及不同器件的类型，SAW、BAW，LC filter,IPD filter，传感器，电容电感等可以在晶圆上制作完成的任何种类和任何形式以及功能的电路。

在优选方案中，当主晶圆301和/或副晶圆311上的电路为谐振电路时，由于主晶圆301和/或副晶圆311上电路一侧形成空腔，因此此时半导体器件可以构成声波滤波器。半导体器件的结构满足声波滤波器的设计原理，可以实现通过声表面波或体声波的原理来设计射频器件芯片，并且也形成一个没有任何介质接触的空气腔来保证声波不会被传导和耗散，使声波按照设计的模式进行谐振以得到所需要的输出频率。声波滤波器采用die叠加方式的WLP晶圆级封装，能够大幅度地减少封装体积，和两颗独立封装的芯片的体积相比仅为其60％左右，性能上也有提升。应当认识到，本申请所要求保护的工艺和半导体器件还适用于除了声波滤波器之外的其他器件，例如IPD filter，开关等器件与声波滤波器的晶圆级3D集成封装。

在优选方案中，主晶圆301和副晶圆311中的一个形成SAW滤波器并且另一个形成BAW滤波器。在优选的实施例中，主晶圆301为SAW滤波器，副晶圆311为BAW滤波器。其中BAW滤波器包括Fbar和SMR-BAW。

在优选方案中，主晶圆301上布设的电路为SAW滤波器所需的谐振电路，并且副晶圆311上布设的电路为用于与谐振电路连接以实现阻抗匹配的电容器和/或电阻器。副晶圆311上面可以加工电感和电容等电路，用来和主晶圆301上的SAW谐振电路进行阻抗匹配和连接等使得产品性能得到更好的频率筛选和抑制。

本申请的封装方式和封装结构适用于低频SAW滤波器和高频BAW滤波器的异构封装，作为一个二合一的滤波器同时提供高频段和低频段的功能，因此性能上更加优越。用于二合一产的声波滤波器或者双工器产品的集成，和两颗产品相比，体积缩小了40％，在模组上的占用面积减小了50％，在工艺上使用现有成熟工艺可以低成本的制造，不需要TSV和复杂的光刻步骤。

本发明的实施例提出了一种用于半导体器件的叠加封装工艺和半导体器件，该工艺包括以下步骤：制备主晶圆，主晶圆的正面预留有封装键合区域；制备副晶圆，副晶圆的正面预留有封装键合区域，并且在副晶圆的正面加工出若干凹槽；将主晶圆和副晶圆的封装键合区域键合在一起来实现两个晶圆的叠加；以及对副晶圆的背面进行研磨或打薄直到主晶圆的至少部分区域从凹槽暴露出。该工艺非常适用于制造二合一和双工器芯片，尤其适用于制造声波滤波器，并提出了一种新的WLP晶圆级叠加封装结构，实现die叠加方式的WLP晶圆级封装，能够大幅地减少封装体积和芯片面积，和两颗独立封装的芯片的体积相比仅为其60％左右。

以上描述了本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

在本申请的描述中，需要理解的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。措词‘包括’并不排除在权利要求未列出的元件或步骤的存在。元件前面的措词‘一’或‘一个’并不排除多个这样的元件的存在。在相互不同从属权利要求中记载某些措施的简单事实不表明这些措施的组合不能被用于改进。在权利要求中的任何参考符号不应当被解释为限制范围。