阅读说明：本技术 存储器系统及该存储器系统的操作方法 (memory system and operating method thereof ) 是由 具德会 金容兑 于 2018-12-26 设计创作，主要内容包括：本发明公开一种存储器系统,该存储器系统可以包括：存储器装置,包括多个通道、联接到各个通道的多个管芯和多个超级块；以及控制器,控制存储器装置,其中控制器包括：检测器,当联接到第一通道并属于第一超级块组的第一管芯中出现坏块时,在第一管芯中搜索第一可用保留块,并且当第一管芯中不存在第一可用保留块时,在联接到第一通道并属于第二超级块组的第二管芯中搜索第二可用保留块；以及分配器,当存在第二可用保留块时,利用第二可用保留块替换坏块。(the invention discloses a memory system, which can include: a memory device comprising a plurality of channels, a plurality of dies coupled to each channel, and a plurality of super blocks; and a controller controlling the memory device, wherein the controller includes: a detector searching for a first available reserved block in a first die coupled to the first channel and belonging to the first super block group when a bad block occurs in the first die, and searching for a second available reserved block in a second die coupled to the first channel and belonging to the second super block group when the first available reserved block does not exist in the first die; and an allocator to replace the bad block with the second available reserved block when the second available reserved block exists.)

存储器系统及该存储器系统的操作方法

相关申请的交叉引用

本申请要求2018年6月5日提交的申请号为10-2018-0064855的韩国专利申请的优先权，该韩国专利申请的全部公开内容通过引用并入本文。

技术领域

本发明的各个实施例总体涉及一种存储器系统。特别地，示例性实施例涉及一种能够有效地搜索用于替换坏块的保留块的存储器系统及该存储器系统的操作方法。

背景技术

计算机环境范例已经转向普适计算，这使得可以随时随地使用计算系统。因此，对诸如移动电话、数码相机和膝上型计算机的便携式电子装置的需求迅速增加。这些电子装置通常包括使用存储器装置的存储器系统作为数据存储装置。数据存储装置可被用作便携式电子装置的主存储器单元或辅助存储器单元。

由于没有机械驱动部件，使用存储器装置的数据存储装置提供了诸如优异的稳定性和耐用性、高信息访问速度和低功耗的优点。而且，与硬盘装置相比，数据存储装置可以具有更快的数据访问速度和更低的功耗。具有这种优点的数据存储装置的非限制性示例包括通用串行总线(USB)存储器装置、各种接口的存储卡以及固态驱动器(SSD)等。

发明内容

本发明的各个实施例涉及一种能够有效地将坏块替换为保留块同时保持数据处理的并行性的存储器系统。

根据本发明的实施例，一种存储器系统可以包括：存储器装置，包括多个通道、联接到各个通道的多个管芯和多个超级块；以及控制器，适于控制存储器装置，其中控制器包括：检测器，适于当联接到第一通道并属于第一超级块组的第一管芯中出现了坏块时，在第一管芯中搜索第一可用保留块，并且当第一管芯中不存在第一可用保留块时，在联接到第一通道并属于第二超级块组的第二管芯中搜索第二可用保留块；以及分配器，适于当存在第二可用保留块时，利用第二可用保留块替换坏块。

根据本发明的实施例，一种存储器系统的操作方法可以包括：当联接到第一通道并属于第一超级块组的第一管芯中出现了坏块时，在第一管芯中搜索第一可用保留块；当第一管芯中不存在第一可用保留块时，在联接到第一通道并属于第二超级块组的第二管芯中搜索第二可用保留块；以及当存在第二可用保留块时，利用第二可用保留块替换坏块。

根据本发明的实施例，一种存储器系统可以包括：存储器装置，包括第一管芯组至第四管芯组，每个管芯组具有数据块组和保留块组，其中第一管芯组和第二管芯组联接到第一通道，第三管芯组和第四管芯组联接到第二通道，并且其中第一管芯组和第三管芯组的存储块形成第一超级块组，第二管芯组和第四管芯组的存储块形成第二超级块组；以及控制器，适于当在第一管芯组中检测到坏块时，以第一管芯组、第二管芯组和第四管芯组的顺序利用管芯组的保留块组中包括的保留块替换坏块。

附图说明

本文的描述参照了附图，其中在数个视图中，相同的附图标记始终表示相同的部件，并且其中：

图1是示出根据本公开的实施例的包括存储器系统的数据处理系统的框图；

图2是示出图1所示的存储器系统的存储器装置的示例性配置的示意图；

图3是示出图2所示的存储器装置中的存储块的存储器单元阵列的示例性配置的电路图；

图4是示出图2所示的存储器装置的示例性三维结构的示意图；

图5是示出根据本公开的实施例的存储器系统的结构的框图；

图6示意性地示出根据本公开的存储器单元阵列的结构；

图7是示出根据本公开的实施例的控制器的操作进程的流程图；以及

图8至图16是示意性地示出根据本发明的各个实施例的数据处理系统的应用示例的示图。

具体实施方式

以下参照附图更详细地描述本公开的各个示例。本公开可以不同的其它实施例、形式和其变型来实施，并且不应该被解释为限于本文阐述的实施例。相反，提供所描述的实施例使得本公开将是彻底且完整的，并且将本公开完全传达给本发明所属领域的技术人员。在整个公开中，相同的附图标记在整个本公开的各个附图和示例中表示相同的部件。应注意的是，对“实施例”的参考不一定仅指一个实施例，并且对“实施例”的不同参考不一定针对相同的实施例。

将理解的是，虽然术语“第一”、“第二”、“第三”等可在本文使用以描述各种元件，但是这些元件不受这些术语限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，以下描述的第一元件也可被称为第二元件或第三元件。

附图不一定按比例绘制，并且在某些情况下为了清楚地说明实施例的特征比例可能被夸大。当元件被称为连接至或联接到另一元件时，应当理解的是前者可直接连接或联接到后者，或者经由前者和后者之间的中间元件电连接或联接到后者。

将进一步理解的是，当元件被称为“连接至”或“联接到”另一元件时，它可直接在其它元件上、连接至或联接到其它元件，或者可存在一个或多个中间元件。另外，还将理解的是，当元件被称为在两个元件“之间”时，该元件可以是两个元件之间仅有的元件或也可存在一个或多个中间元件。

本文使用的术语的目的仅用于描述特定实施例，并不旨在限制本发明。

如本文使用的，单数形式也旨在包括复数形式，反之亦然，除非上下文另有清楚地说明。

将进一步理解的是，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，其说明所陈述元件的存在，并不排除一个或多个其它元件的存在或添加。如本文所使用的，短语“和/或”包括一个或多个相关所列项目的任意一个和全部组合。

除非另有定义，否则本文所使用的包括技术术语和科学术语的所有术语具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。将进一步理解的是，诸如在常用词典中定义的那些术语的术语应被理解为具有与它们在本公开的上下文和相关领域中的含义一致的含义并且将不以理想化或过于正式的意义来解释，除非本文如此明确地限定。

在下面的描述中，为了提供对本发明的全面理解，描述了大量具体细节。本发明可在没有一些或全部这些具体细节的情况下被实施。在其它情况下，为了避免不必要地模糊本发明，未详细地描述公知的进程结构和/或进程。

也应注意的是，在一些情况下，对相关领域的技术人员显而易见的是，结合一个实施例描述的特征或元件可单独使用或与另一实施例的其它特征或元件结合使用，除非另有明确说明。

图1是示出根据本发明的实施例的数据处理系统100的框图。

参照图1，数据处理系统100可包括被可操作地联接到存储器系统110的主机102。

例如，主机102可包括例如诸如移动电话、MP3播放器和膝上型计算机的便携式电子装置或诸如台式电脑、游戏机、电视(TV)和投影仪等的非便携式电子装置。

存储器系统110可响应于来自主机102的请求进行操作或者执行特定的功能或操作，并且特别地，可存储待由主机102访问的数据。存储器系统110可用作主机102的主存储器系统或辅助存储器系统。根据主机接口的协议，存储器系统110可利用可与主机102电联接的各种类型的存储装置中的任意一种来实施。合适的存储装置的非限制性示例包括固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)和微型MMC、安全数字(SD)卡、迷你SD和微型SD、通用串行总线(USB)存储装置、通用闪存(UFS)装置、紧凑型闪存(CF)卡、智能媒体(SM)卡、记忆棒等。

存储器系统110的存储装置可利用诸如以下的易失性存储器装置来实施：动态随机存取存储器(DRAM)和静态RAM(SRAM)的易失性存储器装置，和/或存储器系统110的存储装置可利用诸如以下的非易失性存储器装置来实施：只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM或ReRAM)和闪速存储器。

存储器系统110可包括控制器130和存储器装置150。存储器装置150可以存储待由主机102访问的数据，并且控制器130可以控制数据在存储器装置150中的存储。

控制器130和存储器装置150可被集成到单个半导体装置中，其中单个半导体装置可被包括在如上所例示的各种类型的存储器系统中。

存储器系统110可被配置成诸如以下的一部分：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑盒、数码相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的存储装置、能够在无线环境下传送和接收信息的装置、配置家庭网络的各种电子装置之一、配置计算机网络的各种电子装置之一、配置远程信息处理网络的各种电子装置之一、射频识别(RFID)装置或配置计算系统的各种部件之一。

存储器装置150可以是非易失性存储器装置，并且即使不供应电源，其也可保留其中存储的数据。存储器装置150可通过写入操作来存储从主机102提供的数据，并且通过读取操作将存储在其中的数据提供至主机102。存储器装置150可以包括多个存储块152至156，存储块152至156中的每一个可以包括多个页面。多个页面中的每一个可包括多个字线(WL)所电联接到的多个存储器单元。

控制器130可控制存储器装置150的诸如读取操作、写入操作、编程操作和擦除操作的全部操作。例如，控制器130可响应于来自主机102的请求控制存储器装置150。控制器130可将从存储器装置150读取的数据提供给主机102，和/或可将由主机102提供的数据存储到存储器装置150中。

控制器130可以包括全部通过内部总线可操作地联接的主机接口(I/F)132、处理器134、错误校正码(ECC)组件138、电源管理单元(PMU)140、存储器接口(I/F)142和存储器144。

主机接口132可处理从主机102提供的命令和数据，并可通过诸如以下的各种接口协议中的至少一种与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速***组件互连(PCI-e或PCIe)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。

ECC组件138可在读取操作期间检测并校正从存储器装置150读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC组件138可不校正错误位，而是可输出指示校正错误位失败的错误校正失败信号。

ECC组件138可基于诸如以下的编码调制执行错误校正操作：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhri-Hocquenghem，BCH)码、turbo码、里德-所罗门(Reed-Solomon)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)以及分组编码调制(BCM)等。然而，ECC组件138不限于这些错误校正技术。因此，ECC组件138可包括用于错误校正的所有电路、模块、系统或装置。

PMU 140可提供和管理控制器130的电力。

存储器接口142可用作处理控制器130和存储器装置150之间传输的命令和数据的接口，从而允许控制器130响应于从主机102传送的请求来控制存储器装置150。在当存储器装置150是闪速存储器时，特别地，当存储器装置150是NAND闪速存储器时的情况下，在处理器134的控制下，存储器接口142可生成用于存储器装置150的控制信号，并且可处理输入到存储器装置150中的或从存储器装置150输出的数据。

存储器144可用作存储器系统110和控制器130的工作存储器，并且可存储用于操作或驱动存储器系统110和控制器130的临时或事务数据。控制器130可响应于来自主机102的请求控制存储器装置150。控制器130可将从存储器装置150读取的数据传送到主机102中，可将通过主机102输入的数据存储在存储器装置150中。存储器144可用于存储控制器130和存储器装置150执行这些操作所需的数据。

存储器144可利用易失性存储器来实施。存储器144可利用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。虽然图1例示了设置在控制器130内的存储器144，但本公开不限于此。也就是说，存储器144可位于控制器130的内部或外部。例如，存储器144可通过具有传输存储器144和控制器130之间传输的数据和/或信号的存储器接口的外部易失性存储器来实施。

处理器134可控制存储器系统110的全部操作。处理器134可驱动或执行固件来控制存储器系统110的全部操作。固件可被称为闪存转换层(FTL)。

FTL可执行作为主机102和存储器装置150之间的接口的操作。主机102可通过FTL向存储器装置150传送写入和读取操作的请求。

FTL可管理地址映射、垃圾收集、损耗均衡等操作。特别地，FTL可存储映射数据。因此，控制器130可通过映射数据将从主机102提供的逻辑地址映射到存储器装置150的物理地址。由于地址映射操作，存储器装置150可执行像普通装置那样的操作。此外，通过基于映射数据的地址映射操作，当控制器130更新特定页面的数据时，控制器130可将新数据编程在另一空白页面上，并且由于闪速存储器装置的特性而可使特定页面的旧数据无效。进一步地，控制器130可将新数据的映射数据存储到FTL中。

处理器134可利用微处理器或中央处理器(CPU)来实施。存储器系统110可包括一个或多个处理器134。

管理单元(未示出)可以包括在处理器134中。管理单元可以执行存储器装置150的坏块管理。管理单元可以找到存储器装置150中包括的不满足进一步使用条件的坏存储块，并且对坏存储块执行坏块管理。当存储器装置150为例如NAND闪速存储器的闪速存储器时，由于NAND逻辑功能的特性，在写入操作期间，例如在编程操作期间，可能发生编程失败。在坏块管理期间，编程失败的存储块或坏存储块的数据可被编程到新的存储块中。坏块可使具有3D堆叠结构的存储器装置150的利用效率和存储器系统110的可靠性严重劣化，因此需要可靠的坏块管理。

图2是示出存储器装置150的示意图。

参考图2，存储器装置150可以包括多个存储块BLOCK 0至BLOCKN-1(表示为210至240)，并且块BLOCK 0至BLOCKN-1中的每一个可以包括多个页面，例如2^M个页面，页面的数量可根据电路设计而变化。根据每个存储器单元中可存储或表达的位数，存储器装置150可包括多个存储块，如单层单元(SLC)存储块和多层单元(MLC)存储块。SLC存储块可包括利用每一个都能够存储1位数据的存储器单元实施的多个页面。MLC存储块可包括利用每一个都能够存储例如两位或更多位数据的多位数据的存储器单元实施的多个页面。包括利用每一个都能够存储3位数据的存储器单元实施的多个页面的MLC存储块可被定义为三层单元(TLC)存储块。

图3是示出存储器装置150中的存储块330的电路图。

参照图3，存储块330可以对应于存储器系统110的存储装置150中包括的多个存储块152至156中的任意一个。

参照图3，存储器装置150的存储块330可包括分别电联接到位线BL0至BLm-1的多个单元串340。每列单元串340可包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储器单元或多个存储器单元晶体管MC0至MCn-1可串联地电联接在选择晶体管DST和SST之间。各个存储器单元MC0至MCn-1可由每一个都可存储1位信息的单层单元(SLC)或者由每一个都可存储多位数据信息的多层单元(MLC)来配置。串340可分别电联接到对应的位线BL0至BLm-1。作为参照，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，“CSL”表示共源线。

虽然图3仅作为示例示出了存储块330由NAND闪速存储器单元构成，但应当注意的是，根据实施例的存储器装置150的存储块330不限于NAND闪速存储器。存储块330可由NOR闪速存储器、其中组合了至少两种存储器单元的混合闪速存储器、或者其中在存储器芯片中内置控制器的One-NAND闪速存储器来实现。半导体装置的操作特性不仅可被应用于其中电荷存储层由导电浮栅配置的闪速存储器装置，而且可被应用于其中电荷存储层由电介质层配置的电荷撷取闪存(CTF)。

存储器装置150的电源电路310可提供待根据操作模式而被提供给各个字线的例如编程电压、读取电压和通过电压的字线电压以及待提供给例如其中形成有存储器单元的阱区的体材料(bulk)的电压。电源电路310可在控制电路(未示出)的控制下执行电压生成操作。电源电路310可生成多个可变读取电压以生成多个读取数据，在控制电路的控制下选择存储器单元阵列的存储块或扇区中的一个，选择所选择的存储块的字线中的一个，并将字线电压提供给所选择的字线和未选择的字线。

存储器装置150的读取和写入(读取/写入)电路320可由控制电路控制，并且可根据操作模式用作读出放大器或写入驱动器。在验证操作或正常读取操作期间，读取/写入电路320可用作用于从存储器单元阵列读取数据的读出放大器。在编程操作期间，读取/写入电路320可用作根据待被存储在存储器单元阵列中的数据驱动位线的写入驱动器。在编程操作期间，读取/写入电路320可从缓冲器(未示出)接收待被存储到存储器单元阵列中的数据，并根据接收的数据驱动位线。读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322至326，并且页面缓冲器322至326中的每一个可包括多个锁存器(未示出)。

图4是示出存储器装置150的3D结构的示意图。

尽管图4示出了3D结构，但是存储器装置150可由二维(2D)或三维(3D)存储器装置来实施。特别地，如图4所示，存储器装置150可由具有3D堆叠结构的非易失性存储器装置来实施。当存储器装置150具有3D结构时，存储器装置150可包括多个存储块BLK0至BLKN-1，其每一个具有3D结构(或垂直结构)。

非易失性存储器装置可以包括多个通道、分配给每个通道的芯片使能(CE)引脚、分配给每个CE引脚的多个管芯、分配给每个管芯的多个平面以及多个数据块。

非易失性存储器装置可以将超级块和条带(stripe)设置为数据处理的单元，以便有效地处理数据。超级块可以表示多个管芯的平面中位于相同偏移处的一组数据块。条带可以表示一个超级块中位于相同偏移处的一组页面。也就是说，可以基于超级块执行擦除操作或垃圾收集操作，并且可以基于条带执行读取/写入操作。超级块和条带的大小可以根据设计而变化。

非易失性存储器装置，例如，闪速存储器装置由于其特性而可能以比易失性存储器装置低的速度处理数据。为了补偿比易失性存储器装置低的数据处理速度，非易失性存储器装置可以具有一次处理多个数据的能力。也就是说，保持数据处理操作的并行性以通过多个通道同时处理不同数据可以作为确定非易失性存储器装置的性能的重要因素。例如，通道的并行性和CE引脚的并行性可以保持数据处理操作的并行性。

通道的并行性可以表示读取/写入操作可以在不同通道上单独执行，而多个通道不彼此影响。例如，当读取数据仅存储在联接到第一通道的管芯内的存储块中时，读取操作可以对在仅联接到第二通道的管芯内的存储块中执行的写入操作没有影响。也就是说，可以保持通道的并行性。另一方面，当读取数据存储在联接到第一通道的管芯内的存储块和联接到第二通道的管芯内的存储块中时，待在第二通道中执行的写入操作可以暂停以通过第二通道读取读取数据。此时，无法保持通道的并行性。

CE引脚的并行性可以表示多个管芯可以处理数据而不彼此影响。例如，当假设两个管芯被分配给每个CE引脚时，需要单独使用分配给CE引脚的两个管芯中的每个管芯以便有效地处理数据。此时，可以保持CE引脚的并行性。另一方面，当分配给CE引脚的两个管芯中的一个管芯持续保持在忙碌状态而另一个管芯持续保持在空闲状态时，数据处理效率可能降低。也就是说，当未保持CE引脚的并行性时，数据处理效率可能降低。

如参照图1所述，存储器系统110可以管理存储器装置150中出现的坏块。在实施例中，坏块可以利用保留块来替换。可以将保留块分配给非易失性存储器装置中的多个管芯中的每个管芯。当多个数据块中出现一个或多个坏块时，保留块可以替换一个或多个坏块。然而，此时，当任意保留块替换坏块时，无法保持数据处理的并行性。因此，存储器系统的读取/写入性能可能降低。

为了克服这样的问题，根据本实施例的存储器系统110可以建立用于保持通道的并行性和CE引脚的并行性的策略。也就是说，根据本实施例的存储器系统110可以建立用于搜索替换坏块的保留块的策略，并且分配保留块来代替坏块，以便不降低存储器系统110的性能。

图5是示出根据本实施例的存储器系统110的结构的框图。

如上所述，存储器装置150可以包括多个通道、分配给每个通道的CE引脚、分配给每个CE引脚的多个管芯、分配给每个管芯的多个平面以及多个数据块。可以将超级块和条带设置为数据处理的单元，以便在存储器装置150中有效地处理数据。此外，存储器装置150可以将分配给特定数量的CE引脚的多个管芯内的存储块管理为超级块组，其中特定数量的CE引脚被分配给特定数量的通道。例如，存储器装置150可以将分配给两个CE引脚的八个管芯内的存储块管理为超级块组，其中两个CE引脚被分配给两个通道。超级块组可以包括多个超级块。存储块可以是数据块或保留块。

除了参照图1描述的组件之外，控制器130还可以包括监测器510、检测器530、分配器550和存储器144。

监测器510可以周期性地监测存储器单元阵列中是否出现坏块。如参照图1所述，控制器130可以通过处理器134执行坏块管理操作。因此，监测器510可以包括在图1所示的处理器134中。监测器510可以通知检测器530出现了坏块。

检测器530可以搜索替换坏块的可用保留块。

首先，检测器530可以搜索存在于坏块所位于的管芯中的第一可用保留块。尽管存在于相同管芯中的保留块替换坏块，但是超级块和条带可以被保持。因此，可以保持数据处理的并行性。因此，检测器530可以优先搜索与坏块相同的管芯中的保留块。当存在第一可用保留块时，检测器530可以将关于搜索到的保留块的信息(例如，保留块的地址信息)传送到分配器550。

另一方面，当不存在第一可用保留块时，检测器530可以搜索另一超级块组内的联接到相同通道的管芯中包括的第二可用保留块。当从相同通道中与坏块不同的超级块组中搜索到保留块时，可以保持通道的并行性。因此，检测器530可以二次搜索不同超级块组内的联接到相同通道的管芯中包括的可用保留块。当搜索到第二可用保留块时，检测器530可以将关于搜索到的保留块的信息传送到分配器550。

另一方面，当未搜索到第二可用保留块时，检测器530可以搜索具有与包括坏块的超级块组不同的偏移并联接到不同通道的超级块组内的管芯中包括的第三可用保留块。当从具有与包括坏块的超级块组不同的偏移并联接到不同通道的超级块组搜索到保留块时，可以保持CE引脚的并行性。因此，检测器530可以三次搜索具有与包括坏块的超级块组不同的偏移并联接到不同通道的超级块组内的管芯中包括的可用保留块。当搜索到第三可用保留块时，检测器530可以将关于搜索到的保留块的信息传送到分配器550。

另一方面，当不存在第三可用保留块时，检测器530可以搜索任意管芯中包括的第四可用保留块。检测器530可以将关于搜索到的第四可用保留块的信息传送到分配器550。

分配器550可以利用通过检测器530搜索到的可用保留块替换坏块。例如，当超级块中包括的数据块中出现了坏块时，分配器550可以从超级块中排除坏块并且分配搜索到的保留块以保持超级块。也就是说，分配器550可以更新构成超级块的各个存储块的地址。分配器550可以通知存储器144从超级块中排除了坏块并且新分配了保留块以保持超级块。

存储器144可以存储关于超级块的信息。当利用保留块替换了超级块内的坏块时，存储器144可以从分配器550接收保留块分配信息，并更新关于超级块的信息。

图6示意性地示出根据本实施例的存储器单元阵列的结构。特别地，将参照图6描述根据本实施例的用于搜索可用保留块的方法。图6中示出的存储器单元阵列的结构仅是示例，并且本实施例不限于此。

图6中所示的存储器单元阵列可以包括两个通道，每个通道四个CE引脚，每个CE引脚两个管芯，并且每个管芯可以包括数据块组(表示为DB组)和保留块组(表示为RB组)。DB组可以包括多个数据块，RB组可以包括多个保留块。此外，可以将两个通道和两个CE引脚分组以构成超级块组Superblock Group，超级块组Superblock Group包括八个管芯中包括的数据块和保留块。图6示出了存在第一超级块组Superblock Group 1和第二超级块组Superblock Group 2，并且每个超级块组可以包括N个超级块。超级块可以包括四个管芯的平面中的位于相同偏移处的块。例如，第一至第四管芯中分别包括的第一至第四数据块组内的位于相同偏移处的块可以被设置为超级块。此外，设置的超级块内的位于相同偏移处的页面可以被设置为条带。然而，为了便于描述可以设置上述配置，并且本实施例不限于此。此后，假设第一数据块组610中出现了坏块。

监测器510可以监测第一数据块组610内的坏块。监测器510可以通知检测器530第一数据块组610中出现了坏块。

检测器530可以搜索替换第一数据块组610中出现的坏块的可用保留块。

首先，检测器530可以从存在于坏块所位于的第一管芯中的第一保留块组630中搜索第一可用保留块。当从第一保留块组630中搜索到第一可用保留块时，检测器530可以将关于搜索到的第一可用保留块的信息(例如，地址信息)传送到分配器550。

另一方面，当不存在第一可用保留块时，检测器530可以在第二超级块组内的联接到第一通道的第五至第八管芯中包括的第五至第八保留块组650中搜索第二可用保留块。当搜索到第二可用保留块时，检测器530可以将关于搜索到的第二可用保留块的信息传送到分配器550。

另一方面，当未搜索第二可用保留块时，检测器530可以在第二超级块组内的联接到第二通道的第5至第8管芯中包括的第15至第18保留块组670中搜索第三可用保留块。当搜索到第三可用保留块时，检测器530可以将关于搜索到的第三可用保留块的信息传送到分配器550。

另一方面，当未搜索到第三可用保留块时，检测器530可以在任意管芯中包括的保留块组690中搜索第四可用保留块。检测器530可以将关于搜索到的第四可用保留块的信息传送到分配器550。

通过上述顺序进程，检测器530可以搜索到替换坏块的保留块。

图7是示出根据实施例的控制器130的操作进程的流程图。特别地，图7示出了检测器530检测保留块的进程。

首先，在步骤S701中，已经识别出坏块出现的检测器530可以在相同管芯中包括的保留块组中搜索第一可用保留块。

当搜索到第一可用保留块(即，步骤S703中为“是”)时，在步骤S717中，检测器530可以将关于第一可用保留块的信息传送到分配器550，并且分配器550可以分配第一可用保留块以替换坏块。

另一方面，当未搜索到第一可用保留块(即，步骤S703中为“否”)时，在步骤S705中，检测器530可以在管芯中包括的保留块组中搜索第二可用保留块，该管芯联接到与联接到出现坏块的管芯的通道相同的通道但是包括在不同超级块组中。

当搜索到第二可用保留块(即，步骤S707中为“是”)时，在步骤S717中，检测器530可以将关于第二可用保留块的信息传送到分配器550，并且分配器550可以分配第二可用保留块以替换坏块。

另一方面，当未搜索到第二可用保留块(即，步骤S707中为“否”)时，在步骤S709中，检测器530可以在超级块组中包括的管芯中包括的保留块组中搜索第三可用保留块，该超级块组具有与包括坏块的超级块组不同的偏移并且联接到与联接到出现坏块的管芯的通道不同的通道。

当搜索到第三可用保留块(即，步骤S711中为“是”)时，在步骤S717中，检测器530可以将关于第三可用保留块的信息传送到分配器550，并且分配器550可以分配第三可用保留块以替换坏块。

另一方面，当未搜索到第三可用保留块(即，步骤S711中为“否”)时，在步骤S713中，检测器530可以在任意管芯中搜索第四可用保留块。

当搜索到第四可用保留块(即，步骤S715中为“是”)时，在步骤S717中，检测器530可以将关于第四可用保留块的信息传送到分配器550，并且分配器550可以分配第四可用保留块以替换坏块。

另一方面，当未搜索到第四可用保留块(即，步骤S715中为“否”)时，无法替换坏块，因为不存在可用保留块。

根据本实施例的存储器系统110可以通过上述方法搜索替换坏块的保留块，并尽可能地保持数据处理的并行性。因此，尽管出现坏块，但是可以保持存储器系统110的读取/写入性能。

在下文中，将参照图8至图16详细描述数据处理系统和电子装置，该数据处理系统和电子装置可包括存储器系统110，该存储器系统110包括上面通过参照图1至图7描述的存储器装置150和控制器130。

图8至图16是示意性示出根据各个实施例的图1至图7的数据处理系统的应用示例的示图。

图8是示意性地示出包括根据实施例的存储器系统的数据处理系统的示例的示图。图8示意性地示出了包括根据实施例的存储器系统的存储卡系统6100。

参照图8，存储卡系统6100可包括存储器控制器6120、存储器装置6130和连接器6110。

更具体地，存储器控制器6120可被连接至存储器装置6130，并可被配置成访问存储器装置6130。存储器装置6130可通过非易失性存储器(NVM)实施。通过示例而非限制的方式，控制器6120可控制对存储器装置6130的读取操作、写入操作、擦除操作和后台操作。存储器控制器6120可以被配置为提供存储器装置6130与主机(未示出)之间的接口和/或用于控制存储器装置6130的驱动固件。也就是说，存储器控制器6120可对应于参照图1至图7描述的存储器系统110中的控制器130，同时存储器装置6130可对应于参照图1至图7描述的存储器装置150。

因此，如图1所示，存储器控制器6120可包括随机存取存储器(RAM)、处理单元、主机接口、存储器接口和错误校正组件。存储器控制器6120可进一步包括图1所述的元件。

存储器控制器6120可通过连接器6110与例如图1的主机102的外部装置通信。例如，如参照图1所述，存储器控制器6120可被配置成通过诸如以下的各种通信协议中的一种或多种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、***组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(EDSI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、无线保真(WI-FI或WIFI)以及蓝牙。因此，根据实施例的存储器系统和数据处理系统可应用于有线和/或无线电子装置，或者特别是移动电子装置。

存储器装置6130可通过非易失性存储器来实施。例如，存储器装置6130可利用诸如以下的各种非易失性存储器装置来实施：可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)以及自旋转移力矩磁性RAM(STT-MRAM)。存储器装置6130可包括图1的存储器装置150中的多个管芯。

存储器控制器6120和存储器装置6130可以集成到单个半导体装置中。例如，存储器控制器6120和存储器装置6130可以通过集成到单个半导体装置中来构造固态驱动器(SSD)。此外，存储器控制器6120和存储器装置6130可构造诸如以下的存储卡：PC卡(例如，个人计算机存储卡国际协会(PCMCIA))、标准闪存(CF)卡、智能媒体卡(例如，SM和SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC、微型MMC和eMMC)、安全数字(SD)卡(例如，SD、迷你SD、微型SD和SDHC)以及通用闪存(UFS)。

图9是示意性地示出包括根据实施例的存储器系统的数据处理系统6200的另一示例的示图。

参照图9，数据处理系统6200可包括具有一个或多个非易失性存储器(NVM)的存储器装置6230和用于控制存储器装置6230的存储器控制器6220。数据处理系统6200可用作诸如存储卡(CF、SD、微型SD等)或USB装置的存储介质，如参照图1描述的。存储器装置6230可对应于图1至图7中所描述的存储器系统110中的存储器装置150，并且存储器控制器6220可对应于图1至图7中所描述的存储器系统110中的控制器130。

存储器控制器6220可响应于主机6210的请求控制对存储器装置6230的读取操作、写入操作或擦除操作，并且存储器控制器6220可包括一个或多个中央处理单元(CPU)6221、诸如随机存取存储器(RAM)6222的缓冲存储器、错误校正码(ECC)电路6223、主机接口6224以及诸如NVM接口6225的存储器接口。

CPU 6221可控制对存储器装置6230的操作，例如读取操作、写入操作、文件系统管理操作和坏页面管理操作。RAM 6222可根据CPU 6221的控制来操作，并且用作工作存储器、缓冲存储器或高速缓冲存储器。当RAM 6222用作工作存储器时，由CPU 6221处理的数据可以临时存储在RAM 6222中。当RAM 6222用作缓冲存储器时，RAM 6222可用于缓冲从主机6210传送到存储器装置6230或从存储器装置6230传送到主机6210的数据。当RAM 6222用作高速缓冲存储器时，RAM 6222可辅助存储器装置6230以高速运转。

ECC电路6223可对应于图1所示的控制器130的ECC组件138。如参照图1所述，ECC电路6223可生成用于校正从存储器装置6230提供的数据的失效位或错误位的错误校正码(ECC)。ECC电路6223可对被提供给存储器装置6230的数据执行错误校正编码，由此形成具有奇偶校验位的数据。奇偶校验位可被存储在存储器装置6230中。ECC电路6223可对从存储器装置6230输出的数据执行错误校正解码。在这种情况下，ECC电路6223可使用奇偶校验位来校正错误。例如，如参照图1所述，ECC电路6223可使用低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(BCH)码、turbo码、里德-所罗门码、卷积码、递归系统码(RSC)或者诸如网格编码调制(TCM)或分组编码调制(BCM)的编码调制来校正错误。

存储器控制器6220可通过主机接口6224向主机6210传送数据或信号和/或从主机6210接收数据或信号，并且可通过NVM接口6225向存储器装置6230传送数据或信号和/或从存储器装置6230接收数据或信号。主机接口6224可通过并行高级技术附件(PATA)总线、串行高级技术附件(SATA)总线、小型计算机系统接口(SCSI)、通用串行总线(USB)、高速***组件互连(PCIe)或NAND接口而连接至主机6210。存储器控制器6220可利用诸如无线保真(WiFi)或长期演进(LTE)的移动通信协议具有无线通信功能。存储器控制器6220可以连接至外部装置，例如主机6210或另一外部装置，并且然后将数据传送到外部装置和/或从外部装置接收数据。由于存储器控制器6220被配置成通过各种通信协议中的一种或多种与外部装置进行通信，因此根据实施例的存储器系统和数据处理系统可应用于有线和/或无线电子装置或特别是移动电子装置。

图10是示意性地示出根据实施例的包括存储器系统的数据处理系统的另一示例的示图。图10示意性示出了应用根据实施例的存储器系统的固态驱动器(SSD)。

参照图10，SSD 6300可包括控制器6320和包括多个非易失性存储器(NVM)的存储器装置6340。控制器6320可对应于图1的存储器系统110中的控制器130，并且存储器装置6340可对应于图1的存储器系统中的存储器装置150。

更具体地，控制器6320可通过多个通道CH1至CHi连接至存储器装置6340。控制器6320可包括一个或多个处理器6321、错误校正码(ECC)电路6322、主机接口6324、缓冲存储器6325和例如非易失性存储器接口6326的存储器接口。

缓冲存储器6325可临时存储从主机6310提供的数据或从存储器装置6340中包括的多个闪速存储器NVM提供的数据，或者临时存储多个闪速存储器NVM的元数据，例如，包括映射表的映射数据。缓冲存储器6325可由诸如动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、双倍数据速率(DDR)SDRAM、低功率DDR(LPDDR)SDRAM和图形RAM(GRAM)的易失性存储器实施，或者由诸如铁电RAM(FRAM)、电阻式RAM(RRAM或ReRAM)、自旋转移力矩磁性RAM(STT-MRAM)和相变RAM(PRAM)的非易失性存储器实施。出于描述的目的，图10示出了缓冲存储器6325存在于控制器6320中，但缓冲存储器6325可位于或被布置在控制器6320的外部。

ECC电路6322可在编程操作期间计算待被编程到存储器装置6340的数据的错误校正码(ECC)值，在读取操作期间基于ECC值对从存储器装置6340读取的数据执行错误校正操作，并在失效数据恢复操作期间对从存储器装置6340恢复的数据执行错误校正操作。

主机接口6324可提供与诸如主机6310的外部装置的接口功能，并且非易失性存储器接口6326可提供与通过多个通道连接的存储器装置6340的接口功能。

此外，可提供应用了图1的存储器系统110的多个SSD 6300来实施数据处理系统，例如，独立磁盘冗余阵列(RAID)系统。RAID系统可包括多个SSD 6300和用于控制多个SSD6300的RAID控制器。当RAID控制器响应于从主机6310提供的写入命令执行编程操作时，RAID控制器可根据多个RAID级别，即，从主机6310提供的写入命令的RAID级别信息，在SSD6300中选择一个或多个存储器系统或SSD 6300，并可将对应于写入命令的数据输出到选择的SSD 6300。此外，当RAID控制器响应于从主机6310提供的读取命令执行读取操作时，RAID控制器可根据多个RAID级别，即，从主机6310提供的读取命令的RAID级别信息，在SSD 6300中选择一个或多个存储器系统或SSD 6300，并将从所选择的SSD 6300读取的数据提供给主机6310。

图11是示意性地示出包括根据实施例的存储器系统的数据处理系统的另一示例的示图。图11示意性地示出了应用根据实施例的存储器系统的嵌入式多媒体卡(eMMC)6400。

参照图11，eMMC 6400可包括控制器6430和通过一个或多个NAND闪速存储器实施的存储器装置6440。控制器6430可对应于图1的存储器系统110中的控制器130，并且存储器装置6440可对应于图1的存储器系统110中的存储器装置150。

更具体地，控制器6430可通过多个通道连接至存储器装置6440。控制器6430可包括一个或多个内核6432、主机接口(I/F)6431和诸如NAND接口(I/F)6433的存储器接口。

内核6432可以控制eMMC 6400的操作，主机接口6431可以提供控制器6430和主机6410之间的接口功能。NAND接口6433可以提供存储器装置6440和控制器6430之间的接口功能。例如，主机接口6431可用作并行接口，例如参照图1所描述的MMC接口。此外，主机接口6431可用作串行接口，例如超高速(UHS)-I和UHS-II接口。

图12至图15是示意性地示出包括根据实施例的存储器系统的数据处理系统的其它示例的示图。图12至15示意性地示出了应用根据实施例的存储器系统的通用闪存(UFS)系统。

参照图12至图15，UFS系统6500、6600、6700和6800可分别包括主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830。主机6510、6610、6710和6810可用作有线和/或无线电子装置或特别是移动电子装置的应用处理器，UFS装置6520、6620、6720和6820可用作嵌入式UFS装置。UFS卡6530、6630、6730和6830可用作外部嵌入式UFS装置或可移除UFS卡。

各个UFS系统6500、6600、6700和6800中的主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过UFS协议与例如有线和/或无线电子装置或者特别是移动电子装置的外部装置通信。UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可由图1所示的存储器系统110实施。例如，在UFS系统6500、6600、6700和6800中，UFS装置6520、6620、6720和6820可参照图9至图11描述的数据处理系统6200、SSD 6300或eMMC 6400的形式来实施，并且UFS卡6530、6630、6730和6830可以参照图8描述的存储卡系统6100的形式来实施。

此外，在UFS系统6500、6600、6700和6800中，主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过例如MIPI(移动工业处理器接口)中的MIPI M-PHY和MIPI UniPro(统一协议)的UFS接口彼此通信。此外，UFS装置6520、6620、6720和6820与UFS卡6530、6630、6730和6830可通过除UFS协议以外的各种协议，例如通用串行总线(USB)闪存驱动器(UFD)、多媒体卡(MMC)、安全数字(SD)、迷你-SD和微型-SD，来彼此通信。

在图12所示的UFS系统6500中，主机6510、UFS装置6520以及UFS卡6530中的每一个可包括UniPro。主机6510可以执行切换操作以与UFS装置6520和UFS卡6530中的至少一个通信。主机6510可通过UniPro处的例如L3交换的链路层交换与UFS装置6520或UFS卡6530通信。在这种情况下，UFS装置6520和UFS卡6530可通过主机6510的UniPro处的链路层交换来彼此通信。在实施例中，为便于描述，已经例示一个UFS装置6520和一个UFS卡6530连接至主机6510的配置。然而，多个UFS装置和多个UFS卡可并联或以星型形式连接至主机6510，并且多个UFS卡可并联或以星型形式连接至UFS装置6520，或者串联或以链型形式连接至UFS装置6520。此处，星型形式是指单个装置与多个其它装置或卡联接以进行集中控制的布置。

在图13所示的UFS系统6600中，主机6610、UFS装置6620和UFS卡6630中的每一个可包括UniPro，并且主机6610可通过执行交换操作的交换模块6640，例如，通过在UniPro处执行例如L3交换的链路层交换的交换模块6640，与UFS装置6620或UFS卡6630通信。UFS装置6620和UFS卡6630可通过交换模块6640在UniPro处的链路层交换来彼此通信。在示例中，为便于描述，已经例示一个UFS装置6620和一个UFS卡6630连接至交换模块6640的配置。然而，多个UFS装置和多个UFS卡可并联或以星型形式连接至交换模块6640，并且多个UFS卡可串联或以链型形式连接至UFS装置6620。

在图14所示的UFS系统6700中，主机6710、UFS装置6720和UFS卡6730中的每一个可包括UniPro。主机6710可通过执行交换操作的交换模块6740，例如通过在UniPro处执行例如L3交换的链路层交换的交换模块6740，与UFS装置6720或UFS卡6730通信。在这种情况下，UFS装置6720和UFS卡6730可通过交换模块6740在UniPro处的链路层交换来彼此通信，并且交换模块6740可在UFS装置6720内部或外部与UFS装置6720集成为一个模块。在示例中，为便于描述，已经例示一个UFS装置6720和一个UFS卡6730连接至交换模块6740的配置。然而，每个都包括交换模块6740和UFS装置6720的多个模块可并联或以星型形式连接至主机6710，或者串联或以链型形式彼此连接。此外，多个UFS卡可并联或以星型形式连接至UFS装置6720。

在图15所示的UFS系统6800中，主机6810、UFS装置6820和UFS卡6830中的每一个可包括M-PHY和UniPro。UFS装置6820可执行交换操作，以便与主机6810和UFS卡6830通信。UFS装置6820可以通过用于与主机6810通信的M-PHY和UniPro模块之间的交换操作和用于与UFS卡6830通信的M-PHY和UniPro模块之间的交换操作，例如通过目标标识符(ID)交换操作，来与主机6810或UFS卡6830通信。此处，主机6810和UFS卡6830可通过UFS装置6820的M-PHY和UniPro模块之间的目标ID交换来彼此通信。在实施例中，为便于描述，已经例示一个UFS装置6820连接至主机6810和一个UFS卡6830连接至UFS装置6820的配置。然而，多个UFS装置可并联或以星型形式连接至主机6810，或串联或以链型形式连接至主机6810，并且多个UFS卡可并联或以星型形式连接至UFS装置6820，或串联或以链型形式连接至UFS装置6820。

图16是示意性地示出根据实施例的包括存储器系统的数据处理系统的另一示例的示图。图16是示意性地示出应用根据实施例的存储器系统的用户系统6900的框图。

参照图16，用户系统6900可包括用户接口6910、存储器模块6920、应用处理器6930、网络模块6940和存储模块6950。

更具体地，应用处理器6930可以驱动例如操作系统(OS)的用户系统6900中包括的组件，并且包括控制用户系统6900中包括的组件的控制器、接口和图形引擎。应用处理器6930可作为片上系统(SoC)被提供。

存储器模块6920可用作用户系统6900的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块6920可包括诸如动态RAM(DRAM)、同步DRAM(SDRAM)、双倍数据速率(DDR)SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDR SDRAM、LPDDR2SDRAM或LPDDR3SDRAM的易失性随机存取存储器(RAM)，或诸如相变RAM(PRAM)、电阻式RAM(ReRAM)、磁阻RAM(MRAM)或铁电RAM(FRAM)的非易失性RAM。例如，可基于堆叠式封装(PoP)来封装和安装应用处理器6930和存储器模块6920。

网络模块6940可与外部装置通信。例如，网络模块6940不仅可支持有线通信，而且还可支持诸如以下的各种无线通信协议：码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、全球微波接入互操作性(Wimax)、无线局域网(WLAN)、超宽带(UWB)、蓝牙、无线显示(WI-DI)，从而与有线/无线电子装置或特别是移动电子装置通信。因此，根据本发明的实施例的存储器系统和数据处理系统可应用于有线/无线电子装置。网络模块6940可被包括在应用处理器6930中。

存储模块6950可存储数据，例如从应用处理器6930接收到的数据，并且然后可将存储的数据传送到应用处理器6930。存储模块6950可由诸如以下的非易失性半导体存储器装置实施：相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(ReRAM)、NAND闪存、NOR闪存和3DNAND闪存，并且存储模块6950可被提供为诸如用户系统6900的存储卡或外部驱动器的可移除存储介质。存储模块6950可对应于参照图1描述的存储器系统110。此外，存储模块6950可被实施为如上参照图10至图15所述的SSD、eMMC和UFS。

用户接口6910可包括用于将数据或命令输入到应用处理器6930或用于将数据输出到外部装置的接口。例如，用户接口6910可包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口以及诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、发光二极管(LED)、扬声器和监测器的用户输出接口。

此外，当图1的存储器系统110应用于用户系统6900的移动电子装置时，应用处理器6930可控制移动电子装置的操作，并且网络模块6940可用作用于控制与外部装置的有线和/或无线通信的通信模块。用户接口6910可在移动电子装置的显示和触摸模块上显示由处理器6930处理的数据或支持从触摸面板接收数据的功能。

虽然已经针对具体实施例描述了本发明，但是对于本领域技术人员显而易见的是，根据本公开，在不脱离如所附权利要求所确定的本发明的精神和范围的情况下，可进行各种改变和修改。