具体实施方式

下文参照附图更详细地描述本发明的各实施方式。然而，本发明可以以不同的方式实施，并且因此不应被解释为限于如本文中所阐述的实施方式。相反，这些实施方式被提供使得本公开内容是详尽的和完整的，并且向本领域技术人员全面传达本发明的范围。贯穿本公开，相同的附图标记在各个附图以及本发明的各实施方式通篇表示相同的部件。注意，所提及的“一个实施方式”、“另一实施方式”等不一定意味着仅一个实施方式，并且对任何这种短语的不同的提及不一定指同一实施方式。在本文中使用时术语“实施方式”不一定指所有实施方式。

将理解，尽管在本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语用于使一个元件区别于另一元件，否则它们具有相同或相似的命名。因此，在没有指示元件自身的任何变化的情况下，一个实例中的第一元件也可以在另一实例中被称为第二元件或第三元件。

还将理解，当一个元件被称为“连接”或“耦接”到另一元件时，其可以直接在该另一元件上、连接到该另一元件或耦接到该另一元件，或者可以存在一个或更多个居间的元件。此外，还将理解，当一个元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一的元件，或者还可以存在一个或更多个居间的元件。不管是直接地还是间接地连接/耦接的两个元件之间的通信可以是有线的或无线的，除非另有说明或者上下文另有所指。

如本文中所使用的，单数形式也可以包括复数形式，反之亦然，除非上下文清楚地另有所指。

还将理解，在本说明书中使用的术语“包括”和“包含”指明所陈述的元件的存在，并未排除一个或更多个其他元件的存在或添加。如本文中所使用的，术语“和/或”包括一个或更多个相关联的列出项的任何组合和所有组合。

在下文中，参照附图描述本发明的各实施方式。

图1是示出根据本发明的一个实施方式的包括锁存电路160的半导体存储器件100的配置的框图。图2是示出图1的锁存电路160的示图。

参照图1，半导体存储器件100可以包括存储单元区域110、行电路120、列电路130、数据输入/输出(I/O)电路140、非易失性存储器150、锁存电路160和修复控制电路170。

半导体存储器件100可以包括命令解码器(未示出)和激活信号生成器(未示出)。命令解码器可以通过对从外部源输入的外部命令RST、/CS、/RAS、/CAS和/WE(未示出)进行解码来生成刷新信号REF(未示出)、写入信号WT、读取信号RD、激活信号ACT(未示出)和预充电信号PCG(未示出)。激活信号生成器可以响应于激活信号ACT和预充电信号PCG而生成行激活信号RACT。再者，半导体存储器件100可以包括：地址缓冲器(未示出)，其用于缓冲外部输入地址并且输出行地址RADD和列地址CADD；以及地址解码器(未示出)，其用于根据行地址RADD而生成区块(mat)激活信号XMAT#。

存储单元区域110可以包括多个存储单元MC，每个存储单元MC用于储存数据。存储单元MC可以通过字线WL耦接到行电路120，并且通过位线BL耦接到列电路130。数据可以被储存在基于从行电路120输出的字线激活信号和从列电路130输出的列选择信号而被选择的存储单元中。根据一个实施方式，存储单元区域110可以由易失性存储单元形成。优选地，存储单元区域110由动态随机存取存储器(DRAM)存储单元形成。

存储单元区域110可以包括其中设置有正常存储单元的正常单元区域112以及其中设置有冗余存储单元的冗余单元区域114。当在正常单元区域112中检测到有缺陷存储单元(还可以被称为修复目标存储单元)时，有缺陷存储单元位于的正常字线(修复目标字线)可以被替换为冗余单元区域114的冗余字线。

非易失性存储器150可以包括多个熔丝组FSET0至FSETa，其用于对修复目标存储单元的地址(修复地址)进行编程。熔丝组FSET0至FSETa中的每个可以包括使能熔丝EF和多个地址熔丝AF1至AFb。使能熔丝EF可以对关于对应的熔丝组是否储存有效修复地址的信息进行编程。例如，当使能熔丝EF通过高比特位被编程时，确定对应的熔丝组储存有效修复地址。地址熔丝AF1至AFb可以对修复地址的各个比特位进行编程，并且包括用于修复地址的每个比特位的熔丝单元。例如，当配置5比特位行地址RADD时，熔丝组FSET0至FSETa中的每个包括第一地址熔丝AF1至第五地址熔丝AF5。当对应的熔丝组未被使用时，使能熔丝EF和地址熔丝AF1至AFb可以通过低比特位被编程。

非易失性存储器150可以包括各种类型的存储器中的任何一种，诸如阵列电熔丝(ARE)电路、激光熔丝电路、NAND快闪存储器、NOR快闪存储器、相变随机存取存储器(PCRAM)、电阻式随机存取存储器(ReRAM)、铁电随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)和/或自旋转移磁性随机存取存储器(STT-MRAM)。在下文中，作为示例说明其中非易失性存储器150包括ARE电路的布置。

非易失性存储器150可以响应于启动信号BOOTUP而向锁存电路160输出在其中作为熔丝数据FDATA<0:b>被编程的修复地址。此时，非易失性存储器150可以将选择信号FSEL<0:a>与熔丝数据FDATA<0:b>一起提供给锁存电路160。作为示例，在下面的实施方式中，半导体存储器件响应于与启动操作相关联的启动信号BOOTUP而操作。在一个实施方式中，半导体存储器件可以响应于与诸如上电操作的初始化操作相关的上电信号而操作。

锁存电路160可以包括多个锁存器组(未示出)，其分别对应于熔丝组FSET0至FSETa。锁存电路160可以响应于选择信号FSEL<0:a>而将从相应的熔丝组FSET0至FSETa提供的熔丝数据FDATA<0:b>顺序地储存到锁存器组中。

参照图2，锁存电路160可以包括分别对应于熔丝组FSET0至FSETa的锁存器组LSET0至LSETa。例如，锁存电路160可以包括分别对应于(a+1)个熔丝组FSET0至FSETa的(a+1)个锁存器组LSET0至LSETa，并且非易失性存储器150可以向锁存电路160提供具有(a+1)个比特位的选择信号FSEL<0:a>，以便将熔丝数据FDATA<0:b>储存到(a+1)个锁存器组LSET0至LSETa中的对应的锁存器组。锁存器组LSET0至LSETa可以响应于选择信号FSEL<0:a>的相应的比特位而储存熔丝数据FDATA<0:b>。例如，第一锁存器组LSET0可以响应于选择信号FSEL<0:a>的第一比特位FSEL<0>(第一选择信号FSEL<0>)而储存熔丝数据FDATA<0>。

如图3中所示，锁存器组LSET0至LSETa中的每个可以包括使能锁存器ENL和多个地址锁存器AL1至ALb。使能锁存器ENL可以储存与使能熔丝EF对应的熔丝数据，即，可以储存关于对应的锁存器组是否储存有效熔丝数据的信息。例如，当使能锁存器ENL储存高比特位时，确定对应的锁存器组储存有效熔丝数据。地址锁存器AL1至ALb可以储存与地址熔丝AF1至AFb相对应的熔丝数据，并且包括其编号与修复地址的比特位编号对应的锁存器单元。例如，当配置5比特位行地址RADD时，锁存器组LSET0至LSETa分别包括第一地址锁存器AL1至第五地址锁存器ALb。

锁存电路160可以根据区块激活信号XMAT#而向修复控制电路170输出作为修复信息INF_R的所储存的熔丝数据。作为参考，存储单元区域110可以被划分成多个单元矩阵(单元区块)，并且每个单元区块可以响应于对应的区块激活信号XMAT#而被选择。设定数目的冗余字线可以被设置在每个单元区块中，并且熔丝组FSET0至FSETa和锁存器组LSET0至LSETa可以被分配给冗余字线，使得每个单元区块包括专用熔丝和锁存器组。例如，假设一个冗余字线被指配给第一单元区块至第八单元区块中的每个，第一熔丝组FSET0和第一锁存器组LSET0可以被分配给设置在第一单元区块中的冗余字线，并且第二熔丝组FSET1和第二锁存器组LSET1可以被分配给设置在第二单元区块中的冗余字线。以这种方式，第八熔丝组FSET7和第八锁存器组LSET7可以被分配给设置在第八单元区块中的冗余字线。因此，当用于选择特定单元区块(例如，第一单元区块)的区块激活信号XMAT#根据行地址RADD而被使能时，锁存电路160可以将来自第一熔丝组FSET0和第一锁存器组LSET0的所储存的熔丝数据作为修复信息INF_R提供给修复控制电路170。

此外，锁存电路160可以包括与锁存器组LSET0至LSETa相对应的多个锁存宽度调整电路200。每个锁存宽度调整电路200可以设置在对应的锁存器组的使能锁存器ENL和与该使能锁存器ENL相邻的地址锁存器(即，第一地址锁存器AL1)之间。当启动完成信号BOOTUP_END被使能时，每个锁存宽度调整电路200可以根据对应的锁存器组是否被使用而将使能锁存器ENL耦接到相邻的地址锁存器AL1。当启动操作结束时或在启动操作结束之后，启动完成信号BOOTUP_END被使能。在一些实施方式中，当在启动操作结束处对应的锁存器组未被使用时，每个锁存宽度调整电路200可以将使能锁存器ENL耦接到相邻的地址锁存器AL1。结果，可以具有增大锁存电路160的宽度的效果。也就是说，锁存电路160的物理宽度可以根据锁存器组是否被使用而被调整。锁存电路160可以响应于启动完成信号BOOTUP_END而调整锁存器组LSET0至LSETa之中的未使用的锁存器组的宽度。根据一个实施方式，由于未使用的锁存器组宽度的增大而使中子攻击分散，从而防止锁存器反相并且降低中子软错误率(NSER)。参照图3和图4说明锁存电路160的详细配置和操作。

返回参照图1，修复控制电路170可以根据从锁存电路160提供的修复信息INF_R而控制行电路120执行修复操作。修复控制电路170可以将修复信息INF_R与外部输入的行地址RADD进行比较，并且基于比较结果来输出修复控制信号HITSUM。如果行地址RADD与修复信息INF_R相同，则修复控制电路170可以使能修复控制信号HITSUM。

行电路120可以响应于行激活信号RACT而激活基于行地址RADD选择的字线。当修复控制信号HITSUM被使能时，行电路120可以激活冗余字线而非由行地址RADD选择的字线。通过这种方式，与储存在锁存电路160中的修复信息INF_R相对应的修复目标字线可以被替换为冗余字线。

列电路130可以访问基于列地址CADD选择的位线BL的数据。

在读取操作期间，数据I/O电路140可以响应于读取信号RD而向数据焊盘DQ输出从基于列地址CADD选择的位线BL传输的数据。在写入操作期间，数据I/O电路140可以响应于写入信号WT而向与列地址CADD相对应的位线BL传输经由数据焊盘DQ输入的数据。

如上文所述，在半导体存储器件100中，非易失性存储器150可以对其熔丝组中的修复地址进行编程，并且响应于启动信号BOOTUP而向锁存电路160输出修复信息INF_R。在本文中，储存在非易失性存储器150中的修复信息INF_R没有被直接使用，而是将修复信息INF_R移动并储存在锁存电路160中以及然后使用。原因如下。

由于非易失性存储器150被形成为阵列类型，因此调出其中储存的数据需要耗用设定的时间量。由于不可能从非易失性存储器150瞬间读出数据，因此不可能通过直接使用储存在非易失性存储器150中的数据来执行修复操作。因此，执行其中将储存在非易失性存储器150中的修复信息INF_R传输到并且储存在锁存电路160中的启动操作，以及然后在启动操作之后，可以使用储存在锁存电路160中的数据执行修复操作。

在下文中，参照图3和图4，将详细说明锁存电路160的配置和操作。锁存器组LSET0至LSETa中的每个可以具有基本上相同的配置和操作；因此，作为示例描述第一锁存器组LSET0。

图3是示出根据本发明的一个实施方式的第一锁存器组LSET0的框图。

参照图3，第一锁存器组LSET0可以包括使能锁存器ENL和地址锁存器AL1至Alb。锁存宽度调整电路200可以设置在使能锁存器ENL和与使能锁存器ENL相邻的第一地址锁存器AL1之间。

使能锁存器ENL和地址锁存器AL1至Alb可以响应于第一选择信号FSEL<0>而储存熔丝数据FDATA<0:b>，并且响应于区块激活信号XMAT#而输出修复信息INF_R。例如，使能锁存器ENL可以根据第一选择信号FSEL<0>而储存熔丝数据FDATA<0:b>的第一比特位FDATA<0>，并且根据区块激活信号XMAT#而输出所储存的熔丝数据作为使能信息EN_INF。第一地址锁存器AL1可以根据第一选择信号FSEL<0>而储存熔丝数据FDATA<0:b>的第二比特位FDATA<1>，并且根据区块激活信号XMAT#而输出所储存的熔丝数据作为地址信息A1_INF。从使能锁存器ENL和地址锁存器AL1至Alb输出的使能信息EN_INF和地址信息A1_INF至Ab_INF可以构成修复信息INF_R。此外，使能锁存器ENL可以在启动操作期间基于熔丝数据FDATA<0:b>的第一比特位FDATA<0>来提供未使用标志信号UNUSED_FLAG。未使用标志信号UNUSED_FLAG可以表示对应的锁存器组是否被使用。

锁存宽度调整电路200可以响应于启动完成信号BOOTUP_END和未使用标志信号UNUSED_FLAG而将使能锁存器ENL选择性地耦接到第一地址锁存器AL1。

图4是示出图3的第一锁存器组LSET0的电路图。

参照图4，示出了其中第一锁存器组LSET0被分配给第一单元区块以便根据第一区块激活信号XMAT0而操作的布置。

参照图4，使能锁存器ENL可以包括第一传输电路TM1、第二传输电路TM2、反相器锁存器INV_L1和输出电路OC1。

第一传输电路TM1可以根据第一选择信号FSEL<0>而向第一节点FLT0传输对应的熔丝数据FDATA<0>。第一传输电路TM1可以由耦接在被输入有熔丝数据FDATA<0>的第一输入节点与第一节点FLT0之间并且响应于第一选择信号FSEL<0>而被导通/关断的晶体管组成。第二传输电路TM2可以根据第一选择信号FSEL<0>而向第二节点FLB0传输反相熔丝数据FDATAB<0>。第二传输电路TM2可以由耦接在被输入有反相熔丝数据FDATAB<0>的第二输入节点与第二节点FLB0之间并且响应于第一选择信号FSEL<0>而被导通/关断的晶体管组成。作为参考，第一锁存器组LSET0还可以包括用于通过使熔丝数据FDATA<0:b>反相而生成反相熔丝数据FDATAB<0:b>的反相器INV#。

反相器锁存器INV_L1可以耦接在第一节点FLT0与第二节点FLB0之间。反相器锁存器INV_L1可以在第一节点FLT0处将信号反相以在第二节点FLB0处锁存反相信号，并且在第二节点FLB0处将信号反相以在第一节点FLT0处锁存反相信号。可以从第一节点FLT0输出使能标志信号EN_FLAG，并且可以从第二节点FLB0输出未使用标志信号UNUSED_FLAG。反相器锁存器INV_L1可以由交叉耦接的反相器组成。

输出电路OC1可以耦接在接地电压(VSS)端子与输出节点之间，并且根据第一区块激活信号XMAT0和在第一节点FLT0处的信号(即，使能标志信号EN_FLAG)而输出使能信息EN_INF。当第一区块激活信号XMAT0和使能标志信号EN_FLAG被使能时，输出电路OC1可以将输出节点驱动至接地电压(VSS)。输出电路OC1可以由串联耦接在接地电压(VSS)端子与输出节点之间并且分别响应于第一区块激活信号XMAT0和使能标志信号EN_FLAG而被导通/关断的晶体管组成。

由于地址锁存器AL1至ALb中的每个可以具有与使能锁存器ENL基本上相同的配置和操作，因此省略地址锁存器的详细说明。地址锁存器AL1至Alb可以根据第一选择信号FSEL<0>而向第一节点FLT1至FLTb传输对应的熔丝数据FDATA<1:b>并且向第二节点FLB1至FLBb传输反相熔丝数据FDATAB<1:b>。地址锁存器AL1至Alb可以根据第一区块激活信号XMAT0和在第一节点FLT1至FLTb处的相应信号(即，地址标志信号A1_FLAG至Ab_FLAG)而输出地址信息A1_INF至Ab_INF。

锁存宽度调整电路200可以包括第一连接电路210和第二连接电路220。

第一连接电路210可以根据启动完成信号BOOTUP_END和未使用标志信号UNUSED_FLAG而将使能锁存器ENL的第一节点FLT0耦接到第一地址锁存器AL1的第一节点FLT1。第一连接电路210可以包括串联耦接的第一晶体管T1和第二晶体管T2。第一晶体管T1可以根据未使用标志信号UNUSED_FLAG而将使能锁存器ENL的第一节点FLT0耦接到第一中间节点IND1。第二晶体管T2可以根据启动完成信号BOOTUP_END而将第一中间节点IND1耦接到第一地址锁存器AL1的第一节点FLT1。

第二连接电路220可以根据启动完成信号BOOTUP_END和未使用标志信号UNUSED_FLAG而将使能锁存器ENL的第二节点FLB0耦接到第一地址锁存器AL1的第二节点FLB1。第二连接电路220可以包括串联耦接的第三晶体管T3和第四晶体管T4。第三晶体管T3可以根据未使用标志信号UNUSED_FLAG而将使能锁存器ENL的第二节点FLB0耦接到第二中间节点IND2。第四晶体管T4可以根据启动完成信号BOOTUP_END而将第二中间节点IND2耦接到第一地址锁存器AL1的第二节点FLB1。

当第一连接电路210和第二连接电路220被导通时，使能锁存器ENL的第一节点FLT0耦接到第一地址锁存器AL1的第一节点FLT1，并且使能锁存器ENL的第二节点FLB0耦接到第一地址锁存器AL1的第二节点FLB1。因此，由于使能锁存器ENL的反相器锁存器INV_L1的输入/输出节点分别耦接到与使能锁存器ENL相邻的第一地址锁存器AL1的反相器锁存器的输入/输出节点，因此这样的布置具有增大锁存宽度的效果。

作为示例，图4示出了锁存宽度调整电路200包括第一连接电路210和第二连接电路220二者，但是本发明不限于该配置。在另一实施方式中，锁存宽度调整电路200可以仅包括第一连接电路210和第二连接电路220中的一个。

在下文中，参照图1至图4，说明根据一个实施方式的半导体存储器件100的操作。

首先，在启动操作期间，非易失性存储器150可以响应于启动信号BOOTUP而向锁存电路160输出经编程的修复地址作为熔丝数据FDATA<0:b>。此时，非易失性存储器150可以将选择信号FSEL<0:a>与熔丝数据FDATA<0:b>一起提供给锁存电路160。锁存电路160可以根据选择信号FSEL<0:a>而将从相应的熔丝组FSET0至FSETa提供的熔丝数据FDATA<0:b>顺序地储存到锁存器组LSET0至LSETa中。

例如，当第一选择信号FSEL<0>被使能时，第一锁存器组LSET0中包括的使能锁存器ENL和地址锁存器AL1至Alb的第一传输电路(即，TM1)和第二传输电路(即，TM2)被导通。因此，熔丝数据FDATA<0:b>被传输到第一节点FLT0至FLTb，并且反相熔丝数据FDATAB<0:b>被传输到第二节点FLB0至FLBb。当使能熔丝EF通过高比特位被编程时，由于第一熔丝组FSET0储存有效修复地址，因此熔丝数据FDATA<0>变为逻辑高电平的信号，并且因此可以生成逻辑高电平的使能标志信号EN_FLAG，以及可以生成逻辑低电平的未使用标志信号UNUSED_FLAG。相反，在使能熔丝EF通过低比特位被编程的情况下，由于第一熔丝组FSET0储存无效修复地址，因此熔丝数据FDATA<0>变为逻辑低电平的信号，并且因此可以生成逻辑低电平的使能标志信号EN_FLAG，以及可以生成逻辑高电平的未使用标志信号UNUSED_FLAG。也就是说，当第一熔丝组FSET0未被使用时，生成具有逻辑高电平的未使用标志信号UNUSED_FLAG。

通过以上启动操作，被编程在非易失性存储器150的熔丝组FSET0至FSETa中的修复地址可以被分别传输并且储存在锁存电路160的锁存器组LSET0至LSETa中。

在启动操作之后的正常操作期间，当设置在第一单元区块中的字线被选择时，第一区块激活信号XMAT0被使能。第一锁存器组LSET0的使能锁存器ENL可以根据第一节点FLT0处的使能标志信号EN_FLAG而输出使能信息EN_INF。同样地，第一锁存器组LSET0的地址锁存器AL1至Alb可以根据第一节点FLT1至FLTb处的地址标志信号A1_FLAG至Ab_FLAG而输出地址信息A1_INF至Ab_INF。修复控制电路170根据从锁存电路160提供的修复信息INF_R而控制行电路120执行修复操作。

当在启动操作之后启动完成信号BOOTUP_END变为使能时，锁存宽度调整电路200可以根据对应的锁存器组是否被使用而将使能锁存器ENL耦接到相邻的地址锁存器AL1。也就是说，根据启动完成信号BOOTUP_END和未使用标志信号UNUSED_FLAG，第一连接电路210可以将使能锁存器ENL的第一节点FLT0耦接到第一地址锁存器AL1的第一节点FLT1，并且第二连接电路220可以将使能锁存器ENL的第二节点FLB0耦接到第一地址锁存器AL1的第二节点FLB1。当对应的锁存器组未被使用时，锁存宽度调整电路200可以将使能锁存器ENL耦接到与其相邻的第一地址锁存器AL1，从而增大锁存电路160的物理宽度。也就是说，根据一个实施方式，在启动操作结束时，由于未使用的锁存器组的宽度的增大而使中子攻击分散，从而防止锁存器反相并且降低NSER。

在一个实施方式中，一个锁存宽度调整电路200设置在每个锁存器组中的使能锁存器ENL与相邻的地址锁存器AL1之间，但是本发明不限于该配置。在另一实施方式中，两个或更多个锁存宽度调整电路可以设置在每个锁存器组中。

图5A和图5B是示出根据本发明的另一实施方式的锁存电路的框图。在图5A和图5B中，示出了第一锁存器组LSET0和与之相对应的锁存宽度调整电路。

参照图5A，锁存电路可以包括与第一锁存器组LSET0相对应的第一锁存宽度调整电路310和第二锁存宽度调整电路320。第一锁存宽度调整电路310可以设置在使能锁存器ENL与第一地址锁存器AL1(即，在第一锁存器组LSET0中的最接近使能锁存器ENL的锁存器)之间。第二锁存宽度调整电路320可以设置在第一地址锁存器AL1与第二地址锁存器AL2(即，在第一锁存器组LSET0中的与使能锁存器ENL次最接近的锁存器)之间。也就是说，通过在每个锁存器组中设置两个或更多个锁存宽度调整电路310和320，可能进一步增大锁存电路的宽度。

参照图5B，锁存电路可以包括与第一锁存器组LSET0对应的多个锁存宽度调整电路410_1至410_b。锁存宽度调整电路410_1可以设置在第一锁存器组LSET0中的使能锁存器ENL与第一地址锁存器AL1之间。如图5B中所示，剩余的锁存宽度调整电路(即，410_2至410_b)设置在各个相邻的地址锁存器对之间。通过以这种方式设置多个锁存宽度调整电路410_1至410_b，可以进一步增大锁存电路的宽度，尽管部分地增大了面积。

如上文所述，根据本发明的实施方式，通过在对应的锁存器组未被使用时将使能锁存器耦接到至少一个相邻的地址锁存器，可以增大锁存电路的宽度。因此，由于锁存宽度的增大而使中子攻击分散，从而防止锁存器反相并且降低NSER。

应注意，尽管已结合本发明的各实施方式描述了本发明，但是该描述并非旨在限制本发明。本领域技术人员将认识到，在不偏离本发明的技术精神的情况下，可以对任何所公开的实施方式进行各种改变。

例如，根据输入信号的极性，在上述实施方式中作为示例被提供的逻辑门和晶体管可以具有不同的类型并且以不同方式配置。

尽管已针对具体实施方式描述了本公开内容，但是本发明自身涵盖落在权利要求书的范围内的任何这样的实施方式的所有修改和变型。