延迟控制电路及方法
阅读说明：本技术 延迟控制电路及方法 (Delay control circuit and method ) 是由 金宁泰 朴灿石 崔荣珠 崔明灿 于 2021-05-07 设计创作，主要内容包括：本发明提供一种延迟控制电路及方法。延迟控制电路包括延迟锁定回路电路、延迟计数器电路、同步电路以及延迟线电路。延迟锁定回路电路在将延迟时间进行锁定后进入非动作状态,并在非动作状态的期间提供在禁能状态下的动作信号、延迟锁定信息以及回路延迟信息。同步电路根据在禁能状态下的动作信号停止提供第一时钟信号,接着响应于操作信号的使能而同步输出操作使能信号以及第二时钟信号。延迟线电路接收延迟锁定信息、操作使能信号以及第二时钟信号,并在延迟时间之后输出操作延迟信号以及输出时钟信号。(The invention provides a delay control circuit and a method. The delay control circuit includes a delay locked loop circuit, a delay counter circuit, a synchronization circuit, and a delay line circuit. The delay locked loop circuit enters a non-operating state after locking the delay time, and supplies an operating signal, delay locked information, and loop delay information in a disabled state during the non-operating state. The synchronous circuit stops providing the first clock signal according to the action signal in the forbidden energy state, and then synchronously outputs the operation enabling signal and the second clock signal in response to the enabling of the operation signal. The delay line circuit receives the delay lock information, the operation enable signal, and the second clock signal, and outputs the operation delay signal and the output clock signal after a delay time.)
技术领域
本发明涉及一种信号延迟技术，尤其涉及一种适用于延迟锁定回路(delay-locked loop，DLL)电路的延迟控制电路(latency control circuit)及方法。
背景技术
在一般的计算机系统中，在内存装置外部的信号时序和装置操作是受系统时钟的控制，而在内存装置内部的信号时序和装置操作是受内部时钟的控制。为了确保在内存装置与外部装置之间传输的信号的完整性，需要使内部时钟与系统时钟能够同步。通常，在同步动态随机存取内存(synchronous dynamic random-access memory，SDRAM)等内存装置中可包含延迟锁定回路(DLL)电路来基于系统时钟提供用于读取操作以及晶粒上终端(On-Die termination，ODT)操作的内部时钟，以解决时钟信号不同步的问题。
然而，在现有技术中，DLL电路在读取操作以及ODT操作的期间是动作的，并且在断电模式以外的大部分待机状态下也处于动作状态，以调整信号的同步。随着内存装置的速度提升，将造成DLL电路的功耗大幅增加，从而对使用效率造成影响。
发明内容
本发明提供一种延迟控制电路及方法，可使DLL电路在读取操作、ODT操作、或者是断电模式以外的大部分待机状态下的一段时间处于非动作状态(inactive state)，同时在这一段时间内还能够维持信号的同步，以达到降低功耗的效果。
本发明的延迟控制电路包括DLL电路、延迟计数器电路、同步电路及延迟线电路。DLL电路接收用以进入动作状态的第一时钟信号及参考时钟，由此锁定用以延迟第一时钟信号的延迟时间，并且在对延迟时间进行锁定的期间提供在使能状态下的动作信号。DLL电路在延迟时间被锁定后进入非动作状态，并在非动作状态的期间提供在禁能状态下的动作信号、延迟锁定信息及回路延迟信息。同步电路接收参考时钟及操作信号，且根据参考时钟及在使能状态下的动作信号来提供第一时钟信号至DLL电路。同步电路根据在禁能状态下的动作信号停止提供第一时钟信号，接着响应于操作信号的使能而同步地输出操作使能信号及第二时钟信号。延迟线电路接收延迟锁定信息、操作使能信号及第二时钟信号，并在延迟时间之后同步地输出操作延迟信号及输出时钟信号。
本发明的延迟控制方法包括：根据参考时钟及在使能状态下的动作信号来提供第一时钟信号至DLL电路；响应于接收到第一时钟信号及参考信号来激活DLL电路，以锁定用以延迟第一时钟信号的延迟时间，其中在对延迟时间进行锁定的期间，动作信号保持在使能状态下；在延迟时间被锁定后，使DLL电路去激活，并且通过非激活的DLL电路提供在禁能状态下的动作信号、延迟锁定信息以及回路延迟信息；根据在禁能状态下的动作信号停止提供第一时钟信号，接着响应于操作信号的使能而同步输出操作使能信号以及第二时钟信号；以及，通过延迟线电路接收延迟锁定信息、操作使能信号及第二时钟信号，并且根据延迟锁定信息而在延迟时间之后同步地输出操作延迟信号以及输出时钟信号。
基于上述，本发明的延迟控制电路及方法能够使DLL电路在将信号的延迟时间进行锁定后进入非动作状态。同时，利用DLL电路以外的延迟线电路以所锁定的延迟时间对信号进行延迟。由此，能够在执行读取操作以及ODT操作时使DLL电路处于非动作状态，以达到降低功耗的效果。
附图说明
图1是依照本发明一实施例的延迟控制电路的电路示意图；
图2A是依照本发明一实施例的DLL电路的电路示意图；
图2B是依照本发明一实施例的延迟锁定控制电路的电路示意图；
图2C是依照本发明一实施例的延迟计数器电路的电路示意图；
图2D是依照本发明一实施例的同步电路的电路示意图；
图3是依照本发明一实施例的延迟锁定的信号波形示意图；
图4是依照本发明一实施例的读取操作的信号波形示意图；
图5是依照本发明一实施例的ODT操作的信号波形示意图；
图6是依照本发明一实施例的延迟锁定与更新的信号波形示意图；
图7是依照本发明一实施例说明延迟控制方法的流程图。
具体实施方式
于本发明的附图和描述中，相同元件符号用来表示相同或相似部分，因而针对相同元件符号，可能省略重复的详细说明。
请参照图1，本发明的一实施例的延迟控制电路100包括DLL电路110、延迟计数器电路120、同步电路130以及延迟线电路140。延迟控制电路100例如内建在SDRAM等同步半导体内存中，以根据电路配置与操作方式对信号进行所需的延迟与同步。
同步电路130耦接DLL电路110、延迟计数器电路120以及延迟线电路140。同步电路130接收由延迟计数器电路120所提供的操作信号(读取操作信号SRD或ODT操作信号SODT)以及参考时钟RCLK。参考时钟RCLK例如是用于内存装置内部的时钟信号，可由时钟产生电路150根据所接收到的系统时钟CK_t来提供。为了执行DLL锁定操作，同步电路130可响应于参考时钟RCLK以及由DLL电路110所提供的在使能状态下(例如，处于高逻辑电平)的动作信号EN，将第一时钟信号DCLK提供至DLL电路110。在DLL锁定操作完成之后，由DLL电路110所提供的动作信号EN被改变成禁能状态(例如，动作信号EN被下拉至低逻辑电平)，使得同步电路130可以根据在禁能状态下的动作信号EN停止提供第一时钟信号DCLK，从而让DLL电路110进入非动作状态。
在DLL锁定操作的期间，由DLL电路110决定用于延迟第一时钟信号DCLK的延迟时间，接着将延迟锁定信息SEL以及回路延迟信息CNT_LP储存在DLL电路110中。在DLL锁定操作完成之后，将DLL电路110中所储存的延迟锁定信息SEL以及回路延迟信息CNT_LP分别提供至延迟线电路140以及延迟计数器电路120。因此，用于延迟同步电路130的输出的延迟时间会根据延迟锁定信息SEL而被决定。
举例来说，如图2A所示，本发明的一实施例的DLL电路110包括延迟时间决定电路210、复制电路220、比较电路230以及延迟锁定控制电路240。
延迟时间决定电路210例如包括多个延迟单元212。延迟单元212可以相互串接或者以任意方式连接，并且每一个延迟单元212可以是一个正向延迟组件或一个反向(inverse)延迟组件。
延迟时间决定电路210可接收第一时钟信号DCLK及延迟锁定信息SEL，并且在由多个延迟单元212所产生的延迟时间之后输出延迟时钟信号OCLK。具体来说，延迟时间决定电路210接收第一时钟信号DCLK与延迟时间决定电路210输出延迟时钟信号OCLK之间的时间间隔，等于根据延迟锁定信息SEL所选择的延迟单元212所构成的延迟线所决定的延迟时间。因此，延迟时间决定电路210可根据延迟锁定信息SEL来调整所具有的延迟级数(也就是所选择的延迟单元212的级数)，以决定延迟时间。
复制电路220耦接延迟时间决定电路210。复制电路220接收延迟时钟信号OCLK，以提供反馈时钟信号FCLK，由此可补偿由延迟控制电路100的输出端所造成的延迟。在一实施例中，复制电路220是耦接延迟线电路140的输出的输出电路160的复制结构。
比较电路230耦接复制电路220。比较电路230接收参考时钟RCLK，并且比较参考时钟RCLK与反馈时钟信号FCLK的相位差，并且将比较结果UP_DN提供到延迟锁定控制电路240。在一实施例中，当反馈时钟信号FCLK的上升缘在参考时钟RCLK的上升缘之前时，比较结果UP_DN处于高逻辑电平以增加其后的延迟时间，当反馈时钟信号FCLK的上升缘在参考时钟RCLK的上升缘之后时，比较结果UP_DN处于低逻辑电平以减小其后的延迟时间。因此，基于比较结果UP_DN，通过由延迟锁定控制电路240所更新的延迟锁定信息SEL，反馈时钟信号FCLK的相位可以向前或向后移位以与参考时钟RCLK的相位相对应。此外，比较电路230还将与参考时钟RCLK具有相同相位的延迟参考时钟RCLK_1以及与反馈时钟信号FCLK具有相同相位的延迟反馈时钟信号FCLK_1提供至延迟锁定控制电路240。
延迟锁定控制电路240耦接延迟时间决定电路210以及比较电路230。延迟锁定控制电路240可根据延迟参考时钟RCLK_1、延迟反馈时钟信号FCLK_1以及比较结果UP_DN来输出延迟锁定信息SEL以及回路延迟信息CNT_LP。具体来说，延迟锁定控制电路240可根据比较结果UP_DN传送延迟锁定信息SEL至延迟时间决定电路210，以调整用于延迟第一时钟信号DCLK的延迟时间。接着，延迟锁定控制电路240可通过将相应的延迟锁定信息SEL锁存到延迟锁定控制电路240中，来锁定调整后的延迟时间(即固定住延迟时间)，并且可将对应的延迟锁定信息SEL以及回路延迟信息CNT_LP分别输出至延迟线电路140以及延迟锁定控制电路240。回路延迟信息CNT_LP用以指出由DLL锁定操作所提供的回路延迟的周期数量。在一实施例中，在DLL锁定操作完毕之前，回路延迟信息CNT_LP是等于“0000”的四位数字；在DLL锁定操作完毕之后，回路延迟信息CNT_LP适当地变为与“0000”不同的另一值。
如图2B所示，本发明的一实施例的延迟锁定控制电路240包括延迟选择电路242、回路延迟控制电路244以及回路延迟计数器246。延迟选择电路242接收延迟参考时钟RCLK_1以及比较结果UP_DN以执行DLL锁定演算。延迟选择电路242可根据比较结果UP_DN提供延迟锁定信息SEL至延迟时间决定电路210。在DLL锁定演算完成之后，延迟选择电路242可在内部产生用于指示DLL锁定操作完毕的处于高逻辑电平的锁定信号LOCK-IN。另一方面，当正在进行DLL锁定操作时，锁定信号LOCK-IN是处于低逻辑电平。
回路延迟控制电路244耦接延迟选择电路242。在接收到锁定信号LOCK-IN之后，回路延迟控制电路244将动作信号EN改变成禁能状态，并输出在禁能状态下的动作信号EN至同步电路130，以通过停止提供第一时钟信号DCLK来使DLL电路110进入非动作状态，并且延迟反馈时钟信号FCLK_1会被相应地中断。回路延迟控制电路244也接收延迟参考时钟RCLK_1，接着传送延迟参考时钟RCLK_1至回路延迟计数器246。
回路延迟计数器246耦接回路延迟控制电路244，并且根据延迟反馈时钟信号FCLK_1以及延迟参考时钟RCLK_1产生回路延迟信息CNT_LP。具体来说，回路延迟计数器246可响应于延迟参考时钟RCLK_1来计数从接收延迟反馈时钟信号FCLK_1直到延迟反馈时钟信号FCLK_1中断为止的时钟计数值，据以产生回路延迟信息CNT_LP。
如图1所示，延迟计数器电路120耦接DLL电路110以及同步电路130。延迟计数器电路120可根据操作命令CMD、参考时钟RCLK以及回路延迟信息CNT_LP延迟操作信号的使能。其中，操作命令CMD例如是由命令译码电路所提供，可通知SDRAM进行读取操作或ODT操作。并且，操作命令CMD包括附加延迟信息，例如附加延迟AL、列地址选通(column addressstrobe，CAS)脉冲延迟CL以及CAS写入延迟CWL等。此外，延迟时间决定电路210可根据从附加延迟信息减去回路延迟信息CNT_LP的计算结果来控制延迟计数器电路120延迟使能操作信号。在本发明实施例中，操作信号可包括读取操作信号SRD或ODT操作信号SODT。
如图2C所示，本发明一实施例的延迟计数器电路120包括译码器122、命令控制电路124及移位寄存器126。译码器122、命令控制电路124及移位寄存器126接收参考时钟RCLK以进行操作。译码器122对回路延迟信息CNT_LP及CAS脉冲延迟CL或CAS写入延迟CWL进行译码，以传送译码结果DR(例如表示CL-CNT_LP或CWL-CNT_LP的时间期间)至移位寄存器126。
操作命令CMD还包括丛发信息B以及命令信号read、write及pin odt。命令控制电路124根据附加延迟AL以及丛发信息B，对命令信号read、write及pin odt进行操作，以产生命令脉冲(其用于命令信号read)或者第一命令脉冲与最后命令脉冲的组合(其用于命令信号write或pin odt)。当命令控制电路124接收到命令信号read时，命令控制电路124可以决定针对命令信号read的命令脉冲的脉冲宽度。当命令控制电路124接收到命令信号write或pin odt时，命令控制电路124可以决定针对命令信号write或pin odt的第一脉冲与最后脉冲的时序。接着，命令控制电路124根据命令信号read、write或pin odt将对应的命令控制信号CCTL传送至移位寄存器126。
移位寄存器126耦接译码器122以及命令控制电路124。移位寄存器126可根据解码结果DR及命令控制信号CCTL，而在延迟AL+CL-CNT_LP-B或AL+CWL-CNT_LP-B所定义的时间期间之后，使能ODT操作信号SODT或读取操作信号SRD。
此外，同步电路130可响应于操作信号的使能而同步输出操作使能信号及第二时钟信号CLKRW。在本发明实施例中，操作使能信号可包括读取操作使能信号RDEN或ODT操作使能信号ODTEN。具体来说，同步电路130可响应于读取操作信号SRD的使能而同步输出读取操作使能信号RDEN及第二时钟信号CLKRW，或者响应于ODT操作信号SODT的使能而同步输出ODT操作使能信号ODTEN及第二时钟信号CLKRW。
如图2D所示，本发明一实施例的同步电路130包括同步控制电路131、延迟控制电路132及多个控制单元133～136。同步控制电路131接收读取操作信号SRD或ODT操作信号SODT，并且将参考时钟RCLK与读取操作信号SRD或ODT操作信号SODT结合，以产生子读取操作信号SRD_1或子ODT操作信号SODT_1。子读取操作信号SRD_1被传送至控制单元134。子ODT操作信号SODT_1被传送至控制单元133。此外，在接收到读取操作信号SRD或ODT操作信号SODT的期间，同步控制电路131输出子参考时钟RCLK_2至控制单元135。延迟控制电路132可包括延迟单元，其用于延迟参考时钟RCLK以将控制信号CS传送至控制单元133～136，从而确保有足够的时间来产生子读取操作信号SRD_1、子ODT操作信号SODT_1及子参考时钟RCLK_2。
控制单元133～136耦接同步控制电路131以及延迟控制电路122。每个控制单元133～136可包括以锁存结构或正反器结构实现的时钟闸控电路。控制单元133～136分别根据控制信号CS来控制时钟闸控电路，以控制读取操作使能信号RDEN、ODT操作使能信号ODTEN、第二时钟信号CLKRW及第一时钟信号DCLK之间的相关时序。
延迟线电路140耦接DLL电路110以及同步电路130。据此，延迟线电路140可接收延迟锁定信息SEL、操作使能信号(读取操作使能信号RDEN或ODT操作使能信号ODTEN)以及第二时钟信号CLKRW，并且在由DLL电路110锁定的延迟时间之后，延迟线电路140可同步输出操作延迟信号以及输出时钟信号CLKOUT。在本发明实施例中，操作延迟信号可包括读取操作延迟信号RDD或ODT操作延迟信号ODTD。
具体来说，延迟线电路140例如包括多个延迟时间决定电路复制结构142。每个延迟时间决定电路复制结构142由延迟单元144所构成，且是延迟时间决定电路210的复制结构。如图1所示，在本发明实施例的延迟线电路140中，第一个延迟时间决定电路复制结构142用以延迟ODT操作使能信号ODTEN，第二个延迟时间决定电路复制结构142用以延迟读取操作使能信号RDEN，并且第三个延迟时间决定电路复制结构142用以延迟第二时钟信号CLKRW。三个延迟时间决定电路复制结构142在同步电路130与输出电路160之间并联连接。
观察图1以及图2A可知，本发明实施例的延迟线电路140以及延迟时间决定电路210是使用同一个延迟锁定信息SEL来调整延迟线所具有的延迟级数。因此，延迟线电路140可根据延迟锁定信息SEL来调整各延迟时间决定电路复制结构142上延迟单元144的所选级数，以使其由延迟线电路140所产生的延迟时间完全相等于DLL电路110所锁定的延迟时间。
基于本发明的电路配置，在本发明实施例的延迟控制电路100中，DLL电路110可在用以延迟第一时钟信号DCLK的延迟时间被锁定后进入非动作状态。并且，在DLL电路110处于非动作状态的期间，延迟线电路140可根据相同的延迟锁定信息SEL，使操作使能信号(读取操作使能信号RDEN或ODT操作使能信号ODTEN)以及第二时钟信号CLKRW的延迟时间等于DLL电路110所锁定的延迟时间，以输出操作延迟信号(读取操作延迟信号RDD或ODT操作延迟信号ODTD)及输出时钟信号CLKOUT，从而控制输出电路160对数据DQ进行输出。由此，可使DLL电路110可在读取操作、ODT操作、或者是断电模式以外的大部分待机状态下的一段时间内处于非动作状态，以降低功耗。
以下对本发明实施例中延迟控制电路100进行延迟锁定的方式进行说明，请同时参照图1、图2A及图3。在图3中，在时间点T31时，DLL电路110接收到重置命令DRST，并且开始对延迟线进行调整，以重新锁定用以延迟第一时钟信号DCLK的延迟时间。当DLL电路110决定了延迟时间时(即时间点T32)，DLL电路110可锁定延迟时间，并且据以分别提供延迟锁定信息SEL及回路延迟信息CNT_LP至延迟线电路140及延迟计数器电路120。接着，在时间点T33时，DLL电路110的延迟锁定控制电路240禁能动作信号EN，例如将动作信号EN拉低至低逻辑电平，使得同步电路130可根据动作信号EN的禁能而停止提供第一时钟信号DCLK(或者将第一时钟信号DCLK固定在低逻辑电平)，以使DLL电路110进入非动作状态。其中，重置命令DRST可例如在内存装置启动时、进行模式缓存器设定(MRS)时、退出IDD6、IDD8模式时或者是其他任何重置脚位被触发时产生。
在DLL操作完成之后，本发明实施例的DLL电路110会处于非动作状态，因此在进行读取操作时，第一时钟信号DCLK及动作信号EN将保持在表示为禁能的低逻辑电平。以下对本发明实施例中延迟控制电路100进行读取操作的方式进行说明，请同时参照图1、图2A及图4。
在图4中，将读取操作分为8位以及16位来举例进行说明。在时间点T41时，延迟计数器电路120接到的操作命令CMD是要进行读取操作的读取命令RD。延迟计数器电路120可根据读取命令RD以及回路延迟信息CNT_LP，在延迟一段时间TS1后才使能读取操作信号SRD。读取操作信号SRD在参考时钟RCLK的下降缘被激活。时间TS1例如为AL+CL-CNT_LP-AC。其中，AC为用于匹配电路设计的参考时钟RCLK的任意周期数。
当延迟计数器电路120使能读取操作信号SRD时(即时间点T42)，同步电路130可响应于读取操作信号SRD的使能，而接着在时间点T43同步地输出读取操作使能信号RDEN及第二时钟信号CLKRW。在本发明实施例中，被激活的读取操作信号SRD以及被激活的读取操作使能信号RDEN例如是在特定时间期间内保持在高逻辑电平的静态信号。
当进行8位的读取操作时，延迟计数器电路120可在时间点T44禁能读取操作信号SRD。同步电路130可响应于读取操作信号SRD的禁能而在时间点T45停止输出读取操作使能信号RDEN以及第二时钟信号CLKRW。
当进行16位的读取操作时，延迟计数器电路120可在时间点T46禁能读取操作信号SRD。同步电路130可响应于读取操作信号SRD的禁能而在时间点T47停止输出读取操作使能信号RDEN以及第二时钟信号CLKRW。
类似地，在DLL操作完成之后，当进行ODT操作时，本发明实施例的DLL电路110会处于非动作状态，因此第一时钟信号DCLK以及动作信号EN保持在表示为禁能的低逻辑电平。以下对本发明实施例中延迟控制电路100进行ODT操作的方式进行说明，请同时参照图1、图2A及图5。
在图5中，也将ODT操作分为8位以及16位来举例进行说明。在时间点T51时，延迟计数器电路120接到的操作命令CMD是要进行写入或ODT操作的命令ODT。延迟计数器电路120可根据命令ODT及回路延迟信息CNT_LP，在延迟一段时间TS2后才使能ODT操作信号SODT。ODT操作信号SODT在参考时钟RCLK的下降缘被激活。时间TS2例如为AL+CWL-CNT_LP-AC。
当延迟计数器电路120使能ODT操作信号SODT时(即时间点T52)，同步电路130可响应于ODT操作信号SODT的使能，而接着在时间点T53同步输出ODT操作使能信号ODTEN及第二时钟信号CLKRW。在本发明实施例中，被激活的ODT操作信号SODT以及ODT操作使能信号ODTEN分别例如为脉冲信号。
当进行8位的ODT操作时，延迟计数器电路120可在时间点T54再度使能ODT操作信号SODT。同步电路130可响应于ODT操作信号SODT的使能，而接着在时间点T55同步地输出ODT操作使能信号ODTEN及第二时钟信号CLKRW。
当进行16位的ODT操作时，延迟计数器电路120可在时间点T56再度使能ODT操作信号SODT。同步电路130可响应于ODT操作信号SODT的使能，而接着在时间点T57同步地输出ODT操作使能信号ODTEN及第二时钟信号CLKRW。
以下对本发明实施例中延迟控制电路100进行延迟锁定与更新的方式进行说明，请同时参照图1、图2A及图6。
在图6中，在时间点T61时，DLL电路110接到重置命令DRST，并且开始对延迟线进行调整，以重新锁定用以延迟第一时钟信号DCLK的延迟时间。当DLL电路110决定了延迟时间时(即时间点T62)，DLL电路110可锁定延迟时间，并且据以提供延迟锁定信息SEL以及回路延迟信息CNT_LP。接着，在时间点T63时，DLL电路110的延迟锁定控制电路240会禁能动作信号EN，例如将动作信号EN拉低至低逻辑电平。并且，同步电路130可根据动作信号EN的禁能而停止提供第一时钟信号DCLK，以使DLL电路110进入非动作状态。
在时间点T63之后，当DLL电路110在特定时间期间TS3之后接收到命令(例如，自动刷新命令AR)时，DLL电路110可在时间点T64时被触发回到动作状态，以重新锁定用以延迟第一时钟信号DCLK的延迟时间，并且相应地更新延迟锁定信息SEL及回路延迟信息CNT_LP。此后，DLL电路110可在时间点T65再次进入非动作状态。在另一实施例中，当DLL电路110进入非动作状态后，可间隔特定时间期间(例如70微秒)而在没有命令的情况下经触发回到动作状态，以定期适当地更新延迟锁定信息SEL以及回路延迟信息CNT_LP。
请参照图7，在本实施例中信号的延迟控制方法包括下列步骤。根据参考时钟以及在使能状态下的动作信号来提供第一时钟信号至DLL电路(步骤S710)。在接收到第一时钟信号以及参考信号之后，激活DLL电路以锁定对第一时钟信号进行延迟的延迟时间，其中在对延迟时间进行锁定的期间，动作信号保持在使能状态下(步骤S720)。在延迟时间被锁定后，DLL电路被去激活以进入非动作状态，并且提供在禁能状态下的动作信号、延迟锁定信息以及回路延迟信息(步骤S730)。根据在禁能状态下的动作信号停止提供第一时钟信号，接着响应于操作信号的使能而同步输出操作使能信号以及第二时钟信号(步骤S740)。接着，通过延迟线电路接收延迟锁定信息、操作使能信号以及第二时钟信号，并且通过延迟线电路在延迟时间之后根据延迟锁定信息同步输出操作延迟信号以及输出时钟信号(步骤S750)。上述步骤S710、S720、S730、S740及S750的实施细节在前述的实施例及实施方式都有详尽的说明，在此则不再赘述。
综上所述，通过本发明的延迟控制装置，能够在DLL电路进入非动作状态时，利用DLL电路以外的延迟线电路以所锁定的延迟时间对信号进行延迟。由此，能够在执行读取操作以及ODT操作时使DLL电路处于非动作状态，以达到降低功耗的效果。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。