具体实施方式

以下公开内容提供了多种不同实施例或实例，以实现本发明的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。在本文的整个讨论中，除非另有说明，否则不同附图中的相同或相似附图标记指代使用相同或相似材料通过相同或相似工艺形成的相同或相似元件。

在一些实施例中，形成三维(3D)存储器件的方法包括：形成延伸穿过包括第一导电材料和第一介电材料的交替层的层堆叠件的沟槽；用存储器膜内衬沟槽的侧壁和底部；在存储器膜上方共形地形成沟道材料，该沟道材料包括非晶材料；以及在形成沟道材料之后，用第二介电材料填充沟槽。该方法还包括：在第二介电材料中形成存储器单元隔离区域；在存储器单元隔离区域的相对侧上于第二介电材料中形成源极线(SL)和位线 (BL)；以及在形成SL和BL之后，使沟道材料的第一部分结晶。在一些实施例中，执行热处理以使沟道材料的与SL和BL接触的第一部分结晶。沟道材料的结晶的第一部分具有较低的电阻，从而减小存储器单元的薄膜晶体管(TFT)的栅极和沟道材料之间的接触电阻，并提高TFT的驱动能力。

在实施例中，图1示出具有集成存储器件123(例如，123A和123B) 的半导体器件100的截面图。在所示的实施例中，半导体器件100是鳍式场效应晶体管(FinFET)器件，其具有集成在半导体制造的后段制程(BEOL) 处理中的三维(3D)存储器件123。注意，FinFET在这里用作非限制性示例。3D存储器件123(也可以称为存储器件123)可以集成在任何合适的器件中，诸如具有平面晶体管或全环栅(GAA)晶体管的半导体器件。为了避免混乱，在图1中未示出存储器件123的细节，但是在下文的后续图中示出。

如图1所示，半导体器件100包括用于形成不同类型的电路的不同区域。例如，半导体器件100可以包括用于形成逻辑电路的第一区域110，并且可以包括用于形成例如外围电路、输入/输出(I/O)电路、静电放电 (ESD)电路和/或模拟电路的第二区域120。用于形成其他类型的电路的其他区域是可能的，并且完全旨在包括在本公开的范围内。

半导体器件100包括衬底101。衬底101可以是块衬底，诸如掺杂或未掺杂的硅衬底，或绝缘体上半导体(SOI)衬底的有源层。衬底101可以包括：诸如锗的其他半导体材料；包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟、和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、 AlGaAs、GaInAs、GaInP、和/或GaInAsP的合金半导体；或它们的组合。也可以使用诸如多层或梯度衬底的其他衬底。

在半导体制造的前段制程(FEOL)处理中，在衬底101中或上形成诸如晶体管、电阻器、电容器、电感器、二极管等的电组件。在图1的示例中，半导体鳍103(也称为鳍)形成为在衬底101上方突出。在半导体鳍 103之间或周围形成隔离区域105，诸如浅沟槽隔离(STI)区域。在半导体鳍103上方形成栅电极109。沿着栅电极109的侧壁形成栅极间隔件111。在栅电极109的相对侧上形成源极/漏极区域107，诸如外延源极/漏极区域。诸如栅极接触件和源极/漏极接触件的接触件113形成在相应的下面的导电部件(例如，栅电极109或源极/漏极区域107)上方并与之电耦合。一个或多个介电层117，诸如层间介电(ILD)层，形成在衬底101上方并且围绕半导体鳍103和栅电极109。其他导电部件，诸如包括导电线115和通孔114的互连结构也可以形成在一个或多个介电层117中。图1中的FinFET 可以通过本领域中已知或使用的任何合适的方法形成，这里不再赘述。为了便于本文的讨论，将衬底101、衬底101中或上形成的电组件(例如， FinFET)、接触件113、导电部件115/114以及一个或多个介电层117统称为衬底50。

仍然参考图1，可以在一个或多个介电层117上方形成可以是蚀刻停止层(ESL)的介电层119。在实施例中，介电层119由氮化硅形成，使用等离子体增强物理气相沉积(PECVD)，但是其他介电材料，诸如氮化物、碳化物、其组合等，以及形成介电层119的替代技术，诸如低压化学气相沉积(LPCVD)、PVD等，都可以替代地使用。在一些实施例中，介电层119被省略。接下来，在介电层119上方形成介电层121。介电层121可以是通过诸如PVD、CVD等的适当方法形成的任何适当的介电材料，诸如氧化硅、氮化硅等。一个或多个存储器件123A，每个都包括多个存储器单元，形成在介电层121中并且耦合到介电层121中的导电部件(例如，通孔124 和导线125)。在下文中将详细讨论图1中的存储器件123A或123B(例如，3D存储器件200)的实施例。

图1还示出形成在存储器件123A上方的存储器件123B的第二层。存储器件123A和123B可以具有相同或相似的结构，并且可以被统称为存储器件123。图1的示例示出两层存储器件123作为非限制性示例。其他数量的存储器件123的层数，诸如一层、三层或更多层也是可能的，并且完全旨在包括在本公开的范围内。一层或多层存储器件123形成在半导体器件100的存储器区域130中，并且可以在半导体制造的后段制程(BEOL) 处理中形成。可以在BEOL处理中在半导体器件100内的任何适当位置处形成存储器件123，诸如在第一区域110上方(例如，直接在上方)、在第二区域120上方或在多个区域上方。

仍然参考图1，在形成存储器区域130之后，在存储器区域130上方形成互连结构140，其包括介电层121和位于介电层121中的导电部件(例如，通孔124和导线125)。互连结构140可以电连接形成在衬底101中/ 上的电组件以形成功能电路。互连结构140还可以将存储器件123电耦合到衬底101中/上形成的组件，和/或将存储器件123耦合到形成在互连结构140上方的导电焊盘，以与外部电路或外部器件连接。互连结构的形成在本领域中是已知的，因此这里不再重复细节。

在一些实施例中，存储器件123例如通过通孔124和导线125电耦合到形成在衬底50上的电组件(例如，晶体管)，并且通过半导体器件100 的功能电路进行控制或访问(例如，写入或读取)。另外，或替代地，在一些实施例中，存储器件123电耦合到形成在互连结构140的顶部金属层上方的导电焊盘，在这种情况下，存储器件123可以由外部电路(例如，另一半导体器件)直接控制或访问，而不涉及半导体器件100的功能电路。尽管在图1的示例中在存储器件123上方形成附加金属层(例如，互连结构140)，但是存储器件123可以形成在半导体器件100的顶部(例如，最顶部)金属层中，这些和其他变型完全旨在包括在本公开的范围内。

图2示出在实施例中的三维(3D)存储器件200的一部分的立体图。图2的3D存储器件200可以用作图1的存储器件123A或123B。为了便于讨论，在本文的讨论中，可以将3D存储器件称为存储器件。在一些实施例中，存储器件200是具有铁电材料的三维存储器件。注意，为简单起见，在图中未示出3D存储器件200的所有部件。

如图2所示，存储器件200包括多个存储器单元202，其可以在同一水平平面(例如，与衬底50的主上表面平行的平面)中以行和列的栅格布置。存储器单元202还可以垂直堆叠以形成三维存储器阵列，从而增加存储器单元的集成密度。

在一些实施例中，存储器件200是非易失性存储器件，诸如NOR存储器件等。存储器件200的每个存储器单元202都可以包括晶体管201(例如，薄膜晶体管(TFT))，其具有绝缘的存储器膜211(例如，铁电膜) 作为栅极电介质。在一些实施例中，每个晶体管201的栅极电耦合到和/或包括相应字线203(例如，导电线203)的一部分，每个晶体管201的第一源极/漏极区域电耦合到和/或包括相应位线(BL)219D(例如，导电线219D) 的一部分，并且每个晶体管201的第二源极/漏极区域电耦合到和/或包括相应源极线(SL)219S(例如，导电线219S)的一部分。存储器件200的相同水平行中的存储器单元202可以共享公共字线203，而存储器件200的相同垂直列中的存储器单元202可以共享公共源极线219S和公共位线219D。位线219D和源极线219S可以被统称为晶体管201的源极/漏极区域219。

存储器件200包括与多个介电层205交错的多条字线(WL)203。换句话说，存储器件200包括WL 203和介电层205的交替层。WL 203在平行于下面的衬底50的主表面(图2中未示出，参见图1)的方向上延伸。存储器件200可以具有阶梯形区域250和存储器阵列区域260。在阶梯形区域250中，WL 203和介电层205可以具有阶梯形构造，使得下部WL 203 长于并且横向延伸超过上部WL 203的端点。例如，在图2中，示出WL 203 的多个堆叠层，其中最顶部WL 203最短，而最底部WL 203最长。WL 203 的相应长度可以在朝向下面的衬底的方向上增加。以此方式，阶梯形区域 250中的每个WL 203的一部分可以容易地从存储器件200上方访问，并且导电接触件可以形成在每个WL 203的暴露部分上方并与之电耦合。在存储器阵列区域260中形成存储器单元202。

存储器件200还包括多条位线(BL)219D和源极线(SL)219S。BL 219D 和SL 219S可以在垂直于WL 203的方向上延伸。介电材料215设置在相邻的BL 219D和SL 219S之间并将其隔离。

成对的BL 219D和SL 219S以及相交的WL 203限定每个存储器单元 202的边界，并且介电材料217设置在相邻的存储器单元202之间并使其隔离。因此，也介电材料217也可以被称为存储器单元隔离区域或介电插塞。在一些实施例中，SL 219S电耦合至电接地。尽管图2示出BL 219D 相对于SL 219S的特定布置，但是应当理解，在其他实施例中，BL 219D 和SL 219S的布置可以被翻转。

如图2所示，存储器件200还可以包括沟道材料213，诸如氧化物半导体(OS)层。在理解任何合适的沟道材料可以用作沟道材料213的情况下，沟道材料213在本文中可以被称为OS层213。沟道材料213可以为存储器单元202的晶体管201提供沟道区域。例如，当通过对应的WL 203 施加适当的电压(例如，高于对应晶体管201的相应阈值电压(V_th)的电压)时，晶体管201中的OS层213的区域可以允许电流从BL 219D流至SL 219S(例如，沿箭头208指示的方向)。

存储器膜211设置在BL 219D/SL 219S和OS层213之间，并且存储器膜211可以用作晶体管201的栅极电介质。在一些实施例中，存储器膜 211包括铁电材料，诸如氧化铪、氧化锆、掺杂硅的氧化铪等。因此，存储器膜211也可以被称为铁电膜211，并且存储器件200也可以被称为铁电随机存取存储器(FeRAM)器件200或3D FeRAM器件200。替代地，存储器膜211可以是多层结构，其包括介于两个SiO_x层之间的SiN_x层(称为ONO结构)、不同的铁电材料、不同类型的存储器层(例如，能够存储位)等。

在存储器膜211包括铁电材料的一些实施例中，可以在两个不同方向之一上使存储器膜211极化，并且可以通过在存储器膜211上施加适当的电压差并产生适当的电场来改变存储器膜211的电极化方向。极化可以是相对局部的(例如，通常包含在存储器单元202的每个边界内)，并且存储器膜211的连续区域可以横跨多个存储器单元202延伸。取决于存储器膜211的特定区域的电极化方向，对应晶体管201的阈值电压改变，并且可以存储数字值(例如，0或1)。例如，当存储器膜211的区域具有第一电极化方向时，对应晶体管201可以具有相对较低的阈值电压，并且当存储器膜211的区域具有第二电极化方向时，对应晶体管201可以具有相对较高的阈值电压。两个阈值电压之间的差可以被称为阈值电压偏移。较大的阈值电压偏移使读取存储在对应存储器单元202中的数字值更容易(例如，更不容易出错)。

在这样的实施例中，为了在存储器单元202上执行写入操作，在存储器膜211的与存储器单元202对应的部分上施加写入电压。例如，可以通过将第一电压施加到对应的WL203，并且将第二电压施加到对应的BL 219D和SL 219S来施加写入电压，其中第一电压和第二电压之间的差等于写入电压。通过在存储器膜211的部分上施加写入电压，可以改变存储器膜211的区域的极化方向。结果，对应晶体管201的对应阈值电压可以从低阈值电压切换到高阈值电压，反之亦然，并且晶体管201的阈值电压用于指示存储在存储器单元202中的数字值(例如，0或1)。

在这样的实施例中，为了在存储器单元202上执行读取操作，读取电压(低阈值电压和高阈值电压之间的电压)被施加到存储器单元202的WL 203。取决于存储器膜211的对应区域的极化方向，存储器单元202的晶体管201可以导通或不导通。结果，当在BL 219D和SL 219S上施加电压时，在BL 219D和SL 219S之间可能有也可能没有电流(例如，参见图2中的 208)，可以检测电流以确定存储在存储器单元202中的数字值。

图3-图8、图9A、图9B和图10A-图10J示出在实施例中的制造的各个阶段的三维(3D)存储器件200的各种视图(例如，立体图、截面图)。根据实施例，执行图3-图8、图9A、图9B和图10A-图10J的处理以形成图2的3D存储器件200。

参考图3，在衬底50上方形成层堆叠件204(也可以称为多层堆叠件)。注意，在图3中示出衬底50以示出3D存储器件200相对于衬底50的位置，衬底50可以不被认为是3D存储器件200的一部分。此外，未示出3D存储器件200的所有部件。例如，在图3中未示出衬底50上方的介电层119 (见图1)。为简单起见，在随后的图中未示出衬底50。

在一些实施例中，层堆叠件204包括交替的导电层203(例如，导电) 和介电层205。在随后的步骤中将导电层203图案化以形成WL 203(例如，参见图2)。导电层203可以包括导电材料，诸如铜、钛、氮化钛、钽、氮化钽、钨、钌、钼、铝、其组合等，并且介电层205可以包括绝缘材料，诸如氧化硅、氮化硅、氮氧化硅、其组合等。导电层203和介电层205可以各自使用例如化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)等来形成。尽管图3示出特定数量的导电层203和介电层205，但是其他实施例可以包括不同数量的导电层203和介电层205。

接下来，在图4中，在层堆叠件204上方形成硬掩模层207，并且在硬掩模层207上方形成光刻胶209。硬掩模层207可以包括例如氮化硅、氮氧化硅等，其可以通过CVD、PVD、ALD、PECVD等来沉积。例如，可以通过使用旋涂技术来形成光刻胶209。

接下来，使用可接受的光刻和蚀刻技术对光刻胶209进行图案化。例如，光刻胶209可以暴露于光以进行图案化。在曝光工艺之后，可以根据使用的是负型还是正型光刻胶来显影光刻胶209以去除光刻胶的暴露或未暴露部分，从而形成具有沟槽212的图案化的光刻胶209，其中沟槽212 的位置对应于层堆叠件204中形成的沟槽206(见图5)的位置。

接下来，在图5中，使用可接受的蚀刻工艺将图案化的光刻胶209的图案转移到硬掩模层207上，诸如通过湿蚀刻、干蚀刻、反应离子蚀刻 (RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。然后可以例如通过灰化工艺去除图案化的光刻胶209。

接下来，使用一种或多种可接受的蚀刻工艺，诸如湿蚀刻、干蚀刻、 RIE、NBE等或其组合，将硬掩模层207的图案转移到层堆叠件204上。蚀刻工艺可以是各向异性的。在蚀刻工艺之后，形成沟槽206，其延伸穿过层堆叠件204。沟槽206将层堆叠件204分隔成多个单独的鳍状结构，如图5所示。使用适当的去除工艺，在形成沟槽206之后，去除硬掩模层 207。在一些实施例中，使用例如化学机械平坦化(CMP)的平坦化工艺，在填充沟槽206(例如，用铁电材料211、沟道材料213和介电材料215) 之后，去除硬掩模层207。

接下来，在图6中，(例如，共形地)形成存储器膜211以内衬沟槽 206的侧壁和底部，在存储器膜211上方(例如，共形地)形成沟道材料 213，以及在沟道材料213上方形成介电材料215以填充沟槽206。

在一些实施例中，存储器膜211由铁电材料形成，诸如氧化铪锆 (HfZrO)；氧化锆(HfZrO)；掺杂有镧(La)、硅(Si)、铝(Al)等的氧化铪(HfO)；未掺杂的氧化铪(HfO)；等。在一些实施例中，存储器膜211具有多层结构，包括介于两个氧化硅层之间的氮化硅层(称为ONO结构)。在本文的讨论中，在可以将任何合适的存储器材料(例如，能够存储位)用作存储器膜211的理解下，存储器膜211可以被称为铁电膜211 或铁电材料211。可以通过诸如ALD、CVD、PVD、PECVD等的适当的沉积工艺来形成存储器膜211的材料。

如图6所示，沟道材料213(例如，共形地)形成在铁电膜211上方的沟槽206中。沟道材料213由合适的半导体材料形成，用于为存储器单元202的晶体管201提供沟道区域，诸如多晶硅、非晶硅或氧化物半导体 (OS)材料，诸如铟镓锌氧化物(IGZO)、铟锡氧化物(ITO)、铟镓锌锡氧化物(IGZTO)、氧化锌(ZnO)、氧化铟钨(IWO)等。可以通过诸如ALD、CVD、PVD、PECVD等的可接受的沉积工艺来形成沟道材料 213。

接下来，在沟槽206中形成介电材料215以填充沟槽206。合适的介电材料包括：氧化物，诸如氧化硅；氮化物，诸如氮化硅；碳化物，诸如碳化硅；等；或它们的组合，诸如氮氧化硅、碳氧化硅、碳氮化硅等。可以通过诸如ALD、CVD、PVD、PECVD等的可接受的沉积工艺来形成介电材料215。接下来可以执行诸如CMP的平坦化工艺以从层堆叠件204的顶面去除铁电膜211、沟道材料213和介电材料215的多余部分。平坦化工艺还可以从层堆叠件204的顶面去除硬掩模层207，如上所述。

接下来，在图7中，通过去除部分沟道材料213和部分介电材料215 在沟槽206中形成开口216。相应沟槽206中的每个开口216在面向相应沟槽206的铁电膜211的相对内侧壁之间水平延伸，并且从层堆叠件204 的上表面垂直延伸到沟槽206底部的铁电膜211的上表面。换句话说，每个开口216都暴露面向相应沟槽206的铁电膜211的内侧壁。另外，在所示实施例中，每个开口216都暴露介电材料215下方(例如，在其下方并与其物理接触)的铁电膜211的上表面，并且不延伸穿过铁电膜211。例如，可以使用在与开口216的位置对应的位置处具有图案(例如，开口) 的图案化的掩模层，通过各向异性蚀刻工艺来形成开口216。

接下来，在图8中，在开口216中形成介电材料以形成隔离区域217。用于形成隔离区域217的介电材料可以是任何合适的介电材料，诸如氮化硅、氧化硅、氮氧化硅等或其组合，并且可以通过PVD、CVD、ALD、PECVD 等形成。在一些实施例中，用于形成隔离区域217的介电材料不同于介电材料215，以在后续处理中提供蚀刻选择性。可以执行诸如CMP的平坦化工艺以从层堆叠件204的上表面去除介电材料的多余部分。如将在下文中更详细地讨论的，隔离区域217横向电隔离同一沟槽中的相邻存储器单元202，因此也可以称为存储器单元隔离区域或介电插塞。

接下来，在图9A中，在隔离区217相对侧上于介电材料215中形成位线(BL)219D和源极线(SL)219S。在一些实施例中，为了形成BL 219D 和SL 219S，在图8的结构上方形成图案化的掩模层，其中图案化的掩模层的图案(例如，开口)暴露区域218(参见图8)，其中每个区域218包括隔离区217的一部分和绝缘材料215的位于隔离区域217的相对侧上的部分。为避免混乱，图8仅示出区域218之一。请注意，区域218的两个相对侧218S1和218S2与沟道材料213的两个相应内侧壁对准(例如，重叠)。

仍然参考图9A，接下来，执行各向异性刻蚀工艺，以使用例如对介电材料215具有选择性(例如，具有更高的蚀刻速率)的蚀刻剂，选择性地去除介电材料215的由图案化的掩模层(例如，在区域218内)暴露的部分。通过选择性蚀刻形成的开口可以垂直延伸穿过层堆叠件204，使得形成在开口中的SL 219S和BL 219D延伸穿过层堆叠件204。使用合适的形成方法，诸如PVD、CVD、ALD、PECVD等，形成导电材料，诸如铜、钛、氮化钛、钽、氮化钽、钨、钌、钼、铝、其组合或多层，以填充开口。接下来可以执行诸如CMP的平坦化工艺以从层堆叠件204的上表面去除导电材料的多余部分，并且开口中的导电材料的剩余部分形成SL 219S和BL 219D。

图9A中的虚线框示出存储器件200的一些存储器单元202。注意，为了避免混乱，并非所有的存储器件200的存储器单元202都由虚线框标记。每个存储器单元202在其边界内包括以下结构/层/材料的部分：WL 203、位线219D、源极线219S、存储器膜211(例如，铁电膜)、沟道材料213 和介电材料215。如上所述，存储器单元202的WL 203用作存储器单元202的晶体管201的栅极(也称为栅电极)，而SL 219S/BL 219D用作晶体管201的源极/漏极区域。如图9A所示，每个隔离区域217隔离形成在同一沟槽中的两个横向相邻的存储器单元202。

图9B示出图9A中的存储器单元202的俯视图。如图9B所示，存储器膜211设置在WL203和沟道材料213之间并与之接触。SL 219S和BL 219D与沟道材料213接触(例如，物理接触)。介电材料215横向设置在 SL 219S和BL 219D之间。

在一些实施例中，沟道材料213是或包括铟锌复合氧化物 (In_xZn_yM_zO)，其中x、y和z为零至一(0≤x，y，z≤1)之间的值，M表示诸如Ti、Ta、Al、Ga、Mg或Si的合适材料。因此，当In_xZn_yM_zO中的元素M被例如Ti、Ta、Al、Ga、Mg或Si替代时，铟锌复合氧化物可以指代多种不同的材料。在铟锌复合氧化物(In_xZn_yM_zO)中的元素M是金属 (诸如Ti、Ta、Al、Ga或Mg)的实施例中，铟锌复合氧化物也可以称为铟锌金属氧化物。在本文的讨论中，铟锌复合氧化物可以与铟锌金属氧化物互换使用。在所示的实施例中，沉积的沟道材料213是非晶材料(例如，非晶铟锌金属氧化物材料)。

接下来，在图10A中，执行热处理220(也可以称为热工艺)，以在每个存储器单元202的BL 219D/SL 219S与铁电膜211之间形成结晶材料 223，诸如结晶铟锌金属氧化物材料。例如，可以在约300℃和约400℃之间的温度下执行热工艺220，持续时间少于约48小时，诸如持续约1小时。

在一个实施例中，图10B示出在热处理220之后的图9A的存储器单元202。在所示的实施例中，SL 219S/BL 219D是由表示的金属材料，以区别于沟道材料213中的元素M，该沟道材料213是热处理220之前的非晶铟锌复合氧化物(In_xZn_yM_zO)。SL 219S/BL 219D的金属材料可以是例如W、Ti或Ta。在热处理220期间，SL 219S/BL 219D的金属材料扩散到沟道材料213中，以引起沟道材料213的结晶，从而将沟道材料213 的第一部分(例如，与SL219S/BL 219D接触的部分)转变为结晶材料223A，诸如结晶铟锌复合氧化物(例如，结晶铟锌金属氧化物)。因此，据说热处理220使沟道材料213的第一部分结晶，并且结晶材料223A也可以称为沟道材料213的结晶的第一部分223A。

另外，金属材料与沟道材料213反应以形成金属氧化物(例如，氧化钨、氧化钛或氧化钽)。在一些实施例中，金属材料与沟道材料213 之间的化学反应通过以下化学方程式描述：

在一些实施例中，其中材料InO_x来自沟道材料213的铟锌复合氧化物，其由InO_x、ZnO和MO组成。如上述化学方程式所示，InO_x失去氧原子而产生InO_x-1和氧空位V_o，InO_x失去的氧原子与金属材料结合以形成金属氧化物因此，在热处理220之后，沟道材料213的结晶的第一部分223A 也包括金属氧化物在一些实施例中，沟道材料213中的InO_x的减少有助于沟道材料213的结晶部分的更高的电导率，并且有助于更高的载流子产生。在一些实施例中，沟道材料213的结晶部分(例如，223A或223B) 中的载流子浓度超过10E18/cm³。

仍然参考图10B，在热处理220期间，沟道材料213也扩散到SL 219S/BL 219D中，并被金属材料诱导结晶，从而在SL 219S/BL 219D的与沟道材料213相邻的区域中形成结晶材料223B。另外，SL 219S/BL 219D 中的金属材料与扩散的沟道材料213(例如InO_x)反应，以在结晶材料 223B中形成金属氧化物与以上关于结晶材料223A的讨论相似。因此，结晶材料223A和223B具有相同或相似的化学组成(例如，包括结晶铟锌金属氧化物和金属氧化物)，并且在一些实施例中可以统称为结晶材料 223。

如图10B所示，结晶材料223包括在沟道材料213中的第一区域(例如，223A)和在SL219S/BL 219D中的第二区域(例如，223B)。然而，由于金属材料(或沟道材料213)的扩散，金属氧化物(或结晶铟锌金属氧化物)的浓度可能在结晶材料223中显示出梯度。在一些实施例中，结晶材料223中的金属氧化物的浓度沿着从SL 219S/BL 219D朝向沟道材料213的第一方向(例如，从区域223B朝向相应的区域223A)减小。另外，结晶材料223中的结晶铟锌金属氧化物的浓度沿着从沟道材料213 朝向SL 219S/BL 219D的第二方向(例如，从区域223A朝向相应的区域 223B)降低。换句话说，在一些实施例中，金属氧化物和结晶铟锌金属氧化物的浓度梯度沿相反方向变化。

在图10B中，横向设置在SL 219S和BL 219D之间的沟道材料213的第二部分仍然是非晶材料(例如，非晶铟锌金属氧化物)，因为SL 219S/BL 219D中的金属材料没有扩散到(例如，到达)那些区域。在图10B的示例中，设置在铁电膜211和沟道材料213的结晶的第一部分223A之间的沟道材料213的第三部分也仍然是非晶材料(例如，非晶铟锌金属氧化物)，由于金属材料没有扩散到那些区域。

图10B中的结晶材料223的形状和尺寸是非限制性示例。其他形状和/ 或尺寸也是可能的，并且完全旨在包括在本公开的范围内。结晶材料223 的形状和尺寸的附加示例在图10C-图10G中示出。例如，取决于诸如沟道材料213的厚度或热处理220的持续时间/温度的因素，沟道材料213的结晶的第一部分223A可以延伸以(例如，物理接触)铁电膜221，如图10C 所示。在图10B和图10C中，金属的扩散沿垂直方向发生。在一些实施例中，例如图10D-图10G所示，在沟道材料213中也发生金属的横向扩散，结果，结晶材料223的第一区域223A宽于结晶材料223的第二区域 223B，使得第一区域223A的相对侧壁223AS之间的距离小于第二区域 223B的相对侧壁223BS之间的距离。具体地，图10D和图10E中的示例分别类似于图10B和图10C中的示例，但是由于金属的横向扩散而具有较宽的第一区域223A。图10F和图10G中的示例分别类似于图10D和图 10E中的示例，但是具有第一区域223A的倾斜的侧壁223AS。换句话说，图10F和图10G中的每个第一区域223A都具有随着第一区域223A朝向铁电膜221延伸而减小的宽度。作为又一示例，结晶材料223的每个单独区域可以具有倒圆形状(例如，椭圆形或圆形)或不规则形状。

图10H、图10I和图10J分别示出图10A的存储器件200沿截面A-A、 B-B和C-C的截面图。截面A-A、B-B和C-C均沿垂直于衬底50的主上表面的平面截取。

在图10H和图10I中，铁电膜211具有U形截面。沟道材料213在图 10I中具有U形截面。在图10J中，通过蚀刻工艺去除铁电膜211的底部，以形成用于SL 219S和BL 219D的开口。换句话说，SL 219S和BL 219D 延伸穿过层堆叠件204，这允许容易地电连接到形成在衬底50中的下面的电组件(例如，晶体管)。在图10J中，由于各向异性蚀刻，沟道材料213 的侧壁与铁电膜211的相应侧壁垂直对准。图10J还示出通过热处理220 形成的结晶材料223。

可以在图10A-图10J的处理之后进行附加处理以完成存储器件200。例如，可以通过多个蚀刻步骤来形成阶梯形区域250(参见图2)，并且可以形成接触插塞以电耦合到WL203、BL 219D和SL 219S。可以使用用于形成阶梯形区域250和接触插塞的任何合适的形成方法。

在实施例中，为了形成阶梯形区域250(参见图2)，在最顶部介电层 203上方形成具有第一宽度(例如，沿着WL 205的纵向)的图案化的光刻胶，并且执行第一各向异性蚀刻工艺以图案化最顶部介电层203并暴露最顶部WL 205。换句话说，当暴露最顶部WL 205的上表面时，第一各向异性蚀刻工艺停止。接下来，减小图案化的光刻胶的宽度(例如，通过光刻胶修整工艺)，并且执行第二各向异性蚀刻工艺以蚀刻下面的层(例如，最顶部WL 305和最顶部介电层203)的暴露部分。当暴露次顶部介电层 203的上表面时，第二各向异性蚀刻工艺停止。重复上述过程，其中对于每个附加各向异性蚀刻工艺，减小图案化的光刻胶的宽度，直到暴露图2 中的最下部介电层203的上表面。然后可以例如通过灰化或剥离工艺去除图案化的光刻胶。

实施例可以获得优势。在典型的存储器件中，栅极(例如，WL 203) 和沟道材料(例如，OS层213)之间的界面可以形成肖特基势垒，这可能阻碍电子的传输，因此增加了克服该势垒所需的能量。随着先进半导体制造节点中部件尺寸的不断缩小，栅极和沟道材料之间的接触电阻是影响存储器单元202的晶体管201的驱动能力的另一问题。另外，很难找到在类似导体的表现和类似于绝缘体的表现之间取得良好折衷的沟道材料。本文公开的结构、材料和形成方法有助于减少或减轻上述问题。例如，热处理 220降低沟道材料213中InO_x的浓度，并将沟道材料213的一部分转变为结晶材料223，其电阻比非晶沟道材料213的电阻低，并且载流子浓度较高，从而降低栅极和沟道材料之间的接触电阻，并提高存储器单元202的晶体管201的驱动能力。结晶材料223中的金属氧化物进一步减小沟道材料的电阻，从而进一步改善晶体管201的接触电阻和驱动能力。

所公开的实施例还有利地减轻了短通道效应。随着先进制造节点中器件部件的不断缩小，短沟道效应成为限制所形成的半导体器件性能的一个因素。本文公开的实施例有助于减少或减轻短沟道效应。例如，图10B中的箭头222示出存储器单元202的晶体管201的BL 219D和SL 219S之间(例如，在源极/漏极区域之间)流动的电流的示例路径。注意，由于结晶材料223的接触电阻较低，所以电流流经箭头222指示的路径(这是较长的路径)，而不是在未形成结晶材料223的情况下的源极/漏极区域之间的直接的、较短的路径。因此，由箭头222指示的更长的电流路径有助于减轻短沟道效应。

在一些实施例中，图11示出形成三维(3D)存储器件的方法1000。应当理解，图11所示的实施例方法仅仅是许多可能的实施例方法的示例。本领域中的技术人员应当认识到许多变化、替换和修改。例如，可以添加、去除、替换、重新排列或重复图11中示出的各个步骤。

参考图11，在框1010处，在衬底上方形成层堆叠件，该层堆叠件包括第一导电材料和第一介电材料的交替层。在框1020处，形成沟槽，该沟槽从层堆叠件的远离衬底的上表面垂直地延伸穿过层堆叠件至层堆叠件的面向衬底的下表面。在框1030处，用存储器膜内衬沟槽的侧壁和底部。在框1040处，在存储器膜上方形成沟道材料，该沟道材料包括非晶材料。在框1050处，在形成沟道材料之后，用第二介电材料填充沟槽。在框1060 处，在第二介电材料中形成存储器单元隔离区域。在框1070处，在存储器单元隔离区域的相对侧上形成在第二介电材料中垂直延伸的源极线(SL) 和位线(BL)。在框1080处，在形成SL和BL之后，使沟道材料的第一部分结晶。

根据实施例，形成三维(3D)存储器件的方法包括：在衬底上方形成层堆叠件，该层堆叠件包括第一导电材料和第一介电材料的交替层；形成沟槽，该沟槽从层堆叠件的远离衬底的上表面垂直延伸穿过层堆叠件至层堆叠件的面向衬底的下表面；用存储器膜内衬沟槽的侧壁和底部；在存储器膜上方形成沟道材料，该沟道材料包括非晶材料；在形成沟道材料之后，用第二介电材料填充沟槽；在第二介电材料中形成存储器单元隔离区域；在存储器单元隔离区域的相对侧上形成在第二介电材料中垂直延伸的源极线(SL)和位线(BL)；以及在形成SL和BL之后，使沟道材料的第一部分结晶。在实施例中，使沟道材料的第一部分结晶包括将沟道材料的第一部分从非晶材料转变为结晶材料，其中沟道材料的第一部分接触SL或BL。在实施例中，使沟道材料的第一部分结晶包括执行热工艺。在实施例中，在约300℃至约400℃之间的温度下执行热工艺。在实施例中，在热工艺之后，沟道材料的横向设置在SL和BL之间的第二部分保持为非晶材料。在实施例中，沟道材料包括铟锌复合氧化物(In_xZn_yM_zO)，其中x、y和 z具有介于零和一之间的值，并且M是Ti、Ta、Al、Ga、Si或Mg。在实施例中，在热工艺之后，沟道材料的结晶的第一部分从SL或BL延伸到存储器膜。在实施例中，在热工艺之后，沟道材料的设置在沟道材料的结晶的第一部分与存储器膜之间的第三部分保持为非晶材料。在实施例中，BL 和SL包括第二导电材料，其中执行热工艺在沟道材料的结晶的第一部分中形成第二导电材料的氧化物。在实施例中，执行热工艺还在BL和SL中形成第二导电材料的氧化物。在实施例中，沟道材料通过热工艺扩散到BL 和SL中，以在BL和SL中形成结晶的沟道材料。

根据实施例，形成三维(3D)存储器件的方法包括：在衬底上方形成层堆叠件，该层堆叠件包括与第一介电材料层交错的第一导电材料层；穿过层堆叠件形成沟槽；在沟槽中共形地形成存储器膜；在存储器膜上方于沟槽中共形地形成沟道材料，该沟道材料包括非晶材料；在共形地形成沟道材料之后，用第二介电材料填充沟槽；在第二介电材料中形成源极线(SL) 和位线(BL)，SL和BL沿着垂直于衬底的主上表面的垂直方向延伸穿过层堆叠件；以及在形成SL和BL之后，通过执行热工艺将沟道材料的第一部分转变为结晶材料。在实施例中，沟道材料的第一部分物理接触SL或 BL。在实施例中，SL和BL的第二导电材料通过热工艺扩散到沟道材料的第一部分中以引起沟道材料的第一部分的结晶，其中沟道材料通过热工艺扩散到SL和BL中并在SL和BL中形成结晶的沟道材料。在实施例中，热工艺在沟道材料的第一部分中以及在SL和BL的与沟道材料接触的第一区域中形成第二导电材料的氧化物。在实施例中，沟道材料的第一部分物理接触存储器膜。

根据实施例，存储器件，包括：层堆叠件，位于衬底上方，该层堆叠件包括字线和第一介电材料的交替层；第二介电材料，嵌入层堆叠件中并沿垂直于衬底的主上表面的方向在层堆叠件中垂直延伸；源极线(SL)和位线(BL)，位于第二介电材料中并垂直延伸穿过层堆叠件；存储器膜，位于层堆叠件和第二介电材料之间；以及沟道层，包括沟道材料，其中沟道层的第一部分设置在存储器膜和SL之间或存储器膜和BL之间，其中沟道层的第二部分设置在存储器膜和第二介电材料之间，其中沟道层的第一部分包括沟道材料的结晶材料，沟道层的第二部分包括沟道材料的非晶材料。在实施例中，沟道层的第三部分设置在存储器膜和沟道层的第一部分之间，其中沟道层的第三部分包括沟道材料的非晶材料。在实施例中，沟道层的第一部分物理接触存储器膜。在实施例中，BL和SL包括导电材料，其中沟道层的第一部分包括导电材料的氧化物。

以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优势。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。