具体实施方式

以下揭示内容提供实施本揭露的不同特征的许多不同实施例或实例。以下描述部件及布置的特定实例以便简化本揭示案。当然，这些仅仅为实例并且不意欲具有限制性。例如，在以下描述中，在第二特征上方或之上形成第一特征可包括第一及第二特征直接接触地形成的实施例，并且亦可包括额外特征可在第一与第二特征之间形成的实施例，以使得第一及第二特征可不直接接触。另外，本揭示案可在各个实例中重复参考数字及/或字母。此重复出于简单及清楚的目的并且本身不规定所论述各个实施例及/或组态之间的关系。

此外，为了便于描述，可在本文中使用空间相对术语，诸如“在…之下”、“在…以下”、“下方”、“在…以上”、“上方”及其类似术语以便描述如在附图中示出的一个元件或特征与另外一个或多个元件或一个或多个特征的关系。空间相对术语意欲涵盖除了在附图中描述的取向以外的在使用或操作中的装置的不同取向。装置可以其他方式取向(旋转90度或处于其他取向)并且本文使用的空间相对描述语可同样地相应地解释。

根据一些实施例，描述包含多个堆叠记忆体元件的3维(3-dimensional；3D)记忆体阵列(例如，NOR记忆体阵列)，其中各记忆体元件可包括环绕栅极(gate all around；GAA)晶体管。各种实施例包括形成包含虚设源极线及虚设位元线的无金属多层堆叠。虚设源极线及虚设位元线随后通过导电材料置换以形成源极线及位元线。使用虚设源极线及虚设位元线可提供一些优势。本揭露的实施例可包括使用无金属多层堆叠，其简化用于图案化栅极结构的后续蚀刻过程并且允许比在多层结构包含一或多个金属层时可能实现的蚀刻概况更好的蚀刻概况。另外，源极线及位元线在相同层中形成，允许用于制造过程的无金属多层堆叠的降低的高度及纵横比。所得记忆体阵列亦可具有降低的高度，从而增加装置密度。此外，本揭露的实施例允许在相同层中形成的第一记忆体元件的源极线及相邻第二记忆体元件的位元线彼此分离以使得在第一记忆体元件及第二记忆体元件中执行读取及/或写入操作时，第一记忆体元件与第二记忆体之间的干扰最小。

图1A及图13A示出根据实施例的记忆体阵列100的透视图。图1D、1E、1F、及1G示出根据实施例的记忆体阵列100的透视、横截面及顶部视图。图2、3A、3B、4、5、6、7、8、9A、9B、9C、9D、9E、10、11、12A、12B、12C、12D、12E、12F、13B、13C、13D、13E、13F、及13G示出根据实施例的制造记忆体阵列100的中间阶段中的透视、横截面及顶部视图。图1B示出根据实施例的记忆体阵列100的自顶向下视图。图1C示出根据实施例的记忆体阵列100的等效电路。

图1A至图1G示出根据一些实施例的记忆体阵列的实例。图1A示出根据一些实施例的三维视图中的记忆体阵列100的部分，并且图1B示出记忆体阵列100的自顶向下视图。记忆体阵列100包含多个记忆体元件125，其可布置成列及行的栅格。记忆体元件125可进一步垂直地堆叠以提供三维记忆体阵列，由此增加装置密度。记忆体阵列100可安置在半导体晶粒的后端制程(back end of line；BEOL)中。例如，记忆体阵列可安置在半导体晶粒的互连层中，诸如，在半导体基板上形成的一或多个有源装置(例如，晶体管)上方。

在一些实施例中，记忆体阵列100为快闪记忆体阵列，诸如NOR快闪记忆体阵列，或类似物。各记忆体元件125(参见图1A至图1D)可包括晶体管204(参见图1D，其为图1A的切割线A-A的横截面视图)。3D记忆体阵列100包含与多个垂直地堆叠位元线107相邻的多个垂直地堆叠源极线105。各源极线105及其对应位元线107安置在相同层中，并且隔离层103安置在多个垂直地堆叠源极线105的相邻源极线与之间多个垂直地堆叠位元线107的相邻位元线之间。源极线105及位元线107在平行于下伏基板101的主表面的方向上延伸。源极线105及位元线107可具有梯级组态以使得下方源极线105比上方源极线105更长并且侧向延伸经过上方源极线的端点，并且下方位元线107比上方位元线107更长并且侧向延伸经过上方位元线的端点。例如，在图1A中，示出源极线105的多个堆叠层，其中最高的源极线105为最短的并且最低的源极线105为最长的。另外，示出位元线107的多个堆叠层，其中最高的位元线107为最短的并且最低的位元线107为最长的。源极线105及位元线107的相应长度可在朝向下伏基板101的方向上增加。以此方式，源极线105及位元线107中的每一个的一部分可从记忆体阵列100上方接近，并且源极线105及位元线107中的每一个的暴露部分可产生导电接点。

图1A进一步示出通过3D记忆体阵列100内的记忆体薄膜111与各晶体管204的相应半导体通道区域121分隔的垂直地堆叠记忆体元件125的字元线109。各字元线109进一步充当相应晶体管204的栅极(参见图1D)。此外，图1A示出将堆叠记忆体元件125的字元线109彼此分开的栅极隔离插入物115，及将记忆体元件125的相邻列彼此分开的阵列分隔物117。记忆体阵列100的相同垂直行中的记忆体元件125可共用共同字元线109。图1E示出记忆体元件125的自顶向下视图，其包含通过栅极隔离插入物115分隔的字元线109。图1E进一步示出将记忆体元件125与记忆体阵列100的另一列中的相邻记忆体元件分开的阵列分隔物117(参见图1A)。在图1E中，记忆体薄膜111亦在记忆体元件125的放大自顶向下视图中展示。

各晶体管204的第一源极/漏极区域电气耦合至相应位元线107，并且各晶体管204的第二源极/漏极区域(参见图1D及图1F)电气耦合至相应源极线105，该源极线将第二源极/漏极区域电气耦合至接地。在一些实施例中，记忆体阵列100的行中的相同垂直高度处的记忆体元件125可共用共同源极线105及共同位元线107。根据一些实施例，在图1D中，展示图1A的切割线A-A的横截面视图，其中3D记忆体阵列100的记忆体元件堆叠120包含通过多个晶体管204共用的共同字元线109。另外图1D亦示出隔离层103将源极线105彼此分开并且将位元线107彼此分开。此外，图1D示出将源极线105与记忆体元件125的各晶体管204的位元线107分开的半导体通道区域121。

半导体通道区域121(在图1D、图1F、及图1G中示出)可提供用于多个记忆体元件125的晶体管204的通道区域。在一些实施例中，晶体管204的半导体通道区域121包含薄膜氧化物半导体材料，并且记忆体薄膜111包含提供晶体管204的栅极介电质的铁电(ferroelectric；FE)材料。当合适电压(例如，高于对应晶体管204的相应阈值电压(threshold voltage；Vth))经由对应字元线109施加时，半导体通道区域121的与字元线109相交的区域可允许电流从位元线107流动至源极线105。

在其中记忆体薄膜111包含铁电材料的实施例中，其可在两个不同方向中的一个中极化。极化方向可在记忆体薄膜111两端施加合适电压差异并且产生合适电场来改变。极化可为相对定域的(例如，通常包含在各记忆体元件125的边界内)，并且记忆体薄膜111的连续区域可在记忆体阵列100的行中的多个记忆体元件125上延伸。取决于记忆体薄膜111的特定区域的极化方向，对应晶体管204的阈值电压变化，并且可储存数字值(例如，0或1)。例如，当记忆体薄膜111的区域具有第一电极化方向时，对应晶体管204可具有相对低阈值电压，并且当记忆体薄膜111的区域具有第二电极化方向时，对应晶体管204可具有相对高阈值电压。两个阈值电压之间的差异可被称为阈值电压移位。更大的阈值电压移位使得读取储存在对应记忆体元件125中的数字值更容易(例如，不太易于出错)。

为了对于记忆体元件125执行写入操作，在记忆体薄膜111的对应于记忆体元件125的部分两端施加写入电压。写入电压可例如通过将合适电压施加至对应字元线109及对应位元线107/源极线105)来施加。通过在记忆体薄膜111的部分两端施加写入电压，记忆体薄膜111的区域的极化方向可改变。因此，对应晶体管204的对应阈值电压亦可从低阈值电压切换至高阈值电压或反之亦然，并且数字值可储存在记忆体元件125中。因为字元线109与源极线105及位元线107相交，所以可选择个别记忆体元件125用于写入操作。

为了对于记忆体元件125执行读取操作，将读取电压(低与高阈值电压之间的电压)施加至对应字元线109。取决于记忆体薄膜111的对应区域的极化方向，记忆体元件125的晶体管204可或可不接通。因此，位元线107可或可不经由源极线105放电，并且可测定储存在记忆体元件125中的数字值。因为字元线109与源极线105及位元线107相交，所以可选择个别记忆体元件125用于读取操作。

图1B示出根据一些实施例的记忆体阵列100的自顶向下视图。在图1B中，为了便于说明，将隔离层103的最高层移除以便允许观察下伏结构。记忆体阵列100包含多个行1403。行1403包含与多个垂直地堆叠位元线107相邻的多个垂直地堆叠源极线105。各源极线105及其对应位元线107分别充当行1403中的多个记忆体元件125的源极线及位元线。各行1403包含字元线109。各行1403包括包含延伸至各源极线105的导电接点1309的一组梯级接触区域1307及包含延伸至各位元线107的导电接点1309的另一组梯级接触区域1307。导电接点1309及1307将源极线105/位元线107连接至上覆源极线105/位元线107以便额外连接至在下伏基板101上形成的有源装置。各梯级接触区域1307与源极线105(例如，SL1、SL2、SL3，参见图1C)或位元线107(例如，BL1、BL2、BL3，参见图1C)的堆叠相关。

图1B进一步示出3D-记忆体阵列100的行1403中的记忆体元件125。根据一些实施例，记忆体阵列100的相邻行1403中的记忆体元件125的字元线109彼此对准。在其他实施例中，记忆体阵列100的相邻行1403中的记忆体元件125的字元线109可彼此偏置，具有从一个行1403至下一个行1403的交错排列方式。根据一些实施例，可形成至导电接点1309的导电字元线结构1405，以便将字元线109连接至下伏基板101上的有源装置(例如，控制电路)。在所说明的实施例中，相邻行1403的字元线109通过导电字元线结构1405(例如，WL1、WL2、WL3、WL4)中的一个来彼此电连接。在具有交错排列布置的字元线109的实施例中，导电字元线结构1405可将与交错排列布置的其他字元线109对准的字元线109在记忆体阵列100内一个对另一个地加以连接。

图1C为图1A至图1B示出的3D-NOR记忆体阵列100的等效电路的示意图。具体而言，图1C示出多个行1403，其各自包含多个记忆体元件125，及与3D-记忆体阵列100的称为例如WL1、WL2、WL3、WL4的字元线109的集合相关的导电字元线结构1405。图1C进一步示出与记忆体阵列100的源极线105堆叠(例如，SL1、SL2、SL3)相关的导电源极线结构1407及与记忆体阵列100的位元线107堆叠(例如，BL1、BL2、BL3)相关的导电位元线结构1409。图1C进一步示出与图1A及图1B的虚线相关的等效电路的记忆体元件125。

图1F至图1G示出根据一些实施例的记忆体阵列100的一部分的透视网状视图。在图1F中，隔离层103为透明的以便示出源极线105及位元线107以及记忆体薄膜111。另外字元线109亦在图1F中示出。在图1G中，隔离层103、源极线105、位元线107、记忆体薄膜111及字元线109展示为透明的，以便示出形成晶体管204的通道区域的半导体通道区域121。

现在参看图2-图13G，这些附图示出根据一些实施例的形成3D记忆体阵列100的中间阶段。在图2中，提供基板101。基板101可为半导体基板，诸如整体半导体、绝缘体上半导体(semiconductor-on-insulator；SOI)基板、或类似物，其可经掺杂(例如，用p型或n型掺杂剂)或未经掺杂。基板101可为晶圆，诸如硅晶圆。总体上，SOI基板层为在绝缘体层上形成的半导体材料。绝缘体层可为例如包埋氧化物(buried oxide；BOX)层、氧化硅层、或类似物。绝缘体层提供于基板，通常硅或玻璃基材上。亦可使用其他基板，诸如多层或梯度基板。在一些实施例中，半导体材料基板101可包括硅、锗、化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟)、合金半导体(包括硅-锗、砷化镓磷化物、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、及/或砷化镓铟磷化物)或其组合。

图2进一步示出可在基板101上形成以形成结构136的电路。电路包括基板101的顶部表面处的有源装置(例如，晶体管)。晶体管可包括在基板101的顶部表面上的栅极介电质层2020及在栅极介电质层2020上的栅极电极2040。源极/漏极区域2060在栅极介电质层2020及栅极电极2040的相反侧上安置在基板101上。栅极分隔物2080沿着栅极介电质层2020的侧壁形成并且通过合适侧向距离将源极/漏极区域2060与栅极电极2040分开。在一些实施例中，晶体管可为平面场效应晶体管(FET)、鳍场效应晶体管(FinFET)、纳米场效应晶体管(nanoFET)、或类似物。

第一层间介电质层(ILD)2100围绕并且分离源极/漏极区域2060、栅极介电质层2020、及栅极电极2040并且第二层间介电质层(ILD)2120在第一ILD2100上方。源极/漏极接点2140贯穿第二ILD 2120及第一ILD 2100并且电气耦合至源极/漏极区域2060并且栅极接点2160贯穿第二ILD 2120并且电气耦合至栅极电极2040。包括一或多个堆叠介电质层2240及在一或多个介电质层2240中形成的导电特征2220的互连结构2200在第二ILD 2120、源极/漏极接点2140、及栅极接点2160上方。虽然图2示出两个堆叠介电质层2240，但是应了解互连结构2200可包括具有安置在其中的导电特征2220的任何数目的介电质层2240。互连结构2200可电气连接至栅极接点2160及源极/漏极接点2140以形成功能电路。在一些实施例中，通过互连结构2200形成的功能电路可包含逻辑电路、记忆体电路、感测放大器、控制器、输入/输出电路、影像感测器电路、类似者、或其组合。虽然图2讨论在基板101上方形成的晶体管，但是其他有源装置(例如，二极管或类似物)及/或无源装置(例如，电容器、电阻器、或类似物)亦可作为功能电路的一部分形成。

图3A至图3B示出根据一些实施例，在图2的结构上方形成多层堆叠201。出于简单及清楚目的，基板101、晶体管、ILD、及互连结构2200可从后续附图中省去。虽然多层堆叠201示出为接触互连结构2200的介电质层2240，但是任何数目的中间层可安置在基板101与多层堆叠201之间。例如，包含绝缘层(例如，低-k介电质层)中的导电特征的一或多个互连层可安置在基板101与多层堆叠201之间。在一些实施例中，导电特征可图案化以便为基板101及/或记忆体阵列100上的有源装置提供电力、接地、及/或信号线(参见图1A)。

多层堆叠201包含隔离层103及虚设半导体层203的交替层。隔离层103可为介电质材料(例如，氧化物诸如氧化硅、SiN、SiON、或类似物)。虚设半导体层203可由薄膜氧化物半导体材料诸如氧化锌(zinc oxide；ZnO)、铟镓锌氧化物(indium gallium zinc oxide；IGZO)、铟钨氧化物(indium tungsten oxide；IWO)、铟锡氧化物(indium tin oxide；ITO)、铟镓锌锡氧化物(indium gallium zinc tin oxide；IGZTO)、或类似物形成。隔离层103及虚设半导体层203可使用例如化学气相沉积(chemical vapor deposition；CVD)、原子层沉积(atomic layer deposition；ALD)、物理气相沉积(physical vapor deposition；PVD)、或类似技术来形成。然而，任何合适材料及沉积过程可用于形成虚设半导体层203。

多层堆叠201可通过最初在图2的结构上方沉积隔离层103中的第一个来形成。根据一实施例，隔离层103可通过使用CVD过程或ALD过程来沉积整体层(例如，氧化物)而形成。然而，可使用任何合适材料及/或合适沉积过程。一旦沉积，可执行可选用退火过程(例如，快速热退火、氧化增密、或类似过程)及/或可选用平面化过程(例如，化学机械平面化)来硬化及/或平面化隔离层103中的第一个。

一旦隔离层103中的第一个形成，虚设半导体层203中的第一个可在隔离层103中的第一个上方形成。根据一实施例，虚设半导体层203可通过在ALD、CVD、PVD过程或类似过程中沉积薄膜氧化物半导体材料(例如，氧化锌(zinc oxide；ZnO)、或类似物)来形成。

一旦虚设半导体层203中的第一个形成，进一步隔离层103及进一步虚设半导体层203可在多层堆叠201中一个在另一个上方以交替方式形成直到虚设半导体层203的所需最高层及隔离层103的最高层形成为止。任何合适数目的隔离层103及任何合适数目的虚设半导体层203可在多层堆叠201中形成。

图3A进一步示出多层堆叠201的第一区域205。根据一些实施例，第一区域205可指定用于形成3D记忆体阵列100。另外，多层堆叠201的第二区域207与第一区域205相邻并且可指定用于形成连接器，其将记忆体阵列100连接至半导体晶粒中的下伏有源装置及/或信号、电力、及接地线。

图4示出根据一些实施例，在多层堆叠201的通道区域303内形成栅极沟槽301。通道区域303亦可在本文中称为字元线区域。栅极沟槽301可通过最初在多层堆叠201上方形成光阻剂(未展示)来形成。光阻剂可使用旋涂技术来形成并且可使用可接受微影技术来图案化。光阻剂可图案化以便在栅极沟槽301的所需位置中暴露多层堆叠201的最高层的表面。栅极沟槽301可使用一或多个微影过程，包括双重图案化或多重图案化过程来图案化。总体上，双重图案化或多重图案化过程将微影术与自对准过程组合，允许产生例如间距小于另外可使用单一、直接微影过程获得的间距的图案。例如，在一个实施例中，牺牲层在多层堆叠301上形成并且使用微影过程来图案化。使用自对准过程，在图案化牺牲层旁边形成分隔物，并且牺牲层可移除。

一旦形成，分隔物可用作掩膜以便蚀刻经由掩膜暴露的隔离层103的材料及虚设半导体层203的材料。蚀刻可为任何可接受蚀刻过程中的一个或多个，诸如湿式或干式蚀刻、反应性离子蚀刻(reactive ion etch；RIE)、中性束蚀刻(neutral beam etch；NBE)、类似者、或其组合。蚀刻可为各向异性的。在一些实施例中，掩膜可用于多个单独蚀刻过程以便移除隔离层103的暴露材料并且移除虚设半导体层203的暴露材料。然而，掩膜亦可用于单一蚀刻过程以便同时蚀刻穿过隔离层103及虚设半导体层203的材料。

根据一些实施例，对于隔离层103具有选择性并且对于虚设半导体层203具有相对非选择性的第一蚀刻化学物可用于形成穿过隔离层103并且终止于虚设半导体层203上的栅极沟槽301。对于虚设半导体层203具有选择性并且对于隔离层103具有相对非选择性的第二蚀刻化学物可用于形成穿过虚设半导体层203并且终止于隔离层103上的栅极沟槽301。例如，基于氯或氟的气体诸如氯(chlorine；Cl2)或氟化氢(hydrogen fluoride；HF)、或类似物可用于选择性蚀刻虚设半导体层203而不实质上移除隔离层103的材料。隔离层103可使用包含磷的湿式蚀刻化学物(例如，H3PO4、或类似物)来选择性蚀刻而不实质上移除虚设半导体层203的材料。在其他实施例中，单一蚀刻过程可用于同时移除隔离层103及虚设半导体层203的材料，诸如使用用于多层堆叠201具有选择性的蚀刻过程。

根据一些实施例，定时蚀刻过程可用于在沟槽到达所需深度之后终止栅极沟槽301的蚀刻。例如，定时蚀刻过程可定时以便在结构136的表面处终止，但是定时蚀刻过程可定时以便蚀刻至结构136中至所需深度。根据一些实施例，任选接触蚀刻止挡层(未展示)可在结构136与多层堆叠201之间的界面处提供。任选接触蚀刻止挡层可包含介电质材料，诸如氮化硅、氧化硅、氧氮化硅、或类似物，其具有与多层堆叠201的上覆层的材料不同的蚀刻速率。在这些实施例中，在形成多层堆叠201之前，任选接触蚀刻止挡层经由合适沉积过程(例如，原子层沉积、化学气相沉积、物理气相沉积、或类似过程)在结构136上方形成，并且多层堆叠201在任选接触蚀刻止挡层上方形成。此外，额外蚀刻过程可用于移除任选接触蚀刻止挡层的材料以使得结构136在栅极沟槽301的底部处暴露。

一旦图案化，多层堆叠201的在栅极沟槽301之间的剩余部分形成多个条带305。因此，栅极沟槽301通过条带305分隔。虽然图4示出的实施例示出条带305中的每一个具有相同宽度，但是位于多层堆叠201的一区域中的记忆体阵列100的条带305的宽度可比位于多层堆叠201的另一区域中的记忆体阵列100的条带305更大或更薄。此外，虽然根据一些实施例，栅极沟槽301中的每一个示出为在所有各处具有一致宽度。在其他实施例中，栅极沟槽301及因而条带305可具有锥形侧壁以使得条带305中的每一个的宽度在朝向基板101的方向上连续增加。在这些实施例中，隔离层103及虚设半导体层203中的每一个可在垂直于条带305的侧壁的方向上具有不同宽度。

图5示出从虚设半导体层203来形成半导体通道区域121的线材释放过程。一旦栅极沟槽301形成，根据一些实施例，用于形成图4的栅极沟槽301的分隔物及/或光阻剂可移除并且用于线材释放过程的掩膜层(未展示)可在多层堆叠201上方形成并且图案化以便暴露通道区域303。在其他实施例中，用于形成栅极沟槽301的分隔物及/或光阻剂层可保留并且用于线材释放过程的掩膜层在分隔物及光阻剂层上方形成。在这些实施例中，掩膜层可在光阻剂及/或分隔物上方形成，然后图案化以便暴露光阻剂及/或分隔物的覆盖通道区域中的栅极沟槽301及/或条带305的部分。

根据一些实施例，掩膜层可为导电或非导电材料并且可选自包括氮化硅、氧氮化硅、非晶硅、聚晶硅(多晶硅)、聚晶硅-锗(poly-crystalline silicon-germanium；聚-SiGe)、金属氮化物、金属硅化物、金属氧化物、及金属的群组。掩膜层可通过物理气相沉积(physical vapor deposition；PVD)、CVD、ALD、溅射沉积、或沉积选定材料的其他技术来沉积。一旦掩膜层的材料已沉积，材料可使用例如微影掩膜及蚀刻过程来图案化。一旦掩膜层图案化，光阻剂及/或分隔物的暴露部分使用一或多个合适移除过程(例如，灰化、选择蚀刻、组合、或类似过程)来移除。

一旦掩膜层形成并且图案化，栅极沟槽301的侧壁及因而条带305的侧壁得以暴露。因此，在线材释放过程步骤中，条带305的隔离层103的材料可在基板101与虚设半导体层203之间移除。因此，条带305的剩余材料(例如，虚设半导体层203)在多层堆叠201的源极/位元线区域403之间形成半导体通道区域121。半导体通道区域121可在本文中称为线材、纳米线、片材、或纳米片。在一实施例中，条带305的隔离层103可使用湿蚀刻过程来移除，该过程选择性移除隔离层103的材料而不显著移除通道区域303内的半导体通道区域121的材料并且不显著移除多层堆叠201的源极/位元线区域403的隔离层103的材料及虚设半导体层203的材料。然而，可利用任何其他合适移除过程。

例如，在一实施例中，含有磷的蚀刻化学物(例如，H3PO4)可用于选择性移除隔离层103的材料(例如，氧化硅)而不实质上移除半导体通道区域的材料(例如，氧化锌(zincoxide；ZnO))及/或基板101的材料。然而，在其他实施例中任何其他合适蚀刻剂可用于选择性移除隔离层103的材料(例如，氧化硅)而不实质上移除半导体通道区域121的材料(例如，氧化锌(zinc oxide；ZnO))及/或基板101的材料。

通过移除隔离层103的材料，半导体通道区域121的侧面得以暴露并且在通道区域303中彼此分隔。半导体通道区域121形成源极/位元线区域403的相对区域之间的通道结构。在一些实施例中，用于形成半导体通道区域121的蚀刻过程的调谐选择性可调整以使得半导体通道区域121被形成为具有光滑表面或包含多个端面表面。因此，半导体通道区域121可被形成为具有不同轮廓形状(例如，圆形、正方形、矩形、六边形、八边形、或类似形状，如随后在图12B至图12D示出)。在所说明的实施例中，半导体通道区域121被形成为具有正方形轮廓，其中通道宽度与虚设半导体层203的原始厚度大约相同，但是蚀刻过程亦可用于减少厚度。

一旦半导体通道区域121已形成，掩膜层的任何剩余部分、保留分隔物及/或保留光阻剂可使用利用对于掩膜层、保留分隔物及/或保留光阻剂的材料具有选择性的一或多种蚀刻剂的一或多个合适移除过程(例如，湿式蚀刻、干式蚀刻、或类似过程)来移除。然而，可利用任何合适移除过程。

图6示出在多层堆叠201的顶部表面上，多层堆叠201的通道区域303中的源极/位元线区域403的侧壁，以及在多层堆叠201的通道区域303中的在侧壁源极/位元线区域403之间的半导体通道区域121的暴露表面上形成记忆体薄膜111。记忆体薄膜111形成为共形薄膜。根据一些实施例，记忆体薄膜111可使用适合于储存数字值的可接受介电质材料的一或多个层来形成，诸如多层介电质(例如，氧化物-氮化物-氧化物(oxide-nitride-oxide；ONO)，氮化物-氧化物-氮化物(nitride-oxide-nitride；NON)，或类似物)；其他介电质(例如，氧氮化硅(silicon oxynitride；SiON)，氮化硅(silicon nitride；SiN)，或类似物)；铁电(ferro-electric；FE)材料诸如铪锆氧化物(hafnium zirconium oxide；HfZrO)；氧化锆(zirconium oxide；ZrO)；未掺杂氧化铪(hafnium oxide；HfO)；掺杂氧化铪(例如，使用镧(lanthanum；La)作为掺杂剂的HfLaO、使用硅(silicon；Si)作为掺杂剂的HfSiO、使用铝(aluminum；Al)作为掺杂剂的HfAlO、或类似物)；组合；或类似物。记忆体薄膜111的材料可通过可接受沉积过程诸如ALD、CVD、PVD、或类似过程来形成。一旦沉积，记忆体薄膜111的材料可相对于隔离层103的最高层使用过程诸如化学机械平面化、回蚀刻过程、其组合、或类似过程来平面化。

图7示出在多层堆叠201的通道区域303中在记忆体薄膜111上方形成的环绕字元线结构701的形成及后续化学机械平面化。环绕字元线结构701可包含一或多个层，诸如粘合层、屏障层、扩散层、及填充层、及其类似物。。在一些实施例中，环绕字元线结构701包含粘合层及导电层。粘合层可由金属氮化物形成，诸如氮化钛、氮化钽、氮化锆、氮化铪、或类似物。导电层可由金属形成，诸如钨、钴、铝、镍、铜、银、金、其合金、或类似物。粘合层的材料为对于记忆体薄膜111的材料具有良好附着力的材料，并且导电层的材料为对于粘合层的材料具有良好附着力的材料。在其中记忆体薄膜111由氧化物诸如氧化物-氮化物-氧化物(oxide-nitride-oxide、ONO)薄膜形成的实施例中，粘合层可为氮化钛并且导电层可为钨。粘合层及导电层可各自通过可接受沉积过程诸如ALD、CVD、或类似过程来形成。材料环绕字元线结构701可填充并且过量填充通道区域303中的剩余开口并且可在通道区域303以外在多层堆叠201的顶部表面上方形成。导电层填充栅极沟槽301的剩余区域。一旦沉积，环绕字元线结构701及记忆体薄膜111的材料可相对于隔离层103的最高层使用过程诸如化学机械平面化、回蚀刻过程、其组合、或类似过程来平面化。

图8示出在多层堆叠201中形成开口801。开口801可在本文中称为垂直缝隙、垂直沟槽、或垂直阵列开口。在所说明的实施例中，开口801贯穿多层堆叠201并且暴露结构136。阵列缝隙301可通过最初在多层堆叠201上方形成光阻剂(未展示)来形成。光阻剂可使用旋涂技术来形成并且可使用可接受微影技术来图案化。光阻剂可图案化以便在开口801的所需位置中暴露多层堆叠201的最高层的表面。开口801可使用一或多个微影过程，包括双重图案化或多重图案化过程来图案化。总体上，双重图案化或多重图案化过程将微影术与自对准过程组合，允许产生例如间距小于另外可使用单一、直接微影过程获得的间距的图案。例如，在一个实施例中，牺牲层在多层堆叠201上形成并且使用微影过程来图案化。使用自对准过程，在图案化牺牲层旁边形成分隔物，并且牺牲层可移除。

一旦形成，分隔物可用作掩膜以便蚀刻经由掩膜暴露的隔离层103的材料及虚设半导体层203的材料。蚀刻可为任何可接受蚀刻过程中的一个或多个，诸如湿式或干式蚀刻、反应性离子蚀刻(reactive ion etch；RIE)、中性束蚀刻(neutral beam etch；NBE)、类似者、或其组合。蚀刻可为各向异性的。在一些实施例中，掩膜可用于多个单独蚀刻过程以便移除隔离层103的暴露材料并且移除虚设半导体层203的暴露材料。然而，掩膜亦可用于单一蚀刻过程以便同时蚀刻穿过隔离层103及虚设半导体层203的材料。在一些实施例中，开口801可使用适合于形成栅极沟槽301的任何微影及各向异性蚀刻技术来形成，如以上图4陈述。然而，其他合适微影及蚀刻技术亦可用于形成开口801。根据一些实施例，开口801可被形成为具有第一宽度W1。

形成开口801将多层堆叠201划分并且将多层堆叠201的一区域与多层堆叠201的相邻区域分隔。在一些实施例中，多层堆叠201的相邻区域可随后用于形成相邻记忆体元件，但是其他结构亦可在一个或多个相邻区域中形成。

图9A示出在多层堆叠201中形成源极/位元线间隙901。一旦开口801形成，虚设半导体层203在开口801的侧壁处暴露。因此，源极/位元线间隙901可通过任何可接受蚀刻过程来形成，诸如对于虚设半导体层203的材料具有选择性(例如，以比隔离层103的材料更快的速率选择性地蚀刻虚设半导体层203的材料)的过程。在一些实施例中，基于氯或氟的气体诸如氯(chlorine；Cl2)或氟化氢(hydrogen fluoride；HF)、或类似物可用于选择性蚀刻虚设半导体层203而不实质上移除隔离层103的材料以形成源极/位元线间隙901。蚀刻过程可为定时蚀刻过程或另外可使用端点侦测过程来结束。

图9B进一步示出一个开口801的区域907。区域907用虚线标示并且区域907亦在图9C中以放大视图示出。如示出，半导体通道区域121及记忆体薄膜111的侧壁通过隔离层103之间的源极/位元线间隙901暴露。在图9B至图9C中，虚设半导体层203在不实质上移除隔离层103的材料的定时过程中蚀刻以形成源极/位元线间隙901，以使得半导体通道区域121的侧壁与记忆体薄膜111的侧壁彼此齐平。

图9D进一步示出在多层堆叠201中形成源极/位元线间隙901(先前在图9A中示出)之后，包含一个开口801中的区域908的另一实施例。区域908用虚线标示并且区域908亦在图9E中以放大视图示出。如示出，半导体通道区域121及记忆体薄膜111的侧壁通过隔离层103之间的源极/位元线间隙901暴露。亦在图9E的区域908的放大视图中示出相对于记忆体薄膜111的侧壁的半导体通道区域121中的凹槽905。根据一些实施例，在形成源极/位元线间隙901期间，在移除虚设半导体层203并且在侧向方向上、在不实质上移除隔离层103的材料的情况下进一步蚀刻半导体通道区域121的定时蚀刻过程中，半导体通道区域121可相对于记忆体薄膜111的侧壁凹陷。

图10示出在开口801(参见，例如，图8)及源极/位元线间隙901(参见，例如，图9A至9E)中形成金属填充材料1001。金属填充材料1001可包含一或多个层，诸如粘合层、屏障层、扩散层、及填充层，及其类似物并且可使用适合于形成环绕字元线结构701的任何材料及过程来形成。例如，用于形成金属填充材料1001的材料可与用于形成环绕字元线结构701的材料相同，但是其可不同。在一些实施例中，金属填充材料1001包含粘合层及导电层。粘合层可由适合于形成环绕字元线结构701的金属氮化物(例如，氮化钛、氮化钽、氮化锆、氮化铪、或类似物)形成。导电层可由适合于形成环绕字元线结构701的金属(例如，钨(tungsten；W)、钛(titanium；Ti)、氮化钛(titanium nitride；TiN)、氮化钽(tantalum nitride；TaN)、或类似物)形成。粘合层的材料为对于隔离层103及/或记忆体薄膜111的材料具有良好附着力的材料，并且导电层的材料为对于粘合层的材料具有良好附着力的材料。

在一些实施例中，粘合层可由氮化钛(titanium nitride；TiN)形成并且导电层可由钨(tungsten；W)形成。粘合层及导电层可各自由可接受沉积过程诸如原子层沉积、化学气相沉积、或类似过程形成。可形成金属填充材料1001的材料以便填充及过量填充开口801及源极/位元线间隙901并且可在开口801以外、在隔离层103的最高层的顶部表面上方形成。一旦沉积，材料金属填充材料1001可相对于隔离层103的最高层、记忆体薄膜111、及环绕字元线结构701使用诸如化学机械平面化的过程来平面化。

图11示出根据一些实施例，形成字元线间隙1101及移除金属填充材料1001以形成开口2001。字元线间隙1101可使用适合于蚀刻环绕字元线结构701的材料的任何微影及蚀刻技术来形成。蚀刻可为各向异性的。在一些实施例中，字元线间隙1101及开口2001可通过一系列合适蚀刻(例如，干式蚀刻及/或湿式蚀刻)形成。根据一些实施例，干式蚀刻使用与氢(hydrogen；H2)或氧(oxygen；O2)气体混合的基于氟的气体(例如，C4F6)来执行，以便用于移除环绕字元线结构701的导电层并且湿式蚀刻使用硝酸(nitric acid；HNO3)及氢氟酸(hydrofluoric acid；HF)溶液来执行以便移除环绕字元线结构701的粘合层。然而，其他合适移除过程可用于从字元线间隙1101及开口2001中移除材料。根据一些实施例，形成字元线间隙1101将环绕字元线结构701划分成字元线109。

图11进一步示出开口2001将记忆体元件125的位元线107与记忆体阵列100的另一列中的相邻记忆体元件的源极线105分开。另外，开口2001将记忆体元件125的源极线105与记忆体阵列100的另一列中的相邻记忆体元件的位元线107分开。开口2001可用介电质材料填充(随后在图12A中描述)以便允许将记忆体元件125的源极线105与位元线107的相同层中形成的相邻记忆体元件的源极线105分离，从而允许在记忆体元件125及相邻记忆体元件中执行读取及/或写入操作时记忆体元件125与相邻记忆体元件之间的最小干扰。另外，开口2001可用介电质材料填充(随后在图12A中描述)以便允许将记忆体元件125的位元线107与源极线105的相同层中形成的相邻记忆体元件的源极线105分离，从而允许在记忆体元件125及相邻记忆体元件中执行读取及/或写入操作时记忆体元件125与相邻记忆体元件之间的最小干扰。

图12A示出根据一些实施例，形成分隔物117、栅极隔离插入物115、源极线105、位元线107、及字元线109。具体而言，图12A示出透视图中的3D记忆体阵列100的一部分，其中在图11的字元线间隙1101及开口2001中形成栅极隔离插入物115及阵列分隔物117。阵列分隔物117及栅极隔离插入物115由介电质材料形成。可接受的介电质材料包括但不限于氧化物诸如氧化硅；氮化物诸如氮化硅；碳化物诸如碳化硅；类似者；或其组合诸如氧氮化硅、碳氧化硅、碳氮化硅、或类似物。在一些实施例中，阵列分隔物117及栅极隔离插入物115使用相同材料及相同沉积过程来形成。栅极隔离插入物115及阵列分隔物117的材料可通过可接受沉积过程诸如ALD、CVD、可流动CVD(FCVD)、或类似过程来形成以便分别填充及/或过量填充字元线间隙1101及开口2001。

在其他实施例中，用于形成栅极隔离插入物115的材料可不同于用于形成阵列分隔物117的材料。在这些实施例中，单独移除过程可用于形成开口2001及形成字元线间隙1101。此外，单独沉积过程可用于形成栅极隔离插入物115及阵列分隔物117。此外，阵列分隔物117可在栅极隔离插入物115之前形成，但是阵列分隔物117可在栅极隔离插入物115之后形成。所有这些移除过程、沉积过程、及这些过程的排序在实施例的范围内。

图12B至图12D示出根据一些不同实施例，在形成阵列分隔物117、栅极隔离插入物115、源极线105、位元线107、及字元线109之后，图12A的切割线D-D的横截面视图。用于形成半导体通道区域121的蚀刻过程(先前在图5中描述)的调谐选择性可调整以使得半导体通道区域121被形成为具有光滑表面或包含多个端面表面。因此，半导体通道区域121可被形成为具有不同轮廓形状(例如，圆形、正方形、矩形、六边形、八边形、或类似形状，如在图12B至图12D示出)。由于记忆体薄膜111在半导体通道区域121的暴露表面上形成为共形薄膜(先前在图6中描述)，因此记忆体薄膜被形成为具有与半导体通道区域121类似的轮廓形状(例如，圆形、正方形、矩形、六边形、八边形、或类似形状)。

在图12E中，根据一些实施例，在形成阵列分隔物117、栅极隔离插入物115、源极线105、位元线107、及字元线109(如上图12A描述)之后，沿着与图9C的B-B类似的线示出横截面视图。图12E示出源极线105与位元线107之间的半导体通道区域121。图12E亦示出包围并且环绕半导体通道区域121的记忆体薄膜111及在记忆体薄膜111上方并且包围该薄膜的字元线109。栅极隔离插入物115将记忆体元件125的字元线109与相邻记忆体元件的字元线109分离。由于定时蚀刻过程(如上图9A至图9C所述)，在图12E中，半导体通道区域121的侧壁及记忆体薄膜111的侧壁示出为彼此齐平。

在图12F中，根据一些实施例，在形成阵列分隔物117、栅极隔离插入物115、源极线105、位元线107、及字元线109(如上图12A描述)之后，沿着与图9E的C-C类似的线示出横截面视图。图12F示出源极线105与位元线107之间的半导体通道区域121。图12F亦示出包围并且环绕半导体通道区域121的记忆体薄膜111及在记忆体薄膜111上方并且包围该薄膜的字元线109。栅极隔离插入物115将记忆体元件125的字元线109与相邻记忆体元件的字元线109分离。图12F进一步示出由于蚀刻半导体通道区域121的两个末端至侧向方向上的第一深度D1的定时蚀刻过程(先前在图9A、图9D、及图9E中描述)，相对于记忆体薄膜111的侧壁而凹陷的半导体通道区域121。根据一些实施例，第一深度D1可在约5nm至约30nm之间的范围内。然而，可使用任何合适深度。源极线105及位元线107延伸至凹槽905中并且填充该等凹槽以便接触半导体通道区域121的末端。此外，蚀刻过程的调谐选择性可调整以便将半导体通道区域121的远端成形为所需形状(例如，凹形的、凸形的、扁平、圆形、包含多个端面、或类似形状)。在所说明的实施例中，半导体通道区域121的远端为凹形的。

观察到形成3-维(3-dimensional；3D)记忆体阵列100可具有一些优势，该阵列包含多个堆叠记忆体元件125，其中各记忆体元件可包括环绕栅极(GAA)晶体管，并且包括形成包含作为相同层中的虚设源极线及虚设位元线的虚设半导体层203的无金属多层堆叠201，及随后通过导电材料来置换虚设半导体层203以形成与相邻记忆体元件125分离的记忆体元件125的源极线105及位元线107。例如，形成具有一或多个金属层而非虚设半导体层203的多层堆叠201可使用于图案化栅极结构的后续蚀刻过程变复杂并且可产生比在多层堆叠201不包含一或多个金属层时可能的蚀刻概况更坏的蚀刻概况。另外，形成对应于不同层中的各记忆体元件125的源极线105及位元线107导致多层堆叠201的高度及纵横比增加，导致装置密度降低。此外，记忆体元件125及相邻记忆体元件的源极线105与位元线107之间的不充分隔离可导致在记忆体元件125及相邻记忆体元件中执行读取及/或写入操作时记忆体元件125与相邻记忆体元件之间的最小干扰。

图13A示出根据一些实施例的3D-NOR记忆体阵列100的一部分。记忆体阵列100包含在根据一些实施例的多层堆叠201的第二区域207内形成的梯级接触结构1313。梯级接触结构1313可通过在形成阵列分隔物117、栅极隔离插入物115、源极线105、位元线107、及字元线109(如上图12A描述)之后，最初在多层堆叠201上方安置光阻剂56(图13B中示出)来形成。图13B至图13F示出沿着图13A的线E-E的记忆体阵列100的第二区域207的横截面视图。光阻剂56可使用旋涂技术来形成并且可使用可接受微影技术来图案化。将光阻剂56图案化可在遮蔽多层堆叠201的剩余部分的同时，暴露多层堆叠201在第一梯级区域1301中的部分(在图13B中示出)。

一旦第一梯级区域1301暴露，在梯级蚀刻过程中，使用光阻剂56作为掩膜，蚀刻多层堆叠201在第一梯级区域1301中的暴露部分。梯级蚀刻过程可为任何可接受蚀刻过程，诸如湿式或干式蚀刻、反应离子蚀刻(reactive ion etch；RIE)、中性束蚀刻(neutral beametch；NBE)、类似者、或其组合。蚀刻可为各向异性的。蚀刻可移除隔离层103的最高层，源极线105的最高层、及位元线107的最高层在第一梯级区域1301中的部分(图13C示出)以使得在源极线105的最高层及位元线107的最高层下方的隔离层103在第一梯级区域1301中得以暴露。因为隔离层103的最高层及源极线105及位元线107的最高层具有不同材料组成，所以用于移除这些层的暴露部分的蚀刻剂可不同。在一些实施例中，在蚀刻隔离层103的上覆层的同时，源极线105及位元线107充当蚀刻止挡层。一旦隔离层103的最高层已移除，源极线105的最高层及位元线107的最高层在第一梯级区域1301中得以暴露。因此，在蚀刻上覆源极线105及位元线107时，下伏隔离层103充当蚀刻止挡层。因此，在不移除多层堆叠201的剩余层的情况下，隔离层103的最高层及源极线105及位元线107的最高层的部分可选择性移除，并且光阻剂56的图案可延伸至多层堆叠201的第一梯级区域1301中至所需深度。或者，定时蚀刻过程可用于在到达多层堆叠201的第一梯级区域1301中的所需深度之后终止蚀刻。因此，在源极线105的最高层及位元线107的最高层下方的隔离层103的下一个层在第一梯级区域1301中得以暴露。

一旦隔离层103的下一个层暴露，可修整光阻剂56(图13D示出)以便在遮蔽多层堆叠201的在第一梯级区域1301及第二梯级区域1303以外的剩余部分的同时，暴露多层堆叠201的在第二梯级区域1303中的另一个部分。一旦第二梯级区域1303暴露，通过使用修整光阻剂56作为掩膜来重复梯级蚀刻过程，蚀刻多层堆叠201的在第一梯级区域1301及第二梯级区域1303中的暴露部分(图13D示出)。蚀刻可移除隔离层103的最高层及源极线105及位元线107的最高层的在第二梯级区域1303及第一梯级区域1301中暴露的部分以使得多层堆叠201中的隔离层103的下一个层在第一梯级区域1301及第二梯级区域1303中的每一个中得以暴露。

一旦多层堆叠201中的隔离层103的下一个层在第一梯级区域1301及第二梯级区域1303中的每一个中得以暴露，可再次修整光阻剂56(图13E示出)以便在掩膜多层堆叠201的剩余部分的同时，暴露多层堆叠201在第三梯级区域1305中的另一个部分。可重复修整光阻剂56及梯级蚀刻过程直到所需数目的梯级区域得以暴露为止。在所说明的实施例中，三个梯级区域得以暴露，并且最后一次修整光阻剂56暴露第三梯级区域1305。然而，可形成更少梯级区域。例如在包含更小数目的源极线105或位元线107(例如，两个)的多层堆叠201中，可形成更少梯级区域(例如，两个)。作为另一个实例，在包含更大数目的源极线105或位元线107(例如，四个、五个、六个、…等)的多层堆叠201中，可形成更多梯级区域(例如，四个、五个、六个、…等)。

一旦所需数目(例如，三个)的梯级区域得以暴露，梯级接触区域1307通过使用修整光阻剂56作为掩膜并且蚀刻隔离层103(图13F示出)在梯级区域中的暴露部分来暴露。蚀刻可移除隔离层103的最高层的部分以使得形成多层堆叠201中的源极线105及位元线107的金属填充材料1001的下一个层在第一梯级区域1301、第二梯级区域1303、及第三梯级区域1305中的每一个中得以暴露。金属填充材料1001的这些暴露部分可充当梯级接触区域1307。

此外，图13A至图13G示出根据一些实施例，在梯级接触区域1307及字元线109上方形成导电接点1309。图13G示出沿着图13A的线F-F的记忆体阵列100及下伏基板的横截面视图。导电接点1309、梯级接触区域1307及隔离层103可统称为梯级接触结构1313。相邻记忆体元件125的梯级接触结构1313可通过与阵列分隔物117的第一宽度W1相等的宽度来分隔。

导电接点1309可电连接至导电源极线结构1407、导电位元线结构1409、或导电字元线结构1405，其将记忆体阵列100连接至半导体晶粒中的下伏有源装置及/或信号、电力、及接地线。例如，导电通孔1180可贯穿金属间介电质(IMD)700以便将导电源极线结构1407及导电位元线结构1409电连接至互连结构2200的下伏电路及基板101上的有源装置。在替代实施例中，连接至以及来自记忆体阵列的选路及/或电源线可通过附加于或代替互连结构2200的在记忆体阵列100上方形成的互连结构提供。因此，可完成记忆体阵列100。

在导电接点1309为导电柱(例如，钨、铜、铝、钛、合金、组合、或类似物)的一实施例中，导电接点1309可通过最初在多层堆叠201的第一区域205及第二区域207上方形成IMD700来形成。一旦形成，IMD 700使用合适微影及蚀刻过程来图案化以经由层间介电质层及字元线109及/或梯级接触区域1307在导电接触1309的所需位置中的暴露区域来形成开口。一旦开口已形成，开口可使用导电填充材料(例如，W、Al、Cu、或类似物)使用合适沉积过程(例如，化学气相沉积(CVD)、物理气相沉积(PVD)、或类似过程)填充及/或过度填充。一旦沉积，可执行平面化过程以便平面化导电接点1309的顶部表面，从而与层间介电质层的表面共平面。根据一些实施例，一旦导电接点1309已形成，层间介电质层(未展示)可保留以便允许进一步处理第一3D-NOR记忆体阵列100。

虽然图13A至图13G的实施例示出梯级接触结构1313的特定图案，但是其他组态亦为可能的。例如，在所说明的实施例中，在阵列的相同列中的源极线105及位元线107都彼此对准，并且位元线107的梯级接触区域1307在3D记忆体阵列100的与源极线105相同的侧上形成。然而，在其他实施例中，位元线107的梯级接触区域1307可在3D记忆体阵列100的与源极线105的梯级接触区域1307相反的侧上形成。此外，相邻记忆体元件的字元线109可与记忆体元件125的字元线109对准，但是一记忆体元件125的字元线109亦可与相邻记忆体元件的字元线109偏置以使得字元线109及因此连接至字元线109的导电接点1309具有从记忆体元件125至相邻记忆体元件的交错排列方式。

本揭露的实施例具有一些有利特征。形成3-维(3-dimensional；3D)记忆体阵列(例如，NOR记忆体阵列)可允许简化用于图案化栅极结构的后续蚀刻过程并且允许比在多层结构包含一或多个金属层时可能实现的蚀刻概况更好的蚀刻概况，该阵列包含多个堆叠记忆体元件并且包括形成包含虚设源极线及虚设位元线的无金属多层堆叠，及随后通过导电材料置换虚设源极线及虚设位元线以形成源极线及位元线。另外，对应于各记忆体元件的源极线及位元线在相同层中形成，允许用于制造过程的无金属多层堆叠的高度及纵横比降低。所得记忆体阵列亦可具有降低的高度，从而增加装置密度。此外，本揭露的实施例允许在相同层中形成的第一记忆体元件的源极线及相邻第二记忆体元件的位元线彼此分离以使得在第一记忆体元件及第二记忆体元件中执行读取及/或写入操作时，第一记忆体元件与第二记忆体之间的干扰最小。

根据实施例，三维记忆体装置制造的方法包含形成包括隔离材料及半导体材料的交替层的多层堆叠；图案化多层堆叠以在多层堆叠的第一区域中形成第一通道结构，其中第一通道结构包含半导体材料；在第一通道结构上方沉积记忆体薄膜层；蚀刻贯穿多层堆叠的第二区域的第一沟槽以在第二区域中形成第一虚设位元线及第一虚设源极线，其中第一虚设位元线及第一虚设源极线各自包含半导体材料；及用导电材料置换第一虚设位元线及第一虚设源极线的半导体材料以形成第一位元线及第一源极线。在一实施例中，形成多层堆叠包含沉积介电质材料作为隔离材料；及沉积氧化物半导体材料作为半导体材料。在一实施例中，置换第一虚设位元线及第一虚设源极线的半导体材料包含通过第一沟槽蚀刻半导体材料。在一实施例中，蚀刻半导体材料包含使用基于氯或氟的蚀刻剂来选择性地蚀刻半导体材料。在一实施例中，图案化多层堆叠以形成第一通道结构包含使用包含磷的蚀刻化学物来选择性地蚀刻多层堆叠的第一区域中的隔离材料。在一实施例中，置换半导体材料包含蚀刻第一通道结构的侧壁以便界定凹槽。在一实施例中，置换半导体材料进一步包含用导电材料来填充凹槽。在一实施例中，方法进一步包含在记忆体薄膜层周围形成导电结构；在第一通道结构与相邻第二通道结构之间的位置中，蚀刻穿过导电结构的开口；及在开口中沉积介电质材料。

根据实施例，三维记忆体装置制造的方法包含形成包括第一材料及第二材料的交替层的多层堆叠；在多层堆叠的第一区域中形成多个沟槽，条带处于该些沟槽的相邻沟槽之间；从条带蚀刻第一材料以形成多个通道结构，其中通道结构包括第二材料；在通道结构上方沉积记忆体薄膜层；在第一区域的相对侧上，在多层堆叠中形成多个第一开口；蚀刻沿着第一开口的侧壁暴露的第二材料以形成连接至第一开口的多个第二开口；及用导电材料填充第一开口及连接至第一开口的第二开口以在第一区域的第一侧上形成第一源极线及第一位元线及在第一区域的与第一侧相反的第二侧上形成第二源极线及第二位元线。在一实施例中，第一源极线、第一位元线、第二源极线、及第二位元线在相同层中形成。在一实施例中，记忆体阵列的第一记忆体元件包含第一源极线及第二位元线，记忆体阵列的与第一记忆体元件相邻的第二记忆体元件包含第一位元线并且记忆体阵列的与第一记忆体元件相邻的第三记忆体元件包含第二源极线。在一实施例中，第二材料包含氧化物半导体薄膜。在一实施例中，从条带蚀刻第一材料以形成通道结构导致通道结构中的每一个具有圆形、正方形、长方形、六边形、或八边形的轮廓形状。在一实施例中，方法进一步包含蚀刻导电材料以在多层堆叠中形成多个第三开口；及用介电质材料填充第三开口。

根据实施例，三维记忆体装置包含半导体基板；在半导体基板上方的第一记忆体元件，第一记忆体元件包括第一通道区域；在第一记忆体元件上方的第二记忆体元件，第二记忆体元件包括在第一通道区域上方的第二通道区域；包围第一通道区域及第二通道区域的记忆体薄膜层；包围记忆体薄膜层的环绕字元线；第一通道区域的第一侧上的第一源极线；及在第一通道区域的与第一侧相反的第二侧上的第一位元线，其中第一通道区域的朝向第一位元线的侧壁从记忆体薄膜层的朝向第一位元线的侧壁偏置。在一实施例中，装置进一步包含源极线的堆叠及位元线的堆叠，其中源极线的堆叠包含第一源极线，并且其中位元线的堆叠包含第一位元线。在一实施例中，装置进一步包含源极线的堆叠中的相邻源极线之间的多个第一隔离层；及位元线的堆叠中的相邻位元线之间的多个第二隔离层。在一实施例中，源极线的堆叠中的源极线的长度在朝向半导体基板的方向上增加，并且位元线的堆叠中的位元线的长度在朝向半导体基板的方向上增加。在一实施例中，第一及第二通道区域包含氧化物半导体薄膜。在一实施例中，第一及第二通道区域中的每一个具有圆形、正方形、长方形、六边形、或八边形的轮廓形状。

前述概述多个实施例的特征以使得熟悉此项技术者可更好理解本揭示案的态样。熟悉此项技术者应认识到其可容易使用本揭示案作为设计或改进执行相同目的及/或达成本文介绍的实施例的相同优势的其他过程及结构的基础。熟悉此项技术者应亦认识到此类等效构建不脱离本揭示案的精神及范围，并且其可在本文中进行各种变化、取代、及变更而不脱离本揭示案的精神及范围。