具体实施方式

本申请的核心是提供一种服务器系统，将处理器和管理器件分板设置，可以提高整机的可维护性，同时便于实现多路分区切换，提高服务器系统的灵活性。

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

请参照图1，图1为本申请提供的一种服务器系统的结构示意图，该服务器系统包括：中背板1、n个主板2及n个管理板3，n个主板2和n个管理板3均与中背板1连接，每个主板2包括两个通过UPI连接的处理器，每一主板2上的一个处理器与其他主板2上的一个处理器通过UPI连接，每一主板2上的另一个处理器与其他主板2上的另一个处理器通过UPI连接，每个管理板3包括BMC 31，n为正整数，图1中以n为4为例对本申请的服务器系统进行示意，其中：

中背板1包括控制器11，控制器11用于获取主板2的在位数量和管理板3的在位数量，根据主板2的在位数量和管理板3的在位数量确定分区配置，按照分区配置控制对应的UPI的链路训练使能；

每一管理板3中的BMC 31，用于获取其对应的分区内的主板2的处理数据，并根据处理数据调整控制策略。

具体的，参照图1，以8路服务器系统为例对本申请的方案进行说明。中空板上可插入4块主板2，可插入4块管理板3，但是实际插入主板2的数量和主机插入管理板3的数量需要根据实际工程需要确定。

可以理解的是，8路服务器的各个处理器之间是通过UPI互联的，UPI连接是本实施例服务器系统的实现关键点，在EGS平台上，每个处理器至多可以出4组UPI端口，为满足4块主板2一致，以及任何处理器之间通信不能跨过两个CPU的要求，将UPI拓扑设计参照图2所示，即主板2上的两个处理器通过主板2板内走线连接，四块主板2分别以MB0、MB1、MB2、MB3进行示意，MB0上的一个处理器和MB1上的一个处理器通过中背板1走线连接，MB0上的另一个处理器和MB1上的另一个处理器通过中背板1走线连接，相应的，MB2上的一个处理器和MB3上的一个处理器通过中背板1走线连接，MB2上的另一个处理器和MB3上的另一个处理器通过中背板1走线连接，在此基础上，不相邻的两块主板2之间走线过长，因此，不相邻的两块主板2之间的处理器互联通过线缆实现。

具体的，为满足客户需求，不同的插卡方式可以对应不同的分区，本实施例根据管理板3的在位情况和主板2的在位情况将服务器系统自动配置成单分区、双分区、四分区等配置。参照图1所示，当主板2和管理板3与中背板1连接后，中背板1上的控制器11可以监控到主板2和管理板3的在位状态，然后根据主板2在位状态和管理板3在位状态分配分区。以下论述中，为便于区分各个主板2和各个管理板3，各个主板2分别以MB0、MB1、MB2、MB3进行说明，各个管理板3分别以ICM0、ICM1、ICM2、ICM3进行说明，ICM0在位，MB0-3在位时是单8路分区；ICM0在位，MB0-1在位时是单4路分区；ICM0和2在位，MB0-3在位时是双4路分区；ICM0-2在位，主板20-3在位时，是单2s+单2S+单4路分区；ICM0-3在位，MB0-3在位时是四2路分区。

相应的，在上述分区配置下，对UPI的控制逻辑如下，当采用单8路分区的系统配置时，上述所有UPI拓扑均有连接；当采用双4路分区的系统配置时，BIOS通过配置UPI的Training使能，关闭对CPU0 UPI Port1、3和CPU1 UPI Port0、3的Link Training，以断开线缆的UPI连接；当采用四2路分区的系统配置时，BIOS通过配置UPI的Training使能，只使能CPU0 UPI Port0和CPU1 UPI Port1的Link Training，即只保留主板2内部走线的UPI连接。

当各个处理器按分区实现互联后，管理板3就可以获取到其所对应的分区的主板2处理数据，从而根据各主板2的处理数据调整控制策略。

参照图3所示，该服务器系统还包括与中背板1连接的一个或多个用于散热的风扇板，还包括与中背板1连接的一个或多个用于供电的PDB板。主板2通过PCIE GENZ连接器向外扩展I/O，Eagle Stream平台一个CPU共可至多扩展出5组PCIE X16 Port。管理板3上主要包括PCH、BMC 31和Secrue CPLD，通常服务器的主板2都是集成了PCH、BMC 31和CPLD的，本申请将这部分独立出来，为整系统提供IO扩展和系统监管，这样设计有以下好处，一是提高整机的可维护性，降低整机成本，二是便于系统分区的实现。

可见，本实施例中，将处理器设置在主板2上，BMC 31设置在管理板3上，主板2和管理板3通过中背板1实现数据交互，将处理器和管理器件分板设置，可以提高整机的可维护性，同时便于系统分区的实现。具体的，中背板1上的控制器11根据主板2的在位数量和管理板3的在位数量确定服务器系统当前的分区配置，然后按照分区配置来控制对应的UPI的链路训练使能，使对应的主板2上的处理器连通，实现多路分区切换，在此基础上，在位的管理板3的BMC 31可以获取到其对应分区内的主板2的处理数据，从而根据处理数据调整控制策略，提高服务器系统的灵活性。

在上述实施例的基础上：

作为一种可选的实施例，中背板1还包括第一仲裁器、第二仲裁器和第三仲裁器，n个管理板3中的第一管理板3和第二管理板3分别通过IIC与第一仲裁器的两个输入端连接，n个管理板3中的第三管理板3和第四管理板3分别通过IIC与第二仲裁器的两个输入端连接，第一仲裁器的输出端和第二仲裁器的输出端分别与第三仲裁器的两个输入端连接，第三仲裁器的输出端与控制器11连接。

作为一种可选的实施例，第一仲裁器、第二仲裁器、第三仲裁器均为型号为PCA9641的仲裁器。

具体的，为使得每块管理板3上的BMC 31均可以读取到当前的分区信息，本实施例在中背板1上还设置有三个PCA9641，以级联的方式连接4个管理板3上BMC 31和一个CPLD。I2C链路上只能有一个Master，所以需要使用PCA9641，也即是2:1的Master仲裁器。

作为一种可选的实施例，中背板1还包括时钟脉冲发生器，每一主板2还包括第一时钟缓冲器，每一功能板还包括第二时钟缓冲器，时钟脉冲发生器与各个第一时钟缓冲器及各个第二时钟缓冲器均连接。

具体的，对于8S系统时钟同源的要求，参照图4所示，本申请采用在中背板1上放置时钟脉冲发生器Clock Generator CK440Q上的100M_0-3_P/Nport发出的4组100M时钟给4块主板2分别提供100M，并在各个主板2上放置第一时钟缓冲器Clock buffer DB2000，给各个主板2上的PCIE device、处理器等提供参考时钟；CK440Q MXCK_0-7_P/N配置成25M时钟模式，产生8路25M时钟，直接供给8颗处理器。此外，考虑到管理板3上的PCH需要的25M时钟要求时序更早，CK440Q的25M时钟输出的Port2经过clock buffer 9ZXL0451后分配到4个ICM板上，通过上述方式实现在不同分区模式下，系统时钟均是同源的。

作为一种可选的实施例，控制器11还用于根据主板2的在位信息和管理板3的在位信息，判断服务器系统是否存在插卡错误，若是，生产报警信息，并控制主板2不执行开机操作。

具体的，如果中背板1上的CPLD监控到其他插卡形式，将会通知主板2的CPLD，拒绝当前配置开机，并将当前错误信息通过I2C传递到BMC 31记录当前无法开机原因。

还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的状况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其他实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。